JP3854731B2 - 微細構造の製造方法 - Google Patents
微細構造の製造方法 Download PDFInfo
- Publication number
- JP3854731B2 JP3854731B2 JP25236798A JP25236798A JP3854731B2 JP 3854731 B2 JP3854731 B2 JP 3854731B2 JP 25236798 A JP25236798 A JP 25236798A JP 25236798 A JP25236798 A JP 25236798A JP 3854731 B2 JP3854731 B2 JP 3854731B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- fine
- semiconductor substrate
- thin film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 193
- 239000004065 semiconductor Substances 0.000 claims description 239
- 239000000758 substrate Substances 0.000 claims description 229
- 239000010408 film Substances 0.000 claims description 228
- 239000010409 thin film Substances 0.000 claims description 163
- 238000000034 method Methods 0.000 claims description 103
- 229910052710 silicon Inorganic materials 0.000 claims description 89
- 239000010703 silicon Substances 0.000 claims description 89
- 238000006243 chemical reaction Methods 0.000 claims description 49
- PPMWWXLUCOODDK-UHFFFAOYSA-N tetrafluorogermane Chemical compound F[Ge](F)(F)F PPMWWXLUCOODDK-UHFFFAOYSA-N 0.000 claims description 32
- 239000002994 raw material Substances 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 26
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims description 23
- 230000001590 oxidative effect Effects 0.000 claims description 21
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 18
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 claims description 18
- 229910052986 germanium hydride Inorganic materials 0.000 claims description 18
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 claims description 18
- VEDJZFSRVVQBIL-UHFFFAOYSA-N trisilane Chemical compound [SiH3][SiH2][SiH3] VEDJZFSRVVQBIL-UHFFFAOYSA-N 0.000 claims description 18
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 14
- 229910052782 aluminium Inorganic materials 0.000 claims description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 13
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 12
- 229910052732 germanium Inorganic materials 0.000 claims description 12
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 12
- 239000012808 vapor phase Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 4
- 230000001131 transforming effect Effects 0.000 claims description 3
- 239000012071 phase Substances 0.000 claims description 2
- 229910003902 SiCl 4 Inorganic materials 0.000 claims 4
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 claims 4
- VXGHASBVNMHGDI-UHFFFAOYSA-N digermane Chemical compound [Ge][Ge] VXGHASBVNMHGDI-UHFFFAOYSA-N 0.000 claims 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 87
- 239000007789 gas Substances 0.000 description 67
- 239000010419 fine particle Substances 0.000 description 46
- 238000005229 chemical vapour deposition Methods 0.000 description 32
- 238000005516 engineering process Methods 0.000 description 27
- 230000015572 biosynthetic process Effects 0.000 description 26
- 239000013078 crystal Substances 0.000 description 16
- 239000002096 quantum dot Substances 0.000 description 15
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 14
- 230000000694 effects Effects 0.000 description 14
- 230000003647 oxidation Effects 0.000 description 14
- 238000007254 oxidation reaction Methods 0.000 description 14
- 238000001459 lithography Methods 0.000 description 13
- 238000007667 floating Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 239000011859 microparticle Substances 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 238000011534 incubation Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 238000011160 research Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000005054 agglomeration Methods 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- TUTOKIOKAWTABR-UHFFFAOYSA-N dimethylalumane Chemical compound C[AlH]C TUTOKIOKAWTABR-UHFFFAOYSA-N 0.000 description 2
- 238000005566 electron beam evaporation Methods 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000007567 mass-production technique Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000005476 size effect Effects 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical class [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- 229940043379 ammonium hydroxide Drugs 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000011882 ultra-fine particle Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02433—Crystal orientation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/962—Quantum dots and lines
Description
【発明の属する技術分野】
この発明は、絶縁性基板上に量子サイズ効果を発現させうる程度に微小な金属または半導体からなる微小粒や細線を形成する微細構造の製造方法に関する。
【0002】
【従来の技術】
今や産業の基幹となったエレクトロニクスの進歩を支えてきた大規模集積回路(LSI)は、微細化によって大容量,高速,低消費電力の性能を飛躍的に向上させてきた。しかし、素子のサイズが0.1μm以下になると、従来の素子の動作原理の限界に到達すると考えられ、新しい動作原理に基づいた新しい素子の研究が活発に行われている。この新しい素子としては、ナノメータサイズの量子ドットや量子細線と呼ばれる微細構造を有するものがある。上記ナノメータサイズの量子ドットは、種々の量子効果デバイスと共に特にクーロンブロッケード現象を用いた単電子デバイスへの応用のための研究が盛んに行われている。また、上記ナノメータサイズの量子細線は、量子効果を利用した超高速トランジスタへの応用が期待されている。
【0003】
また、今後のエレクトロニクスの新しい潮流として、電子回路と光通信回路との融合が模索されており、その際、LSI基板上に光電変換素子を搭載することが不可欠なため、LSIの主流であるSi系の材料が用いられた受光発光素子が必要となる。従来より、Si系材料で受光素子が実用化されてはいるが、発光に関しては、Si系IV族半導体が間接遷移型のバンドギャップを有しているために発光しないとされてきた。しかしながら、近年、10nm以下の大きさの微小結晶粒では、直接遷移型のバンド構造となって発光することが確認されて、活発な研究がなされている。
【0004】
以上述べた以外にも、量子効果等その特徴を活かした様々な電気的および光学的素子への応用をめざし、量子ドットまたは量子細線の形成技術の多種多様な研究が行われている。以下、(1)〜(5)の文献に記載された量子ドットまたは量子細線の形成技術ついて説明する。
【0005】
(1) 特開平8−64525号公報
図20は上記特開平8−64525号公報に開示された「量子ドットの製造方法およびその量子ドットを用いた単電子トランジスタ」の構成を示す断面図である。上記単電子トランジスタでは、シリコン基板71上に絶縁膜72を形成した後、その絶縁膜72上に導電膜を堆積し、その導電膜をパターンニングして、ソース領域74,ドレイン領域75を形成する。次に、超高真空中で、125℃で電子ビーム蒸着法によりSi微小粒を20Åの大きさで、かつ、20Åの間隔で堆積し、次に、500℃で熱処理する。このとき、上記Si微小粒を制御性よく安定に成長させるため、シリコン基板71の堆積温度をSi堆積の下限温度近く(240℃程度)までを下げ、非晶質のSi微小粒を堆積した後、結晶化温度(240℃)以上の熱処理によりSi微小粒を結晶化して、結晶Si微小粒73を形成する。次に、上記絶縁膜72,結晶Si微小粒73,ソース領域74およびドレイン領域75上にゲート絶縁膜76を40Å堆積し、ソース領域74,ドレイン領域75間の領域に対応するゲート絶縁膜76の領域上にゲート電極78を形成する。この単電子トランジスタは、ソース領域74,ドレイン領域75間に電圧を印加して、結晶Si微小粒73を介してソース領域74,ドレイン領域75間に電流を流し、その電流をゲート電極78に印加する電圧によって制御する。上記ゲート電極78に電圧が印加されていないときは、結晶Si微小粒73において量子サイズ効果によって発現するクーロンブロッケード現象のため、電流は流れないが、ゲート電極78に電圧を印加して、結晶Si微小粒73間のトンネル抵抗を量子抵抗以下にすれば、クーロンブロッケード現象が敗れて電流が流れる。
【0006】
また、図21は上記特開平8−64525号公報に開示された「量子ドットを用いた発光素子」の構成を示す断面図である。上記発光素子では、図21に示すように、シリコン基板81上に薄膜(30Å)の絶縁膜82を形成し、その絶縁膜82上に上記単電子トランジスタの製造方法と同様の方法で結晶Si微小粒83を形成した後、その上に薄膜(30Å)の絶縁膜84を堆積し、さらにその上に透明電極85を形成する。この発光素子は、上部電極である透明電極85と下部電極であるシリコン基板81の間に電圧を印加することによりトンネル電流を流して、結晶Si微小粒83にキャリアを注入することによって発光する。
【0007】
(2) 石黒 他,1996年春季応用物理学会、講演番号28a−PB−5,予稿集p−798および講演番号26P−ZA−12,予稿集p−64
図22(a)〜(d)は上記(2)の文献に開示された「異方性エッチングを利用したSIMOX基板上の均一なSi量子細線の製造方法」を示す工程図である。
まず、図22(a)に示すように、シリコン基板91,酸化膜92およびSOI(Silicon On Insulator)膜93からなる(100)SIMOX基板上に窒化シリコン(Si3N4)を堆積した後、パターニングを行って窒化シリコン膜94を形成する。
次に、図22(b)に示すように、窒化シリコン膜94をマスクとして、TMAH(Tetra Metyl Ammonium-Hydroxide)で異方性エッチングを行って、パターンエッジに(111)面を有するSOI膜93aを形成する。
次に、図22(c)に示すように、上記窒化シリコン膜94をマスクとして、SOI膜93aの側壁の(111)面を選択的に酸化して、酸化膜95を形成する。
そして、図22(d)に示すように、上記窒化シリコン膜94を除去した後、この酸化膜95をマスクとして再びTMAHで異方性エッチングを行って、幅10nm,長さ100nmのSi量子細線96を形成する。このSi量子細線96の幅は、SOI膜93の膜厚により決まる。
図21に示す単電子デバイスと同様にして、上記Si量子細線96がチャネル領域として形成された量子細線MOSFETでは、単電子現象の特徴であるクーロンブロケード振動が室温で観測されている(図23参照)。なお、図23は、Si量子細線を用いた単電子デバイスのドレイン電流のゲート依存性を示し、横軸はゲート電圧、縦軸はドレイン電流を表している。
【0008】
(3) 後藤 他,1997年春季応用物理学会,講演番号28a−T−3,予稿集p−1313
上記(3)の文献に開示された「金属材料の量子ドットの形成方法」では、Arガス(4×10-3Torr)のDC(直流)放電(220V,0.4A)によりAlをスパッタし、その周りに満たされたHeガス(10Torr)で、それらの凝集を行うマグネトロンスパッタ凝集法によって、直径5〜500nmの球形アルミニウムクラスターを生成している。
【0009】
(4) 桜井 他,1997年春季応用物理学会,講演番号30a−PB−4,予稿集p−515
上記(4)の文献に開示された「金属材料の量子細線」では、SiO2絶縁基板上に幅30μm,厚さ8nmのAlを蒸着した後、AFM(原子間顕微鏡)を用いてAl細線以外の領域のAlを酸化させる。具体的には、AFMの探針とAlの間に電圧を加えることによって、Alが酸化して絶縁膜となり、残された部分が幅20nmのAl細線となる。
【0010】
(5) 安田 他,第45回応用物理学会関係連合講演会,講演番号28a−K−3,予稿集p−751
上記(5)の文献に開示された「Si選択成長用マスクとしての酸化膜/窒化膜の特性および応用」では、シリコン基板201表面に形成した極薄のSiO2酸化膜202(膜厚5〜20Å)に電子線を照射して酸素を脱離させて、照射部203をSiリッチなSiOxに変質させる(図24(A),(B))。その後、変質した照射部203の表面にのみ選択的にSiを成長させてSi細線204を形成している(図24(C))。このときのSi成長は、基板温度を580℃にして原料ガスにジシラン(Si2H6)ガスを用いて行う。
【0011】
【発明が解決しようとする課題】
ところで、上記量子効果素子または単電子素子の基本となる量子ドットまたは量子細線を従来の主流であるSi系大規模集積回路と同一基板に搭載するには、次のような問題点がある。
【0012】
上記(1)の「量子ドットの製造方法およびその量子ドットを用いた単電子トランジスタと発光素子」では、電子ビーム蒸着の堆積初期に発生する極微小サイズの結晶粒は、その成長位置や大きさ,密度を制御することができず、また、表面の凹凸,不純物などの表面状態に強く影響されるため、均一性,再現性を確保することは極めて困難で、量産技術として成り立ち難い。
【0013】
また、上記(2)の「異方性エッチングを利用したSIMOX基板上の均一なSi量子細線の製造方法」では、窒化シリコンSi3N4の堆積工程,除去工程およびSi層のエッチング工程が必要であるため、高コストで歩留りが悪く生産性が低いということが問題となって、現実的な量産技術として成り立ち難い。
【0014】
また、上記(3)の「金属材料の量子ドットの形成方法」では、スパッタリングと気相による凝集反応を利用するので、結晶粒の成長位置,大きさおよび密度の均一性,再現性を確保するのが極めて困難で、量産技術として成り立ち難い。
【0015】
また、上記(4)の「金属材料の量子細線」では、AFMのような極めて特殊な微細化技術が必要であるが、現状、基板全面にわたって所望の位置に形成できる装置がなく、また、細線幅をいかにして均一にかつ再現性よく形成するかという問題がある。また、量産装置を開発するに当たっては、アライメントをどうするか、現実的なスループットをどう確保するかといった多くの課題がある。
【0016】
さらに、上記(5)の文献に開示された「Si選択成長用マスクとしての酸化膜/窒化膜の特性および応用」では、成長したSiは、多結晶のため単結晶に比べ結晶性が劣り、優れた特性を有するデバイスを実現することができない。また、電子線を使用するため、現状では生産性が低く、現実的な量産技術として成り立ち難い。また、細線の幅は電子線のビーム径で決まるが、現状可能なビーム径では量子効果の発現に必要な10nm以下を実現することができない。
【0017】
そこで、この発明の目的は、微小粒または細線の成長位置が制御可能で、微小粒または細線の大きさや密度の均一性,再現性が良好であると共に、特殊な微細加工技術を用いることなく、簡単な工程で低コストに製造でき、歩留りがよくかつ生産性の高い量産性に適した優れた特性を有する半導体素子を実現できる微細構造の製造方法を提供することにある。
【0018】
【課題を解決するための手段】
上記目的を達成するため、請求項1の微細構造の製造方法は、半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる細線である微細構造を選択的に形成するステップとを有することを特徴としている。
【0019】
上記請求項1の微細構造の製造方法によれば、上記半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成した後、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる細線である微細構造を選択的に形成することが可能となる。したがって、一般的な成膜技術,リソグラフィー技術およびエッチング技術等により絶縁性薄膜の膜厚の薄い領域の形成位置を制御することによって、細線の成長位置制御が可能となると共に、細線の大きさおよび密度の均一性,再現性も良好となる。また、特殊な微細加工技術を用いずに簡単な工程により、量子効果を発現させうる大きさの細線である微細構造を形成できるので、製造コストを低減できると共に、高歩留りで生産性の高い量産性に適した微細構造の製造方法を実現できる。また、上記微細構造を用いることによって、優れた特性の半導体素子を実現できる。
【0020】
また、請求項2の微細構造の製造方法は、半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成するステップとを有し、上記半導体基板表面に上記絶縁性薄膜を形成するステップにおいて、上記半導体基板表面に絶縁性薄膜を形成した後に、その絶縁性薄膜の一部の領域のみを薄肉化することを特徴としている。
【0021】
上記請求項2の微細構造の製造方法によれば、上記半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成した後、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成することが可能となる。したがって、一般的な成膜技術,リソグラフィー技術およびエッチング技術等により絶縁性薄膜の膜厚の薄い領域の形成位置を制御することによって、微小粒,細線の成長位置制御が可能となると共に、微小粒または細線の大きさおよび密度の均一性,再現性も良好となる。また、特殊な微細加工技術を用いずに簡単な工程により、量子効果を発現させうる大きさの微小粒,細線である微細構造を形成できるので、製造コストを低減できると共に、高歩留りで生産性の高い量産性に適した微細構造の製造方法を実現できる。また、上記微細構造を用いることによって、優れた特性の半導体素子を実現できる。さらに、一般的な成膜技術,リソグラフィー技術およびエッチング技術等により、上記半導体基板表面に絶縁性薄膜を一旦形成した後にその絶縁性薄膜の一部の領域のみを薄肉化する。したがって、上記絶縁性薄膜に薄い領域を簡単な工程で容易に形成できる。
【0022】
また、請求項3の微細構造の製造方法は、半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成するステップとを有し、上記半導体基板表面に上記絶縁性薄膜を形成するステップにおいて、上記半導体基板表面に上記厚い領域となる第1の部分を形成して、その第1の部分の一部の領域のみを除去した後、上記第1の部分が除去された上記半導体基板表面に上記薄い領域となる第2の部分を形成することを特徴としている。
【0023】
上記請求項3の微細構造の製造方法によれば、上記半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成した後、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成することが可能となる。したがって、一般的な成膜技術,リソグラフィー技術およびエッチング技術等により絶縁性薄膜の膜厚の薄い領域の形成位置を制御することによって、微小粒,細線の成長位置制御が可能となると共に、微小粒または細線の大きさおよび密度の均一性,再現性も良好となる。また、特殊な微細加工技術を用いずに簡単な工程により、量子効果を発現させうる大きさの微小粒,細線である微細構造を形成できるので、製造コストを低減できると共に、高歩留りで生産性の高い量産性に適した微細構造の製造方法を実現できる。また、上記微細構造を用いることによって、優れた特性の半導体素子を実現できる。さらに、上記半導体基板表面に第1の部分を一旦形成し、その第1の部分の一部の領域のみを除去して、半導体基板表面の一部を露出させた後に、第1の部分が除去された半導体基板表面に第2の部分を形成する。したがって、一般的な成膜技術,リソグラフィー技術およびエッチング技術等を用いて、上記半導体基板表面の露出領域の形成位置を制御することによって、上記微細構造の形成位置を容易に制御できる。
【0024】
また、請求項4の微細構造の製造方法は、請求項3の微細構造の製造方法において、上記半導体基板表面に上記第1の部分を形成した後、上記第1の部分をパターニングして上記半導体基板表面の一部を露出させ、その後、上記半導体基板表面の露出領域を酸化することにより上記第2の部分を形成することを特徴としている。
【0025】
上記請求項4の微細構造の製造方法によれば、上記第2の部分を上記半導体基板表面の露出領域を酸化することにより形成するので、簡単な工程で膜厚の薄い領域が得られる。
【0026】
また、請求項5の微細構造の製造方法は、請求項3の微細構造の製造方法において、上記半導体基板表面に上記第1の部分を形成した後、上記第1の部分をパターニングして上記半導体基板表面の一部を露出させ、その後、上記半導体基板表面の露出領域上に上記第2の部分を堆積することを特徴としている。
【0027】
上記請求項5の微細構造の製造方法によれば、上記半導体基板表面の露出領域上に第2の部分を堆積するので、簡単な工程で膜厚の薄い領域が得られる。
【0028】
また、請求項6の微細構造の製造方法は、半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成するステップとを有すると共に、上記半導体基板表面に上記絶縁性薄膜を形成するステップの前に、上記半導体基板表面にエッジ部を形成するステップを有し、上記半導体基板表面に上記絶縁性薄膜を形成するステップにおいて、上記エッジ部が形成された上記半導体基板表面を酸化することにより上記絶縁性薄膜を形成して、上記絶縁性薄膜の上記エッジ部に他の領域よりも膜厚が薄い領域を形成することを特徴としている。
上記請求項6の微細構造の製造方法によれば、上記半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成した後、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成することが可能となる。したがって、一般的な成膜技術,リソグラフィー技術およびエッチング技術等により絶縁性薄膜の膜厚の薄い領域の形成位置を制御することによって、微小粒,細線の成長位置制御が可能となると共に、微小粒または細線の大きさおよび密度の均一性,再現性も良好となる。また、特殊な微細加工技術を用いずに簡単な工程により、量子効果を発現させうる大きさの微小粒,細線である微細構造を形成できるので、製造コストを低減できると共に、高歩留りで生産性の高い量産性に適した微細構造の製造方法を実現できる。また、上記微細構造を用いることによって、優れた特性の半導体素子を実現できる。さらに、上記半導体基板表面に予めエッジ部(端,縁,段差の角,尖端または刃先等)を形成しておき、その半導体基板表面を酸化することによって、エッジ部に他の部分より薄い酸化膜を形成する。これは、酸化中にエッジ部では応力開放が進まず、他の部分に比べて酸化膜厚が薄くなるためで、この傾向は酸化温度が低い程大きくなる。したがって、表面の形状が予め加工された半導体基板を酸化することによって、絶縁性薄膜としての酸化膜に膜厚が薄い領域を容易に形成できる。
【0029】
また、請求項7の微細構造の製造方法は、半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成するステップとを有すると共に、上記半導体基板表面に上記絶縁性薄膜を形成するステップの前に、上記半導体基板表面に段差または尖端を有する形状を形成するステップを有し、上記半導体基板表面に上記絶縁性薄膜を形成するステップにおいて、上記段差または尖端を有する形状が形成された上記半導体基板表面を酸化することにより上記絶縁性薄膜を形成して、上記絶縁性薄膜の上記段差または尖端を有する形状に他の領域よりも膜厚が薄い領域を形成することを特徴としている。
【0030】
上記請求項7の微細構造の製造方法によれば、上記半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成した後、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成することが可能となる。したがって、一般的な成膜技術,リソグラフィー技術およびエッチング技術等により絶縁性薄膜の膜厚の薄い領域の形成位置を制御することによって、微小粒,細線の成長位置制御が可能となると共に、微小粒または細線の大きさおよび密度の均一性,再現性も良好となる。また、特殊な微細加工技術を用いずに簡単な工程により、量子効果を発現させうる大きさの微小粒,細線である微細構造を形成できるので、製造コストを低減できると共に、高歩留りで生産性の高い量産性に適した微細構造の製造方法を実現できる。また、上記微細構造を用いることによって、優れた特性の半導体素子を実現できる。さらに、上記半導体基板表面に予め段差または尖端を有する形状を形成しておき、その半導体基板表面を酸化することによって、段差または尖端を有する形状に他の部分より薄い酸化膜を形成する。これは、酸化中に段差または尖端を有する形状では応力開放が進まず、他の部分に比べて酸化膜厚が薄くなるためで、この傾向は酸化温度が低い程大きくなる。したがって、表面の形状が予め加工された半導体基板を酸化することによって、絶縁性薄膜としての酸化膜に膜厚が薄い領域を容易に形成できる。
【0031】
また、請求項8の微細構造の製造方法は、半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成するステップとを有すると共に、上記絶縁性薄膜の膜厚が薄い領域の表面のみに上記微細構造を形成するステップにおいて、上記半導体基板を反応室内に導入して、上記反応室内が10-6Torr以下の高真空になるように排気した後、上記反応室内に原料ガスを流し、その原料ガス分圧が10-2Torr以下の圧力下で、上記絶縁性薄膜の膜厚が薄い領域のみに上記微細構造を気相成長させることを特徴としている。
【0032】
上記請求項8の微細構造の製造方法によれば、上記半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成した後、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成することが可能となる。したがって、一般的な成膜技術,リソグラフィー技術およびエッチング技術等により絶縁性薄膜の膜厚の薄い領域の形成位置を制御することによって、微小粒,細線の成長位置制御が可能となると共に、微小粒または細線の大きさおよび密度の均一性,再現性も良好となる。また、特殊な微細加工技術を用いずに簡単な工程により、量子効果を発現させうる大きさの微小粒,細線である微細構造を形成できるので、製造コストを低減できると共に、高歩留りで生産性の高い量産性に適した微細構造の製造方法を実現できる。また、上記微細構造を用いることによって、優れた特性の半導体素子を実現できる。さらに、上記半導体基板を反応室内に導入後、反応室内が一旦10-6Torr以下の高真空になるように、反応室内の大気の成分,水分等の不純物を排気して、高清浄な雰囲気にしてエピタキシャル成長を促すようにする。その後、原料ガスを流し、原料ガス分圧が10-2Torr以下の圧力下にすることによって、微小粒と細線の少なくとも一方である微細構造を下地となる絶縁性薄膜の膜厚の薄い領域のみに気相成長させる。この反応時の原料ガス分圧が10-2Torrを越えると、絶縁性薄膜の全面で速やかに膜成長が始まり、選択成長ができない。このように、一般的な高真空CVD装置を用いて、反応室内に真空度,原料ガスの導入量,導入時間や基板温度等を制御することによって、所望の大きさ,密度の微小粒,細線を均一に再現性よく形成できる。
【0033】
また、請求項9の微細構造の製造方法は、請求項8の微細構造の製造方法において、上記微細構造がシリコンからなる場合、原料ガスとしてモノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つを用いることを特徴としている。
【0034】
上記請求項9の微細構造の製造方法によれば、上記モノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つを原料ガスとして、一般的なCVD装置を用いて反応させて、上記絶縁性薄膜の膜厚が薄い領域上にシリコンからなる上記微小粒,細線を形成することによって、微小粒,細線の大きさおよび密度の均一性や再現性がさらによくなる。
【0035】
また、請求項10の微細構造の製造方法は、請求項8の微細構造の製造方法において、上記微細構造がゲルマニウムからなる場合、原料ガスとしてモノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つを用いることを特徴としている。
【0036】
上記請求項10の微細構造の製造方法によれば、上記モノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つを原料ガスとして、一般的なCVD装置を用いて反応させて、上記絶縁性薄膜の膜厚が薄い領域上にゲルマニウムからなる上記微小粒,細線を形成することによって、微小粒,細線の大きさおよび密度の均一性や再現性がさらによくなる。
【0037】
また、請求項11の微細構造の製造方法は、請求項8の微細構造の製造方法において、上記微細構造がシリコンゲルマニウムからなる場合、原料ガスとして、モノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つのガスと、モノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つのガスとの混合ガスを用いることを特徴としている。
【0038】
上記請求項11の微細構造の製造方法によれば、モノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つのガスと、モノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つのガスとの混合ガスを原料ガスとして、一般的なCVD装置を用いて反応させて、上記絶縁性薄膜の膜厚が薄い領域上にシリコンゲルマニウムからなる上記微小粒,細線を形成することによって、微小粒,細線の大きさおよび密度の均一性や再現性がさらによくなる。
【0039】
また、請求項12の微細構造の製造方法は、請求項8の微細構造の製造方法において、上記微細構造がアルミニウムからなる場合、原料に有機アルミニウムを用いることを特徴としている。
【0040】
上記請求項12の微細構造の製造方法によれば、微小粒または細線がアルミニウムの時は、ジメチルアルミニウムハイドライド(DMAH:(CH3)2AlH)等の有機アルミニウムを原料として、例えば有機金属CVD装置を用いて反応させて、上記絶縁性薄膜の膜厚が薄い領域上にアルミニウムからなる上記微小粒,細線を形成することによって、微小粒,細線の大きさおよび密度の均一性や再現性がさらによくなる。
【0041】
また、請求項13の微細構造の製造方法は、半導体基板表面にエッジ部を形成するステップと、上記半導体基板表面の上記エッジ部以外の領域に絶縁性薄膜を形成するステップと、上記エッジ部の表面のみに半導体からなる細線である微細構造を選択的に形成するステップとを有することを特徴としている。
【0042】
上記請求項13の微細構造の製造方法によれば、上記エッジ部(端,縁,段差の角または刃先等)が形成された半導体基板表面に、例えば酸化,エッチングにより上記エッジ部以外の領域に絶縁性薄膜を形成することで、上記エッジ部に沿って半導体基板が露出する微細な線状の領域が形成される。その後、上記半導体基板が露出するエッジ部の表面のみに、CVD装置等を用いて、半導体からなる細線である微細構造を選択的に形成するである。したがって、一般的な成膜技術,リソグラフィー技術およびエッチング技術等により絶縁性薄膜に覆われていないエッジ部の形成位置を制御することによって、細線の成長位置制御が可能となると共に、細線の大きさの均一性,再現性も良好となる。また、特殊な微細加工技術を用いずに簡単な工程により、量子効果を発現させうる幅10nm以下の半導体細線である微細構造を形成できるので、製造コストを低減できると共に、高歩留りで生産性の高い量産性に適した微細構造の製造方法を実現できる。また、上記微細構造を量子細線として用いることによって、優れた特性の半導体素子を実現できる。
【0043】
また、請求項14の微細構造の製造方法は、請求項13の微細構造の製造方法において、上記エッジ部以外の領域に絶縁性薄膜を形成するステップにおいて、上記エッジ部が形成された上記半導体基板を酸化することにより上記絶縁性薄膜を形成して、上記絶縁性薄膜の上記エッジ部に他の領域よりも膜厚が薄い領域を形成した後、さらに上記絶縁性薄膜をエッチングすることにより上記エッジ部の半導体表面のみを露出させることを特徴としている。
【0044】
上記請求項14の微細構造の製造方法によれば、上記半導体基板表面に予めエッジ部(端,縁,段差の角または刃先等)を形成しておき、その半導体基板表面を酸化することによって、絶縁性薄膜としてエッジ部に他の部分より薄い酸化膜を形成する。これは、酸化中にエッジ部では応力開放が進まず、他の部分に比べて絶縁性薄膜の膜厚が薄くなるためで、この傾向は酸化温度が低い程大きくなる。上記絶縁性薄膜のエッジ部に他の領域よりも膜厚が薄い領域のみをエッチングにより除去することによって、そのエッジ部の半導体表面のみを容易に露出させることができる。
【0045】
また、請求項15の微細構造の製造方法は、請求項13の微細構造の製造方法において、上記半導体からなる細線である微細構造を形成した後、上記半導体からなる細線である微細構造と上記半導体基板との接続領域を酸化して酸化膜に変質させるステップを有することを特徴としている。
【0046】
上記請求項15の微細構造の製造方法によれば、上記半導体からなる細線である微細構造を形成した後、上記半導体からなる細線である微細構造と上記半導体基板との接続領域を酸化して酸化膜に変質させることによって、その酸化膜により上記細線と半導体基板とを絶縁分離できる。
【0047】
また、請求項16の微細構造の製造方法は、請求項15の微細構造の製造方法において、上記半導体からなる細線である微細構造と上記半導体基板との接続領域を酸化して酸化膜に変質させるステップにおいて、上記絶縁性薄膜を一旦除去した後、上記半導体からなる細線である微細構造と上記半導体基板との接続領域を酸化して酸化膜に変質させることを特徴としている。
【0048】
上記請求項16の微細構造の製造方法によれば、上記半導体からなる細線である微細構造と上記半導体基板との接続領域を酸化して酸化膜に変質させる前に、上記絶縁性薄膜を一旦除去する。その後、上記半導体からなる細線である微細構造と上記半導体基板との間の接続領域を直接酸化して酸化膜に変質させる。そうすることによって、上記細線と半導体基板とを確実に絶縁分離する酸化膜を形成できる。
【0049】
また、請求項17の微細構造の製造方法は、請求項13の微細構造の製造方法において、上記エッジ部の表面のみに上記半導体からなる細線である微細構造を選択的に形成するステップにおいて、上記半導体基板を反応室内に導入して、上記反応室内が10-6Torr以下の高真空になるように排気した後、上記反応室内に原料ガスを流し、その原料ガス分圧が10-2Torr以下の圧力下で、上記エッジ部の表面のみに上記半導体からなる細線である微細構造を気相成長させることを特徴としている。
【0050】
上記請求項17の微細構造の製造方法によれば、上記半導体基板を反応室内に導入後、反応室内が一旦10-6Torr以下の高真空になるように、反応室内の大気の成分,水分等の不純物を排気して、高清浄な雰囲気にしてエピタキシャル成長を促すようにする。その後、原料ガスを流し、原料ガス分圧が10-2Torr以下の圧力下にすることによって、細線である微細構造を下地となる上記エッジ部の表面(半導体基板の露出領域)のみに気相成長させる。この反応時の原料ガス分圧が10-2Torrを越えると、絶縁性薄膜の全面で速やかに膜成長が始まり、選択成長ができない。したがって、一般的な高真空CVD装置を用いて、反応室内に真空度,原料ガスの導入量,導入時間や基板温度等を制御することによって、所望の大きさの半導体からなる単結晶細線を均一に再現性よく形成できる。特に、上記半導体からなる単結晶細線をトランジスタのチャネル領域に用いることによって、半導体細線内では、延在方向に対して直交する方向に量子化されて1次元伝導を示し、電子の弾性散乱が抑制されるため、電子の移動度が106〜107cm2/V・sにも達する可能性を有する超高速のトランジスタを実現できる。
【0051】
また、請求項18の微細構造の製造方法は、請求項17の微細構造の製造方法において、上記微細構造がシリコンからなる場合、原料ガスとしてモノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つを用いることを特徴としている。
【0052】
上記請求項18の微細構造の製造方法によれば、上記モノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つを原料ガスとして、一般的なCVD装置を用いて反応させて、上記絶縁性薄膜の膜厚が薄い領域上にシリコンからなる上記微細構造を形成することによって、微細構造の大きさおよび密度の均一性や再現性がさらによくなる。
【0053】
また、請求項19の微細構造の製造方法は、請求項17の微細構造の製造方法において、上記微細構造がゲルマニウムからなる場合、原料ガスとしてモノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つを用いることを特徴としている。
【0054】
上記請求項19の微細構造の製造方法によれば、上記モノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つ原料ガスとして、一般的なCVD装置を用いて反応させて、上記絶縁性薄膜の膜厚が薄い領域上にゲルマニウムからなる上記微細構造を形成することによって、微細構造の大きさおよび密度の均一性や再現性がさらによくなる。
【0055】
また、請求項20の微細構造の製造方法は、請求項17の微細構造の製造方法において、上記微細構造がシリコンゲルマニウムからなる場合、原料ガスとして、モノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つのガスと、モノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つのガスとの混合ガスを用いることを特徴としている。
【0056】
上記請求項20の微細構造の製造方法によれば、モノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つのガスと、モノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つのガスとの混合ガスを原料ガスとして、一般的なCVD装置を用いて反応させて、上記絶縁性薄膜の膜厚が薄い領域上にシリコンゲルマニウムからなる上記微細構造を形成することによって、微細構造の大きさおよび密度の均一性や再現性がさらによくなる。
【0057】
【0058】
【0059】
【0060】
【0061】
【0062】
【0063】
【発明の実施の形態】
以下、この発明の微細構造の製造方法を図示の実施の形態により詳細に説明する。
【0064】
本出願人は、実験により、半導体基板表面に形成された絶縁性薄膜の膜厚の違いがあるとき、膜厚の薄い領域のみに選択的に微小粒や細線が形成されることを見出した。まず、実施形態の説明の前にこの微小粒,細線の選択成長について以下に述べる。
【0065】
図1(A)〜(E)は、シリコン基板1表面に形成された絶縁性薄膜としての酸化膜2の膜厚が厚い領域2aと薄い領域2bの表面にSi微小粒を成長させたときの成長過程を示している。
【0066】
まず、膜厚が厚い領域2aと薄い領域2bとを有する酸化膜2が表面に形成されたシリコン基板1を反応室内に配置し、高真空かつ高清浄の雰囲気下で微量の反応ガスを流した場合、酸化膜2上では、初期のある時間内、いわゆる潜伏時間内は、ガス分子が酸化膜2の表面に吸着してもその表面を移動してやがて脱離し、酸化膜2の表面には何も形成されない(図1(A))。そして、上記潜伏時間が経過して酸化膜2の表面に核が形成されると、これを核として微小粒3が形成される(図1(B))。この潜伏時間は、下地絶縁膜である酸化膜2の膜厚に依存し、酸化膜2の膜厚が薄いほど短くなるため、酸化膜2の膜厚が薄い領域2bに先に微小粒3aが選択的に形成される(図1(C))。これは、極端に酸化膜2の膜厚が薄くなると、酸化膜2を介してシリコン基板1の結晶性を反映したエピタキシャル成長が生じるためか、または、酸化膜2の膜厚の薄い領域の表面の状態が厚い領域と異なるいわゆる特異点であるからと推定される。その後、時間の経過と共に、図1(D),(E)に示すように、酸化膜2の膜厚が厚い領域2aにも微小粒4が形成され、膜厚が薄い領域2b側も成長した微小粒3bとなる(図1(D))。そして、さらに成長が続くと、酸化膜2の膜厚が厚い領域2a側が微小粒4a、膜厚が薄い領域2b側が微小粒3cとなる(図1(E))。なお、上記酸化膜2の膜厚の薄い領域2bを線状に形成することによって、上記成長過程と同様にSi細線を選択成長させることも可能である。
【0067】
このように、半導体基板表面に形成された絶縁性薄膜の膜厚の違いによって、微細構造(微小粒や細線)を選択的に形成でき、この特徴を利用した微細構造の製造方法およびその微細構造を用いた半導体素子の実施形態について次に説明する。
【0068】
(第1実施形態)
図2(A)〜(B)はこの発明の第1実施形態の微細構造の製造方法を説明する工程図である。
【0069】
まず、図2(A)に示すように、シリコン基板11表面を酸化して、膜厚7nmの酸化膜12を形成する。
【0070】
次に、図2(B)に示すように、電子線リソグラフィー技術を用いて幅20nmの除去領域14を有するレジストパターン13を形成する。
【0071】
次に、図2(C)に示すように、濃度0.5%の希フッ酸により残膜が2nmになるまで酸化膜12をエッチングして、膜厚が薄い領域12bを形成した後、レジストパターン13を除去する。
【0072】
そして、図2(D)に示すように、基板全体を高真空CVD(ケミカル・ベイパー・ディポジション)装置と同等の反応室内に設置した後、反応室内を10-8Torr程度の真空になるまで排気した後、基板温度を590℃にしてジシラン(Si2H6)を18sccm,120秒間流すことによって、酸化膜厚2nmの部分(膜厚の薄い領域12b)のみにSi結晶を選択的に成長させる。これによって幅20nm,高さ9nmの細線15を形成する。
【0073】
このように、下地となる絶縁性薄膜としての酸化膜12の膜厚が薄い領域12bのみに微細構造であるシリコンSiからなる細線15を選択的に形成するので、酸化膜12の膜厚が薄い領域12aの形成位置を制御することによって、細線15の成長位置制御が可能となると共に、細線15の大きさおよび密度の均一性,再現性も良好となる。また、特殊な微細加工技術を用いずに簡単な工程により低コストで製造することができると共に、高歩留りで生産性の高い量産性に適した微細構造の製造方法を実現することができる。
【0074】
また、上記シリコン基板11表面に酸化膜12を形成した後、その酸化膜12の一部の領域のみをエッチングにより薄肉化するので、酸化膜12に膜厚の薄い領域12bを簡単な工程で容易に形成することができる。
【0075】
また、上記酸化膜12が形成されたシリコン基板11を反応室内に導入後、反応室内を10-6Torr以下の高真空にして、大気の成分や水分等の不純物を排気した後、原料ガスを反応室内に流し、原料ガス分圧が10-2Torr以下の圧力下にすることによって、下地となる酸化膜12の膜厚の薄い領域12bのみに細線15のエピタキシャル成長を促すことができる。なお、反応時の原料ガス分圧が10-2Torrを越えると、絶縁性薄膜の全面で速やかに膜成長が始まり、選択成長ができない。
【0076】
なお、上記第1実施形態の微細構造の製造方法において、レジストパターンの開口を離散的な微小な円形状にすることによって、酸化膜12の膜厚の薄い領域12bのみに微小粒を選択的に形成することも可能である。このように、レジストパターンの開口の形状,大きさを制御することによって、微細構造の結晶の形状や大きさの制御が可能となる。
【0077】
(第2実施形態)
図3(A)〜(E)はこの発明の第2実施形態の微細構造の製造方法を説明する工程図である。
【0078】
まず、図3(A)に示すように、シリコン基板21表面を酸化して、第1の部分としての膜厚6nmの酸化膜22を形成する。なお、CVD法によってSiO2またはSi3N4等の絶縁膜または積層の絶縁膜をシリコン基板21上に堆積しても、以下の細線の成長は本質的には変わらない。
【0079】
次に、図3(B)に示すように、電子線リソグラフィー技術を用いて幅20nmの除去領域24を有するレジストパターン23を形成する。
【0080】
次に、図3(C)に示すように、ドライエッチング技術を用いてシリコン基板21の表面が露出するまで、酸化膜22をエッチングして、露出領域25を形成する。
【0081】
次に、図3(D)に示すように、レジストパターン23を除去した後、再び酸化して、Si表面が露出した部分に膜厚2nmの薄い酸化膜27を第2の部分として形成する。このとき、エッチングしなかった酸化膜22(図3(C)に示す)は、第1の部分としての膜厚7nmの酸化膜26となる。なお、CVD法によりSiO2またはSi3N4等の絶縁膜または積層の絶縁膜を2nm堆積しても、以下の細線の成長は本質的には変わらないが、CVD法による薄膜では選択成長が可能な膜厚が厚くなる場合が多く、膜厚5nmまでは選択成長が可能である。
【0082】
そして、図3(E)に示すように、基板全体を高真空CVD装置と同等の反応室内に設置し、反応室内を10-8Torr程度の真空になるまで排気した後、基板温度を590℃にしてジシラン(Si2H6)を18sccm,120秒間流すことによって、膜厚が薄い領域(酸化膜27)のみにSi結晶が選択的に成長する。これによって幅20nm,高さ9nmの細線28を形成する。
【0083】
このように、下地となる絶縁性薄膜としての酸化膜22が膜厚が薄い領域22bのみに微細構造であるシリコンSiからなる細線28を選択的に形成するので、酸化膜22が膜厚が薄い領域22bの形成位置を制御することによって、細線28の成長位置制御が可能となると共に、細線28の大きさおよび密度の均一性,再現性も良好となる。また、特殊な微細加工技術を用いずに簡単な工程により低コストで製造することができると共に、高歩留りで生産性の高い量産性に適した微細構造の製造方法を実現することができる。
【0084】
また、上記シリコン基板21表面に第1の部分として酸化膜22を一旦形成し、その酸化膜22の一部の領域のみを除去して、シリコン基板21表面の一部を露出させた後に、酸化膜22が除去されたシリコン基板21表面に第2の部分としての酸化膜27を形成することによって、シリコン基板21表面に膜厚の薄い領域(酸化膜27)を容易に形成することができる。
【0085】
また、上記シリコン基板1表面の露出領域を酸化することにより第2の部分としての酸化膜27を形成するので、簡単な工程で膜厚の薄い酸化膜27を得ることができる。また、上記シリコン基板21表面の露出領域上に第2の部分を堆積して、膜厚の薄い領域を形成してもよい。
【0086】
なお、上記第2実施形態の微細構造の製造方法において、レジストパターンの開口を離散的な微小な円形状にすることによって、酸化膜22の膜厚の薄い領域22bのみに微小粒を選択的に形成することも可能である。このように、レジストパターンの開口の形状,大きさを制御することによって、微細構造の結晶の形状や大きさの制御が可能となる。
【0087】
(第3実施形態)
図4(A)〜(C)はこの発明の第3実施形態の微細構造の製造方法を説明する工程図である。
【0088】
まず、図4(A)に示すように、ドライエッチング技術を用いてシリコン基板31に溝32や段部33を形成する。
【0089】
次に、図4(B)に示すように、シリコン基板31を酸化して、シリコン基板31の表面に酸化膜30を形成する。このとき、上記酸化膜30は、平坦部が膜厚が6nmの厚い領域35となり、溝32の両側壁の上端および段部33の上端コーナー部のエッジ部34が、膜厚が厚い領域35に比べて膜厚2nmの薄い領域36となる。これは、酸化中にエッジ部34では応力開放が進まず、他の部分に比べて酸化膜厚が薄くなるためで、酸化温度が低い程この傾向が大きくなる。ここでエッジ部とは、端,縁,段差部の角,尖端または刃先等のことであって、溝の両側壁の上端および段部の上端コーナー部に限らない。
【0090】
次に、図4(C)に示すように、基板全体を高真空CVD装置と同等の反応室内に設置した後、10-8Torr程度の真空になるまで排気した後、基板温度を590℃にしてジシラン(Si2H6)を18sccm,120秒間流すことによって、溝32の両側壁の上端および段部33の上端コーナー部の膜厚の薄い領域36に沿って(図4の紙面に垂直な方向に沿って)細線37を形成する。
【0091】
なお、成長条件を変えることによって、細線の代わりに微小粒を形成することができる。図5はこの第3実施形態の微細構造の製造方法を用いて、酸化膜の膜厚をさらに薄くして大きさ約30nmのSi微小粒38を成長させたときの拡大図を示している。この場合、酸化膜30の厚い領域の膜厚T1は約30オングストローム、薄い領域36の膜厚T2は約15オングストロームであった。
【0092】
図4(A)〜(C)では、エッジ部として、溝の両側壁の上端および段部の上端コーナー部について記したが、その他の形状としてシリコン基板をドライエッチングするときに、微小な点状または微細な線状のパターンをマスクとしてエッチングした場合に得られる針状またはナイフの刃先状のような鋭利な形状でもよい。
【0093】
上記微細構造の製造方法では、表面にエッジ部34が予め形成されたシリコン基板31の表面を酸化することによって、エッジ部34に他の部分(厚い領域35)より薄い酸化膜(薄い領域36)を容易に形成することができる。
【0094】
(第4実施形態)
図6はこの発明の第4実施形態の微細構造の製造方法を用いた半導体素子としての不揮発性メモリ(フラッシュEEPROM等)の平面図であり、図7は図6のVII−VII線から見た断面図である。
【0095】
図6,図7に示すように、シリコン基板41に素子分離領域42で囲まれた長方形状の領域を形成し、上記領域の略中央にその領域の長手方向に対して略直角方向に沿って段部46を形成した後、シリコン基板41表面を酸化して、第2絶縁膜としてのトンネル絶縁膜45を形成する。そうすると、上記段部46の上端コーナー部のトンネル絶縁膜45は、膜厚が他の領域よりも薄い領域45aとなる。このときのトンネル絶縁膜45の薄い領域45aの膜厚は2nmとなる。そして、上記トンネル絶縁膜45の薄い領域45a上に、上記第3実施形態の細線の製造方法を用いて、浮遊ゲート領域としてナノメータサイズの細線47Aを形成する。その後、さらにトンネル絶縁膜45上および細線47A上に第1絶縁膜としての膜厚10nmのコントロールゲート絶縁膜48をCVD法により形成する。そして、上記コントロールゲート絶縁膜48上にゲート電極49を形成した後、ゲート電極49をマスクとして不純物をイオン注入して、シリコン基板41にソース,ドレイン領域43,44を形成し、そのソース領域43とドレイン領域44との間のゲート電極49に対応する領域が活性領域40となる。こうして、上記活性領域40とゲート電極49との間の浮遊ゲート領域に細線47Aを用いた不揮発性メモリを構成している。
【0096】
図8(A)は図6のVIII−VIII線から見た断面図であり、図6に示すソース領域43,ドレイン領域44に対して略直角に交差するように、細線47Aを配置している。
【0097】
なお、図6において細線の代わりに微小粒を形成してVIII−VIII線から見た場合は、図8(B)に示すように、ソース領域43,ドレイン領域44(図6に示す)の配列方向に対して直角方向に複数の微小粒47Bが配列される。
【0098】
このように、上記微細構造である細線47A,微小粒47Bを浮遊ゲート領域に用いることによって、浮遊ゲート領域の蓄積電荷を減らすことができるので、消費電力が極めて少なく超高密度で大容量の不揮発性メモリを実現することができる。
【0099】
また、上記微細構造の製造方法により形成されたシリコンSiからなる細線47A,微小粒47Bを不揮発性メモリの浮遊ゲート領域に用いることによって、低コストで歩留りがよくかつ生産性の高い量産に適した不揮発性メモリ等を実現することができる。
【0100】
なお、上記細線や微小粒である微細構造は、上記第1実施形態または第2実施形態の微細構造の製造方法を用いて形成してもよい。また、細線や微小粒の材料は半導体に限らず、金属でもよい。
【0101】
(第5実施形態)
図9(A)はこの発明の第5実施形態の微細構造の製造方法を用いた半導体素子としてのMOS(メタル・オキサイド・セミコンダクタ)FET(電界効果トランジスタ)の平面図を示し、図9(B)は図9(A)のB−B線から見た断面図を示し、図9(C)は図9(A)のC−C線から見た断面図を示している。
【0102】
図9(A)〜(C)に示すように、シリコン基板51上に段部53を形成した後、シリコン基板51を酸化して、絶縁膜52を形成する。そうすると、上記段部53の上端コーナー部の絶縁膜52の膜厚が他の領域よりも薄くなる。そして、上記第3実施形態の微細構造の製造方法を用いて、絶縁膜52の段部53の上側の膜厚が薄い領域52aに沿った部分のみにナノメータサイズの半導体からなる細線54を形成する。その後、上記絶縁膜52上および細線54上に膜厚30nmのゲート絶縁膜55をCVD法により形成する。そして、上記ゲート絶縁膜55上にゲート電極56を形成した後、そのゲート電極56をマスクにして不純物をイオン注入して、細線54にソース,ドレイン領域57,58を形成し、細線54のソース領域57とドレイン領域58との間がチャネル領域59となる。そうして、上記細線54の幅を数十nm以下にすることによって、チャネル領域59は、細線54の延在方向に対して直交する方向に量子化されて1次元伝導を示すようになり、高速のMOSFETが得られる。
【0103】
このように、上記微細構造であるシリコンSiからなる細線54の一部をチャネル領域59に用いることによって、低コストで歩留りがよくかつ生産性の高い量産に適した超高速トランジスタ等を実現することができる。
【0104】
なお、上記細線54の形成には、第1,第2実施形態の微細構造の製造方法を用いてもよい。
【0105】
(第6実施形態)
図10はこの発明の第6実施形態の微細構造の製造方法を用いた半導体素子としての発光素子の断面を示している。
【0106】
図10に示すように、シリコン基板61上に段部66を形成した後、シリコン基板61を酸化して、絶縁膜62を形成して、段部66の上端コーナー部の絶縁膜62の膜厚が他の領域よりも薄くなる。そして、上記第3実施形態の微細構造の製造方法を用いて、絶縁膜62の段部66の上側の膜厚が薄い領域に沿って直径が数十nm以下の複数の微小粒63を形成した後、絶縁膜62上および微小粒63上に膜厚30nmのゲート絶縁膜64をCVD法により形成し、さらにゲート絶縁膜64上に透明なゲート電極(ITO)65を形成する。上記微小粒63を絶縁膜62,64で挟み、さらに絶縁膜62,64をシリコン基板61と透明電極65で挟むことによって、微小粒63は直接遷移型のバンド構成となる。そして、上記ゲート電極65とシリコン基板61との間に電圧を印加することによって、絶縁膜62,ゲート絶縁膜64間にトンネル電流が流れ、そのトンネル電流により微小粒63に電子が注入されて、微小粒63に電子の遷移が生じて発光する。
【0107】
上記シリコンSiからなる微小粒63を用いて、低コストで歩留りがよくかつ生産性の高い量産に適した発光素子を実現することができる。
【0108】
なお、上記微小粒63の形成には、第1,第2実施形態の微細構造の製造方法を用いてもよい。
【0109】
さらに、本出願人は、エッジ部が形成された半導体基板表面に、上記エッジ部以外の領域に絶縁性薄膜を形成して、エッジ部の半導体表面のみに選択的に細線を形成する方法を見出した。まず、この細線の選択成長について以下に述べる。
【0110】
図11(A)〜(D)は、シリコン基板101表面に形成されたエッジ部103の半導体表面にSi細線を成長させたときの成長過程を示している。
【0111】
まず、表面に段部102とエッジ部103を除く領域に形成された酸化膜104を有するシリコン基板101を反応室内に配置し、高真空かつ高清浄の雰囲気下で微量の反応ガスを流した場合、酸化膜104上では、初期のある時間内、いわゆる潜伏時間内は、ガス分子が酸化膜104の表面に吸着してもその表面を移動してやがて脱離し、酸化膜104の表面には何も形成されない(図11(A))。この潜伏時間内は、エッジ部103の表面に微結晶105が成長して(図11(B))、エッジ部103の半導体表面が露出した部分のみに細線106を選択的にエピタキシャル成長する(図11(C))。その後、時間の経過と共に、図11(D)に示すように、酸化膜104の表面にも微小粒108が形成され、エッジ部103の表面側もさらに成長した細線107となる(図11(D))。
【0112】
図12は図11(C)の要部の断面拡大図を示しており、上記半導体基板101に形成されたエッジ部103(図11に示す)は、細線106と半導体基板101との接続領域109となる。
【0113】
このように、半導体基板表面に形成されたエッジ部に微細構造(細線)を選択的に形成でき、この特徴を利用した微細構造の製造方法およびその微細構造を用いた半導体素子の実施形態について次に説明する。
【0114】
(第7実施形態)
図13(A)〜(C)はこの発明の第7実施形態の微細構造の製造方法により形成される半導体からなる細線の過程を示す斜視図である。
【0115】
まず、図13(A)に示すように、一般的なフォトリソグラフィ技術とドライエッチング技術とを用いてシリコン基板111に溝112(深さ500Å)を形成する。
【0116】
次に、上記シリコン基板111表面に熱酸化膜113(平坦部の膜厚7nm)を形成する。このとき、溝112の上端コーナー部のエッジ部114の酸化膜厚は、他の部分に比べ薄く5nmである。ここでエッジ部とは、端,縁,段差部の角または刃先等のことであって、溝の両側壁の上端および段部の上端コーナー部に限らない。例えば、シリコン基板をドライエッチングするときに、微小な点状または微細な線状のパターンをマスクとしてエッチングした場合に得られる針状またはナイフの刃先状のような鋭利な形状でもよい。
【0117】
次に、図13(B)に示すように、上記酸化膜113の薄膜部を除去する。すなわち、酸化膜113を5.5nmエッチングして、平坦部の酸化膜厚を1.5nmの熱酸化膜120とすると、溝112の上端コーナー部のエッジ部114に沿って幅5nmの線状の領域115に半導体基板111表面を露出させるのである。
【0118】
そして、図13(B)に示す基板を高真空CVD装置の反応室内に設置した後、10-8Torr程度まで真空排気した後、基板温度は590℃にしてジシラン(Si2H6)を18sccm,60秒間流すことによって、図13(C)に示すように、シリコン基板111が露出した線状の領域115(図13(B)に示す)にのみSiを選択的にエピタキシャル成長させる。これによって幅10nmのSi細線116を形成する。
【0119】
さらに、上記細線116を形成した後、平坦部の酸化膜厚が6.5nmになるまで、細線116とシリコン基板111との接続領域および熱酸化膜120を酸化し、酸化された細線117とシリコン基板111を酸化膜121により絶縁分離する(図14(A),(B)参照)。
【0120】
なお、絶縁分離のための酸化前に図15(A)の状態から半導体表面に残っている酸化膜120(平坦部で1.5nm)を除去して図15(B)の状態にした後、細線116とシリコン基板111とを酸化することにより、図15(C)に示すように、熱酸化膜122を形成し、このとき同時に形成された膜厚5nmの酸化膜119により細線118とシリコン基板111との間を絶縁分離する(図15(A)〜(C)参照)。
【0121】
以上により幅5nm程度の細線117(または118)を形成する。
【0122】
このように、下地となるエッジ部114の表面のみに微細構造であるシリコンSiからなる細線116を選択的に形成するので、一般的な成膜技術,リソグラフィー技術およびエッチング技術等により絶縁性薄膜に覆われていないエッジ部の形成位置を制御することによって、細線116の成長位置制御が可能となると共に、細線116の大きさの均一性,再現性も良好となる。また、特殊な微細加工技術を用いずに簡単な工程により低コストで製造することができると共に、高歩留りで生産性の高い量産性に適した微細構造の製造方法を実現することができる。
【0123】
また、上記シリコン基板111表面に予めエッジ部114を形成しておき、そのシリコン基板111表面を酸化することによって、エッジ部114の酸化部分が他の部分より薄い熱酸化膜113を絶縁性薄膜として形成し、熱酸化膜113をエッチングして、熱酸化膜113の膜厚が薄い領域のみを除去することによって、そのエッジ部114の半導体表面のみを容易に露出させることができる。
【0124】
上記細線116とシリコン基板111との接続領域を酸化して酸化膜119に変質させて、細線116とシリコン基板111とを酸化膜119により絶縁分離することによって、単電子デバイスに応用可能な量子細線を得ることができる。
【0125】
また、上記細線116とシリコン基板111との接続領域を酸化して酸化膜119に変質させる前に、熱酸化膜120を一旦除去した後、細線116とシリコン基板111との間の接続領域を直接酸化して酸化膜119に変質させた場合は、その酸化膜119により細線116とシリコン基板111とを確実に絶縁分離することができる。
【0126】
また、上記シリコン基板111を反応室内に導入後、反応室内を10-6Torr以下の高真空にして、大気の成分や水分等の不純物を排気した後、原料ガスを反応室内に流し、原料ガス分圧が10-2Torr以下の圧力下にすることによって、下地となるエッジ部114の表面のみに細線116のエピタキシャル成長を促すことができる。なお、反応時の原料ガス分圧が10-2Torrを越えると、絶縁性薄膜の全面で速やかに膜成長が始まり、選択成長ができない。
【0127】
(第8実施形態)
図16はこの発明の第8実施形態の微細構造の製造方法を用いた半導体素子としての不揮発性メモリ(フラッシュEEPROM等)の平面図であり、図17は図16のXVII−XVII線から見た断面図である。
【0128】
図16,図17に示すように、シリコン基板141に素子分離領域142で囲まれた長方形状の領域を形成し、上記領域の略中央にその領域の長手方向に対して略直角方向に沿って段部146を形成する。次に、上記第7実施形態の細線の製造方法を用いて、第2絶縁膜としての膜厚2nmのトンネル絶縁膜145と、領域145により絶縁分離された浮遊ゲート領域として幅5nmの細線147とを形成する。その後、さらにトンネル絶縁膜145上および細線147上に第1絶縁膜としての膜厚10nmのコントロールゲート絶縁膜148をCVD法により形成する。そして、上記コントロールゲート絶縁膜148上にゲート電極149を形成した後、ゲート電極149をマスクとして不純物をイオン注入して、シリコン基板141にソース,ドレイン領域143,144を形成し、そのソース領域143とドレイン領域144との間のゲート電極149に対応する領域が活性領域140となる。こうして、上記活性領域140とゲート電極149との間の浮遊ゲート領域に細線147を用いた不揮発性メモリを構成している。
【0129】
図18は図16のXVIII−XVIII線から見た断面図であり、図16に示すソース領域143,ドレイン領域144に対して略直角に交差するように、細線147を配置している。
【0130】
したがって、上記微細構造である細線147を浮遊ゲート領域に用いることによって、浮遊ゲート領域の蓄積電荷を減らすことができるので、消費電力の極めて少なく超高密度で大容量の不揮発性メモリを実現することができる。
【0131】
また、上記微細構造の製造方法により形成されたシリコンSiからなる細線147を不揮発性メモリの浮遊ゲート領域に用いることによって、低コストで歩留りがよくかつ生産性の高い量産に適した不揮発性メモリ等を実現することができる。
【0132】
(第9実施形態)
図19(A)はこの発明の第9実施形態の微細構造の製造方法を用いた半導体素子としてのMOS(メタル・オキサイド・セミコンダクタ)FET(電界効果トランジスタ)の平面図を示し、図19(B)は図19(A)のB−B線から見た断面図を示し、図19(C)は図19(A)のC−C線から見た断面図を示している。
【0133】
図19(A)〜(C)に示すように、シリコン基板151上に段部153を形成した後、上記第7実施形態の細線の製造方法を用いて、絶縁膜152と、領域152aにより絶縁分離されたナノメータサイズの半導体からなる細線154(幅5nm)とを形成する。上記細線154は、絶縁膜152の段部153に沿って形成されている。その後、上記絶縁膜152上および細線154上に膜厚30nmのゲート絶縁膜155をCVD法により形成する。そして、上記ゲート絶縁膜155上にゲート電極156を形成した後、そのゲート電極156をマスクにして不純物をイオン注入して、細線154にソース,ドレイン領域157,158を形成し、細線154のソース領域157とドレイン領域158との間がチャネル領域159となる。そうして、上記細線154の幅を10nm以下にすることによって、チャネル領域159は、細線154の延在方向に対して直交する方向に量子化されて1次元伝導を示すようになり、高速のMOSFETが得られる。
【0134】
したがって、上記微細構造であるシリコンSiからなる細線154の一部をチャネル領域159に用いることによって、低コストで歩留りがよくかつ生産性の高い量産に適した超高速トランジスタ等を実現することができる。
【0135】
上記第1〜第9実施形態では、半導体基板にシリコン基板を用いたが、半導体基板はこれに限らず、シリコン以外の半導体基板でもよい。
【0136】
また、上記第1〜第9実施形態では、微小粒および細線の材料が半導体のシリコンSiの場合に原料ガスとしてジシラン(Si2H6)を用いたが、モノシラン(SiH4),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つを用いてもよい。
【0137】
また、上記微小粒および細線の材料がゲルマニウムGeの場合は、原料ガスとしてモノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つを用いてもよい。
【0138】
また、上記微小粒および細線の材料がシリコンゲルマニウムSiGeの場合、原料ガスとして、モノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のいずれか1つのガスと、モノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つのガスとの混合ガスを用いてもよい。
【0139】
また、上記微小粒および細線の材料が金属のアルミニウムAlの場合は、ジメチルアルミニウムハイドライド(DMAH:(CH3)2AlH)等の有機アルミニウムを用いてもよい。
【0140】
なお、微小粒および細線の材料は、半導体のシリコンSi,ゲルマニウムGe,シリコンゲルマニウムSiGeおよび金属のアルミニウムAlに限定するものではない。
【0141】
また、上記第1〜第3実施形態では、微小粒と細線のいずれか一方の微細構造の製造方法について説明したが、微小粒と細線とを両方同時に形成してもよいのは勿論である。また、上記第1〜第3実施形態では、微細構造である微小粒と細線を絶縁性薄膜の膜厚が薄い領域に選択的に結晶成長させたが、アモルファスの微小粒または細線を絶縁性薄膜の膜厚が薄い領域に選択的に形成してもよい。
【0142】
また、第4,第5実施形態では、この発明の微細構造の製造方法を具体的なデバイスに適用したが、特殊な微細加工装置を用いることなく、導電性の材料の超微細な細線を形成できることから、高密度のLSIの配線に用いることもできる。
【0143】
また、この発明の微細構造の製造方法により製造される量子効果デバイス,単電子デバイスの基本となる量子ドット,量子細線を有する半導体素子は、Si系大規模集積回路と同一の基板に搭載でき、この半導体素子を発光素子や光電変換素子に応用することにより、電子回路と光通信回路とを融合することができる。
【0144】
【発明の効果】
以上より明らかなように、請求項1の発明の微細構造の製造方法は、半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成した後、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる細線である微細構造を選択的に形成するものである。
【0145】
したがって、請求項1の発明の微細構造の製造方法によれば、一般的な成膜技術,リソグラフィー技術およびエッチング技術等を用いて、上記絶縁性薄膜の膜厚が薄い領域の形成位置を制御することによって、細線の成長位置が制御可能になり、細線の大きさ,密度の均一性,再現性が良好になると共に、特殊な微細加工技術を用いず簡単な工程で低コストに製造することができ、歩留りがよく高い生産性を有する現実的な微細構造の量産技術を得ることができる。
【0146】
また、請求項2の発明の微細構造の製造方法は、半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成するステップとを有する微細構造の製造方法において、上記半導体基板表面に上記絶縁性薄膜を形成するとき、上記半導体基板表面に絶縁性薄膜を形成した後に、その絶縁性薄膜の一部の領域のみを薄肉化したので、一般的な成膜技術,リソグラフィー技術およびエッチング技術等により上記絶縁性薄膜の一部の領域のみを薄肉化でき、絶縁性薄膜に薄い領域を簡単な工程で容易に形成することができる。
【0147】
また、請求項3の発明の微細構造の製造方法は、半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成するステップとを有する微細構造の製造方法において、上記半導体基板表面に上記絶縁性薄膜を形成するとき、上記半導体基板表面に上記厚い領域となる第1の部分を形成して、その第1の部分の一部の領域のみを除去した後、上記第1の部分が除去された半導体基板表面に上記薄い領域となる第2の部分を形成したので、一般的な成膜技術,リソグラフィー技術およびエッチング技術等を用いて、上記半導体基板表面の露出領域の形成位置を制御することによって、上記微細構造の形成位置を容易に制御できる。
【0148】
また、請求項4の発明の微細構造の製造方法は、請求項3の微細構造の製造方法において、上記半導体基板表面に上記第1の部分を形成した後、上記第1の部分をパターニングして半導体基板表面の一部を露出させ、その後、上記半導体基板表面の露出領域を酸化することにより上記第2の部分を形成したので、簡単な工程で膜厚の薄い領域を得ることができる。
【0149】
また、請求項5の発明の微細構造の製造方法は、請求項3の微細構造の製造方法において、上記半導体基板表面に上記第1の部分を形成した後、上記第1の部分をパターニングして半導体基板表面の一部を露出させ、その後、上記半導体基板表面の露出領域上に上記第2の部分を堆積したので、簡単な工程で膜厚の薄い領域を得ることができる。
【0150】
また、請求項6の発明の微細構造の製造方法は、半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成するステップとを有する微細構造の製造方法において、上記半導体基板表面に上記絶縁性薄膜を形成するステップの前に、上記半導体基板表面にエッジ部を予め形成し、上記半導体基板表面に上記絶縁性薄膜を形成するとき、上記エッジ部が予め形成された半導体基板表面を酸化すると、酸化中にエッジ部では応力開放が進まずに他の部分に比べて酸化膜厚が薄くなるので、絶縁性薄膜としての酸化膜に膜厚が薄い領域(エッジ部)を容易に形成することができる。
【0151】
また、請求項7の発明の微細構造の製造方法は、半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成するステップとを有する微細構造の製造方法において、上記半導体基板表面に上記絶縁性薄膜を形成するステップの前に、上記半導体基板表面に段差または尖端を有する形状を予め形成し、上記半導体基板表面に上記絶縁性薄膜を形成するとき、上記段差または尖端を有する形状が予め形成された半導体基板表面を酸化すると、酸化中に段差または尖端を有する形状では応力開放が進まずに他の部分に比べて酸化膜厚が薄くなるので、絶縁性薄膜としての酸化膜に膜厚が薄い領域(段差または尖端を有する形状)を容易に形成することができる。
【0152】
また、請求項8の発明の微細構造の製造方法は、半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成するステップとを有する微細構造の製造方法において、上記半導体基板を反応室内に導入して、その反応室内が10-6Torr以下の高真空になるように排気した後、反応室内に原料ガスを流し、その原料ガス分圧が10-2Torr以下の圧力下で、上記絶縁性薄膜の膜厚が薄い領域のみに微細構造を気相成長させるので、一般的な高真空CVD装置を用いて、反応室内に真空度,原料ガスの導入量,導入時間や基板温度等を制御することによって、所望の大きさ,密度の微小粒,細線を均一に再現性よく形成することができる。
【0153】
また、請求項9の発明の微細構造の製造方法は、請求項8の微細構造の製造方法において、上記微細構造がシリコンからなる場合、原料ガスとしてモノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つを用いるので、一般的なCVD装置を用いて反応させて、上記絶縁性薄膜の膜厚が薄い領域上にシリコンからなる上記微小粒,細線を形成することによって、微小粒,細線の大きさおよび密度の均一性や再現性がさらによくなる。
【0154】
また、請求項10の発明の微細構造の製造方法は、請求項8の微細構造の製造方法において、上記微細構造がゲルマニウムからなる場合、原料ガスとしてモノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つを用いるので、一般的なCVD装置を用いて反応させて、上記絶縁性薄膜の膜厚が薄い領域上にゲルマニウムからなる上記微小粒,細線を形成することによって、微小粒,細線の大きさおよび密度の均一性や再現性がさらによくなる。
【0155】
また、請求項11の発明の微細構造の製造方法は、請求項8の微細構造の製造方法において、上記微細構造がシリコンゲルマニウムからなる場合、原料ガスとして、モノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つのガスと、モノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つのガスとの混合ガスを用いるので、一般的なCVD装置を用いて反応させて、上記絶縁性薄膜の膜厚が薄い領域上にシリコンゲルマニウムからなる上記微小粒,細線を形成することによって、微小粒,細線の大きさおよび密度の均一性や再現性がさらによくなる。
【0156】
また、請求項12の発明の微細構造の製造方法は、請求項8の微細構造の製造方法において、上記微細構造がアルミニウムからなる場合、原料に有機アルミニウムを用いるので、例えば有機金属CVD装置を用いて反応させて、上記絶縁性薄膜の膜厚が薄い領域上にアルミニウムからなる上記微小粒,細線を形成することによって、微小粒,細線の大きさおよび密度の均一性や再現性がさらによくなる。
【0157】
また、請求項13の発明の微細構造の製造方法は、半導体基板表面にエッジ部を形成し、上記半導体基板表面のエッジ部以外の領域に絶縁性薄膜を形成し、上記エッジ部の表面のみに半導体からなる細線である微細構造を選択的に形成するものである。
【0158】
したがって、上記請求項13の発明の微細構造の製造方法によれば、一般的な成膜技術,リソグラフィー技術およびエッチング技術等により絶縁性薄膜に覆われていないエッジ部の形成位置を制御することによって、細線の成長位置制御が可能となると共に、細線の大きさの均一性,再現性も良好となると共に、特殊な微細加工技術を用いずに簡単な工程により上記微細構造を形成できるので、製造コストを低減でき、歩留りがよく高い生産性を有する現実的な微細構造の量産技術を得ることができる。また、上記微細構造を量子細線として用いることによって、優れた特性の半導体素子を実現することができる。
【0159】
また、請求項14の発明の微細構造の製造方法は、請求項13の微細構造の製造方法において、上記エッジ部が形成された上記半導体基板を酸化することにより上記絶縁性薄膜を形成して、上記絶縁性薄膜のエッジ部に他の領域よりも膜厚が薄い領域を形成した後、さらに上記絶縁性薄膜をエッチングすることにより上記エッジ部の表面のみを露出させるので、そのエッジ部の半導体表面のみを容易に露出させることができる。
【0160】
また、請求項15の発明の微細構造の製造方法は、請求項13の微細構造の製造方法において、上記半導体からなる細線である微細構造を形成した後、上記半導体からなる細線である微細構造と上記半導体基板との接続領域を酸化して酸化膜に変質させるので、上記細線と半導体基板とを酸化膜により絶縁分離することによって、単電子デバイスに応用可能な量子細線が得られる。
【0161】
また、請求項16の発明の微細構造の製造方法は、請求項15の微細構造の製造方法において、上記絶縁性薄膜を一旦除去した後、上記半導体からなる細線である微細構造と半導体基板との接続領域を酸化して酸化膜に変質させるので、上記細線と半導体基板とを確実に絶縁分離する酸化膜を形成することができる。
【0162】
また、請求項17の発明の微細構造の製造方法は、請求項13の微細構造の製造方法において、上記半導体基板を反応室内に導入して、その反応室内が10-6Torr以下の高真空になるように排気した後、反応室内に原料ガスを流し、その原料ガス分圧が10-2Torr以下の圧力下で、上記エッジ部の表面のみに微細構造を気相成長させるので、一般的な高真空CVD装置を用いて、反応室内に真空度,原料ガスの導入量,導入時間や基板温度等を制御することによって、所望の大きさ,密度の微細構造を均一に再現性よく形成することができる。
【0163】
また、請求項18の発明の微細構造の製造方法は、請求項17の微細構造の製造方法において、上記微細構造がシリコンからなる場合、原料ガスとしてモノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つを用いるので、一般的なCVD装置を用いて反応させて、上記絶縁性薄膜の膜厚が薄い領域上にシリコンからなる上記微細構造を形成することによって、微細構造の大きさおよび密度の均一性や再現性がさらによくなる。
【0164】
また、請求項19の発明の微細構造の製造方法は、請求項17の微細構造の製造方法において、上記微細構造がゲルマニウムからなる場合、原料ガスとしてモノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つを用いるので、一般的なCVD装置を用いて反応させて、上記絶縁性薄膜の膜厚が薄い領域上にゲルマニウムからなる上記微細構造を形成することによって、微細構造の大きさおよび密度の均一性や再現性がさらによくなる。
【0165】
また、請求項20の発明の微細構造の製造方法は、請求項17の微細構造の製造方法において、上記微細構造がシリコンゲルマニウムからなる場合、原料ガスとして、モノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つのガスと、モノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つのガスとの混合ガスを用いるので、一般的なCVD装置を用いて反応させて、上記絶縁性薄膜の膜厚が薄い領域上にシリコンゲルマニウムからなる上記微細構造を形成することによって、微細構造の大きさおよび密度の均一性や再現性がさらによくなる。
【0166】
【0167】
【0168】
【0169】
【0170】
【0171】
【図面の簡単な説明】
【図1】 図1は微小粒である微細構造の成長過程を示す図である。
【図2】 図2はこの発明の第1実施形態の微細構造の製造方法を示す工程図である。
【図3】 図3はこの発明の第2実施形態の微細構造の製造方法を示す工程図である。
【図4】 図4はこの発明の第3実施形態の微細構造の製造方法を示す工程図である。
【図5】 図5は上記第3実施形態の微細構造の製造方法により製造された微小粒の断面拡大図である。
【図6】 図6はこの発明の第4実施形態の微細構造の製造方法を用いた半導体素子としての不揮発性メモリの平面図である。
【図7】 図7は図6のVII−VII線から見た断面図である。
【図8】 図8(A)は図6のVIII−VIII線から見た断面図であり、図8(B)は微小粒を用いた場合の図6のVIII−VIII線から見た断面図である。
【図9】 図9(A)はこの発明の第5実施形態の微細構造の製造方法を用いた半導体素子としてのMOSFETの平面図であり、図9(B)は図9(A)のB−B線から見た断面図であり、図9(C)は図9(A)のC−C線から見た断面図である。
【図10】 図10はこの発明の第6実施形態の微細構造の製造方法を用いた半導体素子としての発光素子の平面図である。
【図11】 図11(A)〜(D)はこの発明の微細構造の製造方法における半導体からなる細線の成長過程を示す図である。
【図12】 図12は図11(A)の要部の断面拡大図である。
【図13】 図13はこの発明の第7実施形態の微細構造の製造方法により形成される半導体からなる細線の過程を示す斜視図である。
【図14】 図14(A)は上記細線の形成後の断面図であり、図14(B)は酸化により細線と半導体基板を絶縁分離した状態を示す断面図である。
【図15】 図15(A)は上記細線の形成後の断面図であり、図15(B)は酸化膜を除去した状態を示す断面図であり、図15(C)は酸化膜を除去した後に再び酸化により細線と半導体基板を絶縁分離した状態を示す断面図である。
【図16】 図16はこの発明の第8実施形態の微細構造の製造方法を用いた半導体素子としての不揮発性メモリの平面図である。
【図17】 図17は図16のXVII−XVII線から見た断面図である。
【図18】 図18は図16のXVIII−XVIII線から見た断面図である。
【図19】 図19(A)はこの発明の第9実施形態の微細構造の製造方法を用いた半導体素子としてのMOSFETの平面図であり、図19(B)は図19(A)のB−B線から見た断面図であり、図19(C)は図19(A)のC−C線から見た断面図である。
【図20】 図20は従来の微細構造を用いた半導体素子としての量子ドットを用いた単電子トランジスタの断面図である。
【図21】 図21は従来の微細構造を用いた半導体素子としての量子ドットを用いた発光素子の断面図である。
【図22】 図22(a)〜(d)は従来の微細構造の製造方法としてのSi量子細線の製造方法を説明する工程図である。
【図23】 図23は上記Si量子細線を用いた単電子デバイスのドレイン電流のゲート依存性を示す図である。
【図24】 図24(A)〜(C)は従来の選択成長を利用したSi細線の成長過程を示す図である。
【符号の説明】
1,11,21…シリコン基板、2,12,22…酸化膜、
3,3a,3b,3c,4,15,28,37…微小粒、
13,23…レジスト、14,24…除去領域、
22,26,27…酸化膜、24…除去領域、
25…露出領域、
31…シリコン基板、32…溝、
33…段部、34…エッジ部、
35…膜厚の厚い領域、36…膜厚の薄い領域、
41…シリコン基板、42…素子分離領域、
43…ソース領域、44…ドレイン領域、
45…トンネル絶縁膜、46…段部、
47A…細線、47B…微小粒、
48…コントロール絶縁膜、49…ゲート電極、
51…シリコン基板、52…絶縁膜、53…段部、
54…細線、55…ゲート絶縁膜、
56…ゲート電極、57…ソース領域、
58…ドレイン領域、59…チャネル領域、
61…シリコン基板、62,64…絶縁膜、
63…微小粒、65…透明電極、66…段部、
101…シリコン基板、102…段部、103…エッジ部、
104…酸化膜、106…細線、109…接続領域、
111…シリコン基板、112…溝、113…酸化膜、
114…エッジ部、116,117,118…細線、
141…シリコン基板、142…素子分離領域、
143…ソース領域、144…ドレイン領域、
145…トンネル絶縁膜、146…段部、
147…細線、148…コントロール絶縁膜、
149…ゲート電極、
151…シリコン基板、152…絶縁膜、153…段部、
154…細線、155…ゲート絶縁膜、
156…ゲート電極、157…ソース領域、
158…ドレイン領域、159…チャネル領域。
Claims (20)
- 半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、
上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる細線である微細構造を選択的に形成するステップとを有することを特徴とする微細構造の製造方法。 - 半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、
上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成するステップとを有し、
上記半導体基板表面に上記絶縁性薄膜を形成するステップにおいて、上記半導体基板表面に絶縁性薄膜を形成した後に、その絶縁性薄膜の一部の領域のみを薄肉化することを特徴とする微細構造の製造方法。 - 半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、
上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成するステップとを有し、
上記半導体基板表面に上記絶縁性薄膜を形成するステップにおいて、上記半導体基板表面に上記厚い領域となる第1の部分を形成して、その第1の部分の一部の領域のみを除去した後、上記第1の部分が除去された上記半導体基板表面に上記薄い領域となる第2の部分を形成することを特徴とする微細構造の製造方法。 - 請求項3に記載の微細構造の製造方法において、
上記半導体基板表面に上記第1の部分を形成した後、上記第1の部分をパターニングして上記半導体基板表面の一部を露出させ、その後、上記半導体基板表面の露出領域を酸化することにより上記第2の部分を形成することを特徴とする微細構造の製造方法。 - 請求項3に記載の微細構造の製造方法において、
上記半導体基板表面に上記第1の部分を形成した後、上記第1の部分をパターニングして上記半導体基板表面の一部を露出させ、その後、上記半導体基板表面の露出領域上に上記第2の部分を堆積することを特徴とする微細構造の製造方法。 - 半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、
上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成するステップとを有すると共に、
上記半導体基板表面に上記絶縁性薄膜を形成するステップの前に、上記半導体基板表面にエッジ部を形成するステップを有し、
上記半導体基板表面に上記絶縁性薄膜を形成するステップにおいて、上記エッジ部が形成された上記半導体基板表面を酸化することにより上記絶縁性薄膜を形成して、上記絶縁性薄膜の上記エッジ部に他の領域よりも膜厚が薄い領域を形成することを特徴とする微細構造の製造方法。 - 半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、
上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成するステップとを有すると共に、
上記半導体基板表面に上記絶縁性薄膜を形成するステップの前に、上記半導体基板表面に段差または尖端を有する形状を形成するステップを有し、
上記半導体基板表面に上記絶縁性薄膜を形成するステップにおいて、上記段差または尖端を有する形状が形成された上記半導体基板表面を酸化することにより上記絶縁性薄膜を形成して、上記絶縁性薄膜の上記段差または尖端を有する形状に他の領域よりも膜厚が薄い領域を形成することを特徴とする微細構造の製造方法。 - 半導体基板表面の少なくとも一部に、膜厚が厚い領域と膜厚が薄い領域とを有する絶縁性薄膜を形成するステップと、
上記絶縁性薄膜の膜厚が薄い領域の表面のみに、金属または半導体からなる微小粒と細線のうちの少なくとも一方である微細構造を選択的に形成するステップとを有すると共に、
上記絶縁性薄膜の膜厚が薄い領域の表面のみに上記微細構造を形成するステップにおいて、上記半導体基板を反応室内に導入して、上記反応室内が10-6Torr以下の高真空になるように排気した後、上記反応室内に原料ガスを流し、その原料ガス分圧が10-2Torr以下の圧力下で、上記絶縁性薄膜の膜厚が薄い領域のみに上記微細構造を気相成長させることを特徴とする微細構造の製造方法。 - 請求項8に記載の微細構造の製造方法において、
上記微細構造がシリコンからなる場合、原料ガスとしてモノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つを用いることを特徴とする微細構造の製造方法。 - 請求項8に記載の微細構造の製造方法において、
上記微細構造がゲルマニウムからなる場合、原料ガスとしてモノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つを用いることを特徴とする微細構造の製造方法。 - 請求項8に記載の微細構造の製造方法において、
上記微細構造がシリコンゲルマニウムからなる場合、原料ガスとして、モノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つのガスと、モノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つのガスとの混合ガスを用いることを特徴とする微細構造の製造方法。 - 請求項8に記載の微細構造の製造方法において、
上記微細構造がアルミニウムからなる場合、原料に有機アルミニウムを用いることを特徴とする微細構造の製造方法。 - 半導体基板表面にエッジ部を形成するステップと、
上記半導体基板表面の上記エッジ部以外の領域に絶縁性薄膜を形成するステップと、
上記エッジ部の表面のみに半導体からなる細線である微細構造を選択的に形成するステップとを有することを特徴とする微細構造の製造方法。 - 請求項13に記載の微細構造の製造方法において、
上記エッジ部以外の領域に絶縁性薄膜を形成するステップにおいて、上記エッジ部が形成された上記半導体基板を酸化することにより上記絶縁性薄膜を形成して、上記絶縁性薄膜の上記エッジ部に他の領域よりも膜厚が薄い領域を形成した後、さらに上記絶縁性薄膜をエッチングすることにより上記エッジ部の半導体表面のみを露出させることを特徴とする微細構造の製造方法。 - 請求項13に記載の微細構造の製造方法において、
上記半導体からなる細線である微細構造を形成した後、上記半導体からなる細線である微細構造と上記半導体基板との接続領域を酸化して酸化膜に変質させるステップを有することを特徴とする微細構造の製造方法。 - 請求項15に記載の微細構造の製造方法において、
上記半導体からなる細線である微細構造と上記半導体基板との接続領域を酸化して酸化膜に変質させるステップにおいて、上記絶縁性薄膜を一旦除去した後、上記半導体からなる細線である微細構造と上記半導体基板との接続領域を酸化して酸化膜に変質させることを特徴とする微細構造の製造方法。 - 請求項13に記載の微細構造の製造方法において、
上記エッジ部の表面のみに上記半導体からなる細線である微細構造を選択的に形成するステップにおいて、上記半導体基板を反応室内に導入して、上記反応室内が10-6Torr以下の高真空になるように排気した後、上記反応室内に原料ガスを流し、その原料ガス分圧が10-2Torr以下の圧力下で、上記エッジ部の表面のみに上記半導体からなる細線である微細構造を気相成長させることを特徴とする微細構造の製造方法。 - 請求項17に記載の微細構造の製造方法において、
上記微細構造がシリコンからなる場合、原料ガスとしてモノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つを用いることを特徴とする微細構造の製造方法。 - 請求項17に記載の微細構造の製造方法において、
上記微細構造がゲルマニウムからなる場合、原料ガスとしてモノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つを用いることを特徴とする微細構造の製造方法。 - 請求項17に記載の微細構造の製造方法において、
上記微細構造がシリコンゲルマニウムからなる場合、原料ガスとして、モノシラン(SiH4),ジシラン(Si2H6),トリシラン(Si3H8),ジクロロシラン(SiH2Cl2)またはテトラクロロシラン(SiCl4)のうちのいずれか1つのガスと、モノゲルマン(GeH4),ジゲルマン(Ge2H6)または四フッ化ゲルマニウム(GeF4)のうちのいずれか1つのガスとの混合ガスを用いることを特徴とする微細構造の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25236798A JP3854731B2 (ja) | 1998-03-30 | 1998-09-07 | 微細構造の製造方法 |
US09/277,761 US6326311B1 (en) | 1998-03-30 | 1999-03-29 | Microstructure producing method capable of controlling growth position of minute particle or thin and semiconductor device employing the microstructure |
TW088105029A TW452856B (en) | 1998-03-30 | 1999-03-30 | Microstructure producing method capable of controlling growth position of minute particle or thin line and semiconductor device employing the microstructure |
KR1019990010938A KR100301888B1 (ko) | 1998-03-30 | 1999-03-30 | 미소 입자 또는 세선의 성장 위치가 제어 가능한 미세 구조의 제조방법 및 그 미세 구조를 사용한 반도체 소자 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10-84094 | 1998-03-30 | ||
JP8409498 | 1998-03-30 | ||
JP25236798A JP3854731B2 (ja) | 1998-03-30 | 1998-09-07 | 微細構造の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11345959A JPH11345959A (ja) | 1999-12-14 |
JP3854731B2 true JP3854731B2 (ja) | 2006-12-06 |
Family
ID=26425175
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25236798A Expired - Fee Related JP3854731B2 (ja) | 1998-03-30 | 1998-09-07 | 微細構造の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6326311B1 (ja) |
JP (1) | JP3854731B2 (ja) |
KR (1) | KR100301888B1 (ja) |
TW (1) | TW452856B (ja) |
Families Citing this family (98)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2385980B (en) | 1999-03-05 | 2003-10-29 | Nanovis Llc | Raman amplifier with aperiodic grating |
US6993222B2 (en) * | 1999-03-05 | 2006-01-31 | Rj Mears, Llc | Optical filter device with aperiodically arranged grating elements |
US6585947B1 (en) | 1999-10-22 | 2003-07-01 | The Board Of Trustess Of The University Of Illinois | Method for producing silicon nanoparticles |
US20050072679A1 (en) * | 1999-10-22 | 2005-04-07 | Nayfeh Munir H. | Germanium and germanium alloy nanoparticle and method for producing the same |
US6743406B2 (en) | 1999-10-22 | 2004-06-01 | The Board Of Trustees Of The University Of Illinois | Family of discretely sized silicon nanoparticles and method for producing the same |
US6984842B1 (en) | 1999-10-25 | 2006-01-10 | The Board Of Trustees Of The University Of Illinois | Silicon nanoparticle field effect transistor and transistor memory device |
FR2812763B1 (fr) * | 2000-08-04 | 2002-11-01 | St Microelectronics Sa | Formation de boites quantiques |
KR100386614B1 (ko) * | 2000-11-17 | 2003-06-02 | 주식회사 하이닉스반도체 | 실리콘 양자점의 형성방법 및 그를 이용한 비휘발성메모리 소자의 제조방법 |
US6410934B1 (en) * | 2001-02-09 | 2002-06-25 | The Board Of Trustees Of The University Of Illinois | Silicon nanoparticle electronic switches |
US7026219B2 (en) * | 2001-02-12 | 2006-04-11 | Asm America, Inc. | Integration of high k gate dielectric |
KR101050377B1 (ko) * | 2001-02-12 | 2011-07-20 | 에이에스엠 아메리카, 인코포레이티드 | 반도체 박막 증착을 위한 개선된 공정 |
JP2003068891A (ja) * | 2001-08-24 | 2003-03-07 | Hitachi Ltd | 半導体記憶素子、半導体装置及びその制御方法 |
US6992298B2 (en) * | 2001-11-21 | 2006-01-31 | The Board Of Trustees Of The University Of Illinois | Coated spherical silicon nanoparticle thin film UV detector with UV response and method of making |
EP2192616B1 (en) * | 2002-05-22 | 2012-12-05 | Fujitsu Limited | Quantum semiconductor device and method for fabricating the same |
JP5005170B2 (ja) | 2002-07-19 | 2012-08-22 | エーエスエム アメリカ インコーポレイテッド | 超高品質シリコン含有化合物層の形成方法 |
US7294582B2 (en) * | 2002-07-19 | 2007-11-13 | Asm International, N.V. | Low temperature silicon compound deposition |
US7186630B2 (en) | 2002-08-14 | 2007-03-06 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
KR100486607B1 (ko) * | 2002-09-17 | 2005-05-03 | 주식회사 하이닉스반도체 | 양자점 형성 방법 |
KR100558287B1 (ko) | 2002-12-10 | 2006-03-10 | 한국전자통신연구원 | 단전자 소자, 그 제조 방법 및 단전자 소자와 mos트랜지스터를 동시에 형성하는 제조방법 |
US7092287B2 (en) * | 2002-12-18 | 2006-08-15 | Asm International N.V. | Method of fabricating silicon nitride nanodots |
US7045813B2 (en) * | 2003-06-26 | 2006-05-16 | Rj Mears, Llc | Semiconductor device including a superlattice with regions defining a semiconductor junction |
US20070020860A1 (en) * | 2003-06-26 | 2007-01-25 | Rj Mears, Llc | Method for Making Semiconductor Device Including a Strained Superlattice and Overlying Stress Layer and Related Methods |
US6833294B1 (en) | 2003-06-26 | 2004-12-21 | Rj Mears, Llc | Method for making semiconductor device including band-engineered superlattice |
WO2005018005A1 (en) * | 2003-06-26 | 2005-02-24 | Rj Mears, Llc | Semiconductor device including mosfet having band-engineered superlattice |
US20060273299A1 (en) * | 2003-06-26 | 2006-12-07 | Rj Mears, Llc | Method for making a semiconductor device including a dopant blocking superlattice |
US20050279991A1 (en) * | 2003-06-26 | 2005-12-22 | Rj Mears, Llc | Semiconductor device including a superlattice having at least one group of substantially undoped layers |
US7612366B2 (en) * | 2003-06-26 | 2009-11-03 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice layer above a stress layer |
US20070020833A1 (en) * | 2003-06-26 | 2007-01-25 | Rj Mears, Llc | Method for Making a Semiconductor Device Including a Channel with a Non-Semiconductor Layer Monolayer |
US20060011905A1 (en) * | 2003-06-26 | 2006-01-19 | Rj Mears, Llc | Semiconductor device comprising a superlattice dielectric interface layer |
US20070010040A1 (en) * | 2003-06-26 | 2007-01-11 | Rj Mears, Llc | Method for Making a Semiconductor Device Including a Strained Superlattice Layer Above a Stress Layer |
US7446002B2 (en) * | 2003-06-26 | 2008-11-04 | Mears Technologies, Inc. | Method for making a semiconductor device comprising a superlattice dielectric interface layer |
US7531828B2 (en) * | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice between at least one pair of spaced apart stress regions |
US7153763B2 (en) | 2003-06-26 | 2006-12-26 | Rj Mears, Llc | Method for making a semiconductor device including band-engineered superlattice using intermediate annealing |
US7227174B2 (en) * | 2003-06-26 | 2007-06-05 | Rj Mears, Llc | Semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction |
US20060289049A1 (en) * | 2003-06-26 | 2006-12-28 | Rj Mears, Llc | Semiconductor Device Having a Semiconductor-on-Insulator (SOI) Configuration and Including a Superlattice on a Thin Semiconductor Layer |
US7598515B2 (en) * | 2003-06-26 | 2009-10-06 | Mears Technologies, Inc. | Semiconductor device including a strained superlattice and overlying stress layer and related methods |
US20050282330A1 (en) * | 2003-06-26 | 2005-12-22 | Rj Mears, Llc | Method for making a semiconductor device including a superlattice having at least one group of substantially undoped layers |
US20070063186A1 (en) * | 2003-06-26 | 2007-03-22 | Rj Mears, Llc | Method for making a semiconductor device including a front side strained superlattice layer and a back side stress layer |
US7229902B2 (en) * | 2003-06-26 | 2007-06-12 | Rj Mears, Llc | Method for making a semiconductor device including a superlattice with regions defining a semiconductor junction |
US7491587B2 (en) * | 2003-06-26 | 2009-02-17 | Mears Technologies, Inc. | Method for making a semiconductor device having a semiconductor-on-insulator (SOI) configuration and including a superlattice on a thin semiconductor layer |
US20070015344A1 (en) * | 2003-06-26 | 2007-01-18 | Rj Mears, Llc | Method for Making a Semiconductor Device Including a Strained Superlattice Between at Least One Pair of Spaced Apart Stress Regions |
US7531829B2 (en) * | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance |
US7535041B2 (en) * | 2003-06-26 | 2009-05-19 | Mears Technologies, Inc. | Method for making a semiconductor device including regions of band-engineered semiconductor superlattice to reduce device-on resistance |
US20060231857A1 (en) * | 2003-06-26 | 2006-10-19 | Rj Mears, Llc | Method for making a semiconductor device including a memory cell with a negative differential resistance (ndr) device |
US20070063185A1 (en) * | 2003-06-26 | 2007-03-22 | Rj Mears, Llc | Semiconductor device including a front side strained superlattice layer and a back side stress layer |
US7659539B2 (en) | 2003-06-26 | 2010-02-09 | Mears Technologies, Inc. | Semiconductor device including a floating gate memory cell with a superlattice channel |
US20060243964A1 (en) * | 2003-06-26 | 2006-11-02 | Rj Mears, Llc | Method for making a semiconductor device having a semiconductor-on-insulator configuration and a superlattice |
US7586116B2 (en) * | 2003-06-26 | 2009-09-08 | Mears Technologies, Inc. | Semiconductor device having a semiconductor-on-insulator configuration and a superlattice |
US7531850B2 (en) * | 2003-06-26 | 2009-05-12 | Mears Technologies, Inc. | Semiconductor device including a memory cell with a negative differential resistance (NDR) device |
US20060292765A1 (en) * | 2003-06-26 | 2006-12-28 | Rj Mears, Llc | Method for Making a FINFET Including a Superlattice |
US7202494B2 (en) * | 2003-06-26 | 2007-04-10 | Rj Mears, Llc | FINFET including a superlattice |
US20040266116A1 (en) * | 2003-06-26 | 2004-12-30 | Rj Mears, Llc | Methods of fabricating semiconductor structures having improved conductivity effective mass |
US7586165B2 (en) * | 2003-06-26 | 2009-09-08 | Mears Technologies, Inc. | Microelectromechanical systems (MEMS) device including a superlattice |
US7514328B2 (en) * | 2003-06-26 | 2009-04-07 | Mears Technologies, Inc. | Method for making a semiconductor device including shallow trench isolation (STI) regions with a superlattice therebetween |
US20060220118A1 (en) * | 2003-06-26 | 2006-10-05 | Rj Mears, Llc | Semiconductor device including a dopant blocking superlattice |
US7045377B2 (en) * | 2003-06-26 | 2006-05-16 | Rj Mears, Llc | Method for making a semiconductor device including a superlattice and adjacent semiconductor layer with doped regions defining a semiconductor junction |
US6897472B2 (en) * | 2003-06-26 | 2005-05-24 | Rj Mears, Llc | Semiconductor device including MOSFET having band-engineered superlattice |
US20060267130A1 (en) * | 2003-06-26 | 2006-11-30 | Rj Mears, Llc | Semiconductor Device Including Shallow Trench Isolation (STI) Regions with a Superlattice Therebetween |
WO2005059978A2 (fr) * | 2003-12-16 | 2005-06-30 | Stmicroelectronics Sa | Couche semiconductrice monocristalline a macroreseau heteroatomique |
US7459015B2 (en) * | 2004-04-16 | 2008-12-02 | Birla Research Institute For Applied Sciences | Process for the preparation of a cellulose solution for spinning of fibres, filaments or films therefrom |
US7629270B2 (en) * | 2004-08-27 | 2009-12-08 | Asm America, Inc. | Remote plasma activated nitridation |
US7253084B2 (en) | 2004-09-03 | 2007-08-07 | Asm America, Inc. | Deposition from liquid sources |
US7966969B2 (en) | 2004-09-22 | 2011-06-28 | Asm International N.V. | Deposition of TiN films in a batch reactor |
US7427571B2 (en) * | 2004-10-15 | 2008-09-23 | Asm International, N.V. | Reactor design for reduced particulate generation |
US7674726B2 (en) * | 2004-10-15 | 2010-03-09 | Asm International N.V. | Parts for deposition reactors |
KR100736361B1 (ko) | 2004-11-12 | 2007-07-06 | 재단법인서울대학교산학협력재단 | 미끄러운 분자막을 이용하여 고체표면에 나노구조를 위치 및 정렬시키는 방법, 및 그 응용 |
US7629267B2 (en) | 2005-03-07 | 2009-12-08 | Asm International N.V. | High stress nitride film and method for formation thereof |
US20060213779A1 (en) * | 2005-03-23 | 2006-09-28 | The Board Of Trustees Of The University Of Illinois And The University Of Jordan | Silicon nanoparticle formation by electrodeposition from silicate |
FR2884648B1 (fr) * | 2005-04-13 | 2007-09-07 | Commissariat Energie Atomique | Structure et procede de realisation d'un dispositif microelectronique dote d'un ou plusieurs fils quantiques aptes a former un canal ou plusieurs canaux de transistors |
KR100647699B1 (ko) * | 2005-08-30 | 2006-11-23 | 삼성에스디아이 주식회사 | 나노 반도체 시트, 상기 나노 반도체 시트의 제조방법,상기 나노 반도체 시트를 이용한 박막 트랜지스터의제조방법, 상기 나노 반도체 시트를 이용한 평판표시장치의 제조방법, 박막 트랜지스터, 및 평판 표시장치 |
US20070054048A1 (en) * | 2005-09-07 | 2007-03-08 | Suvi Haukka | Extended deposition range by hot spots |
JP2007158176A (ja) * | 2005-12-07 | 2007-06-21 | Hitachi Ltd | 半導体記憶装置およびその製造方法 |
US7553516B2 (en) * | 2005-12-16 | 2009-06-30 | Asm International N.V. | System and method of reducing particle contamination of semiconductor substrates |
WO2007075369A1 (en) | 2005-12-16 | 2007-07-05 | Asm International N.V. | Low temperature doped silicon layer formation |
US7517702B2 (en) * | 2005-12-22 | 2009-04-14 | Mears Technologies, Inc. | Method for making an electronic device including a poled superlattice having a net electrical dipole moment |
TWI316294B (en) * | 2005-12-22 | 2009-10-21 | Mears Technologies Inc | Method for making an electronic device including a selectively polable superlattice |
US7700447B2 (en) * | 2006-02-21 | 2010-04-20 | Mears Technologies, Inc. | Method for making a semiconductor device comprising a lattice matching layer |
US7691757B2 (en) | 2006-06-22 | 2010-04-06 | Asm International N.V. | Deposition of complex nitride films |
KR101009139B1 (ko) | 2006-10-02 | 2011-01-18 | 충북대학교 산학협력단 | 상온동작 실리콘 단전자 소자의 제작방법 |
US7781827B2 (en) | 2007-01-24 | 2010-08-24 | Mears Technologies, Inc. | Semiconductor device with a vertical MOSFET including a superlattice and related methods |
US20080179762A1 (en) * | 2007-01-25 | 2008-07-31 | Au Optronics Corporation | Layered structure with laser-induced aggregation silicon nano-dots in a silicon-rich dielectric layer, and applications of the same |
US7857907B2 (en) * | 2007-01-25 | 2010-12-28 | Au Optronics Corporation | Methods of forming silicon nanocrystals by laser annealing |
US7928425B2 (en) * | 2007-01-25 | 2011-04-19 | Mears Technologies, Inc. | Semiconductor device including a metal-to-semiconductor superlattice interface layer and related methods |
US7880161B2 (en) | 2007-02-16 | 2011-02-01 | Mears Technologies, Inc. | Multiple-wavelength opto-electronic device including a superlattice |
US7863066B2 (en) * | 2007-02-16 | 2011-01-04 | Mears Technologies, Inc. | Method for making a multiple-wavelength opto-electronic device including a superlattice |
US7812339B2 (en) * | 2007-04-23 | 2010-10-12 | Mears Technologies, Inc. | Method for making a semiconductor device including shallow trench isolation (STI) regions with maskless superlattice deposition following STI formation and related structures |
US7629256B2 (en) | 2007-05-14 | 2009-12-08 | Asm International N.V. | In situ silicon and titanium nitride deposition |
US7851307B2 (en) * | 2007-08-17 | 2010-12-14 | Micron Technology, Inc. | Method of forming complex oxide nanodots for a charge trap |
DE602008006465D1 (de) * | 2007-09-26 | 2011-06-01 | Nxp Bv | Verfahren zur herstellung eines drahtteils in einer integrierten elektronischen schaltung |
US8012876B2 (en) | 2008-12-02 | 2011-09-06 | Asm International N.V. | Delivery of vapor precursor from solid source |
US7833906B2 (en) | 2008-12-11 | 2010-11-16 | Asm International N.V. | Titanium silicon nitride deposition |
WO2015077580A1 (en) | 2013-11-22 | 2015-05-28 | Mears Technologies, Inc. | Semiconductor devices including superlattice depletion layer stack and related methods |
CN106104805B (zh) | 2013-11-22 | 2020-06-16 | 阿托梅拉公司 | 包括超晶格穿通停止层堆叠的垂直半导体装置和相关方法 |
US9716147B2 (en) | 2014-06-09 | 2017-07-25 | Atomera Incorporated | Semiconductor devices with enhanced deterministic doping and related methods |
US9722046B2 (en) | 2014-11-25 | 2017-08-01 | Atomera Incorporated | Semiconductor device including a superlattice and replacement metal gate structure and related methods |
CN107771355B (zh) | 2015-05-15 | 2022-01-14 | 阿托梅拉公司 | 具有超晶格和在不同深度处的穿通停止(pts)层的半导体装置和相关方法 |
US9721790B2 (en) | 2015-06-02 | 2017-08-01 | Atomera Incorporated | Method for making enhanced semiconductor structures in single wafer processing chamber with desired uniformity control |
US9558939B1 (en) | 2016-01-15 | 2017-01-31 | Atomera Incorporated | Methods for making a semiconductor device including atomic layer structures using N2O as an oxygen source |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07211913A (ja) * | 1994-01-27 | 1995-08-11 | Hitachi Ltd | 半導体装置及びその製造方法 |
JPH0878669A (ja) * | 1994-09-02 | 1996-03-22 | Hitachi Ltd | 半導体装置および半導体装置の製造方法 |
JPH0982939A (ja) * | 1995-09-19 | 1997-03-28 | Toshiba Corp | 微細構造素子およびその製造方法 |
-
1998
- 1998-09-07 JP JP25236798A patent/JP3854731B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-29 US US09/277,761 patent/US6326311B1/en not_active Expired - Fee Related
- 1999-03-30 KR KR1019990010938A patent/KR100301888B1/ko not_active IP Right Cessation
- 1999-03-30 TW TW088105029A patent/TW452856B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
TW452856B (en) | 2001-09-01 |
KR19990078392A (ko) | 1999-10-25 |
JPH11345959A (ja) | 1999-12-14 |
US6326311B1 (en) | 2001-12-04 |
KR100301888B1 (ko) | 2001-10-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3854731B2 (ja) | 微細構造の製造方法 | |
US6103600A (en) | Method for forming ultrafine particles and/or ultrafine wire, and semiconductor device using ultrafine particles and/or ultrafine wire formed by the forming method | |
US10727051B2 (en) | Semiconductor nanowire fabrication | |
CN1311525C (zh) | 制造超窄沟道半导体器件的方法 | |
US7391074B2 (en) | Nanowire based non-volatile floating-gate memory | |
KR101651123B1 (ko) | 측면 성장 반도체 나노와이어 제조 방법 및 상기 방법에 의해 얻어진 트랜지스터 | |
US6294399B1 (en) | Quantum thin line producing method and semiconductor device | |
US10923348B2 (en) | Gate-all-around field effect transistor using template-assisted-slective-epitaxy | |
JP2005244020A (ja) | 半導体装置及びその製造方法 | |
US20040180499A1 (en) | Method of forming an element of a microelectronic circuit | |
US6346436B1 (en) | Quantum thin line producing method and semiconductor device | |
JP3869572B2 (ja) | 量子細線の製造方法 | |
JP2690412B2 (ja) | 絶縁層の上に成長層を有する半導体装置の製造方法 | |
US20090246460A1 (en) | Structure And Method For Forming Crystalline Material On An Amorphous Structure | |
JP3811323B2 (ja) | 量子細線の製造方法 | |
KR100678739B1 (ko) | 탑 게이트 구조의 나노결정-실리콘 박막트랜지스터형성방법 | |
JP2005085777A (ja) | 半導体微細構造の製造方法および半導体デバイス | |
JP4813675B2 (ja) | 微細パターンの形成方法 | |
KR20010054538A (ko) | 자발형성 양자점과 전류차단층의 자기정렬 성장을 위한반도체 소자 제조방법 | |
JPH04373121A (ja) | 結晶基材の製造方法 | |
JPH1083962A (ja) | Sos基板の形成方法およびそれを用いた半導体装置 | |
JP2012209473A (ja) | 半導体の製造方法及び半導体装置 | |
EP3465737A2 (en) | Method for producing complimentary devices | |
WO2016162576A2 (en) | Method for producing complimentary devices | |
JPH09289208A (ja) | 半導体表面のパターニング方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051025 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060404 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060511 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060905 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060911 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090915 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100915 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |