JP3869572B2 - 量子細線の製造方法 - Google Patents
量子細線の製造方法 Download PDFInfo
- Publication number
- JP3869572B2 JP3869572B2 JP03273599A JP3273599A JP3869572B2 JP 3869572 B2 JP3869572 B2 JP 3869572B2 JP 03273599 A JP03273599 A JP 03273599A JP 3273599 A JP3273599 A JP 3273599A JP 3869572 B2 JP3869572 B2 JP 3869572B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- quantum wire
- nitride film
- forming
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 99
- 239000000758 substrate Substances 0.000 claims description 179
- 229910052710 silicon Inorganic materials 0.000 claims description 130
- 239000010703 silicon Substances 0.000 claims description 130
- 239000004065 semiconductor Substances 0.000 claims description 117
- 150000004767 nitrides Chemical class 0.000 claims description 87
- 239000007789 gas Substances 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 33
- 238000006243 chemical reaction Methods 0.000 claims description 20
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 16
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims description 13
- 239000002994 raw material Substances 0.000 claims description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 12
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 230000001590 oxidative effect Effects 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 11
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 claims description 11
- 229910052986 germanium hydride Inorganic materials 0.000 claims description 10
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 claims description 10
- PPMWWXLUCOODDK-UHFFFAOYSA-N tetrafluorogermane Chemical compound F[Ge](F)(F)F PPMWWXLUCOODDK-UHFFFAOYSA-N 0.000 claims description 10
- VEDJZFSRVVQBIL-UHFFFAOYSA-N trisilane Chemical compound [SiH3][SiH2][SiH3] VEDJZFSRVVQBIL-UHFFFAOYSA-N 0.000 claims description 10
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 9
- 229910052732 germanium Inorganic materials 0.000 claims description 8
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 8
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 6
- 230000000873 masking effect Effects 0.000 claims description 4
- 229910003902 SiCl 4 Inorganic materials 0.000 claims 2
- VXGHASBVNMHGDI-UHFFFAOYSA-N digermane Chemical compound [Ge][Ge] VXGHASBVNMHGDI-UHFFFAOYSA-N 0.000 claims 2
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 239000010408 film Substances 0.000 description 139
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 136
- 238000000034 method Methods 0.000 description 50
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 238000005229 chemical vapour deposition Methods 0.000 description 18
- 239000012535 impurity Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- 238000012545 processing Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000007667 floating Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000001459 lithography Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000006798 recombination Effects 0.000 description 4
- 238000005215 recombination Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- TUTOKIOKAWTABR-UHFFFAOYSA-N dimethylalumane Chemical compound C[AlH]C TUTOKIOKAWTABR-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000002096 quantum dot Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 230000005476 size effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7888—Transistors programmable by two single electrons
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Lasers (AREA)
- Led Devices (AREA)
- Recrystallisation Techniques (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、絶縁性基板上または絶縁層を介した半導体基板上に量子サイズ効果を生じさせうる程度に微小な金属または半導体からなる微小粒や量子細線の製造方法に関する。
【０００２】
【従来の技術】
今や産業の基幹となったエレクトロニクスの進歩を支えてきた大規模集積回路(ＬＳＩ)は、微細化によって大容量、高速、低消費電力の性能を飛躍的に向上させてきた。しかし、素子のサイズが０.１μm以下になると、従来の素子の動作原理の限界に到達すると考えられ、新しい動作原理に基づいた新しい素子の研究が活発に行われている。この新しい素子としては、ナノメータサイズの量子ドットや量子細線と呼ばれる微細構造を有するものがある。上記ナノメータサイズの量子ドットは、種々の量子効果デバイスと共に特にクーロンブロッケード現象を利用した単電子デバイスへの応用のための研究が盛んに行われている。また、上記ナノメータサイズの量子細線は、量子効果を利用した超高速トランジスタへの応用が期待されている。
【０００３】
特に、量子細線においては、半導体結晶中における電子の波長(ド・ブロイ波長)と同程度の幅を有する半導体層に閉じ込めることにより電子の自由度を制限し、これにより生ずる量子化現象を利用して新しい動作原理に基づく半導体量子デバイスを作製する試みが行われている。上記半導体層中における電子の波長は約１０nmであるから、電子を幅１０nm程度の半導体の細線(量子細線)中に閉じ込めると、電子はこの細線中をほとんど散乱を受けずに移動できるため、電子の移動度が上昇することが理論的に導き出されている。このような量子細線を平面上に多数配列した伝導層を作り、この層の電子数をゲート電極の作用で制御することで、従来のトランジスタに比べて高速性に優れた量子細線トランジスタを作製することができる。また、この量子細線をレーザーの発光層に多数組み込むと、小さい注入電流でもシャープなスペクトルを有し、かつ、高効率で高周波特性に優れた半導体レーザー素子を得ることができる。
【０００４】
従来、量子細線の形成方法として、次の(１)〜(２)の文献に記載されるものが提案されている。
(１) 特開平５−２９６３２号公報
図１５(a)〜(f)は上記(１)の文献に開示された「異方性エッチングを利用したシリコン基板上のシリコン量子細線の製造方法」を示す工程図である。
【０００５】
まず、図１５(a)に示すように、シリコン(１００)基板１１１上に、酸化シリコン膜または窒化シリコン膜からなるエッチングマスク１１２を形成する。次に、図１５(b)に示すようにシリコンの面方位によってエッチングレートが大きく異なる性質を有する水酸化カリウム水溶液等のシリコン異方性エッチング液を用いて、シリコン(１００)基板をエッチングする。(１１０),(１００)面に比べて、(１１１)面のエッチングレートは約２桁遅いため、エッチング後のシリコン(１００)基板１１１の表面には、断面三角状の凸部が形成される。
【０００６】
次に、図１５(c)に示すように、エッチングマスク１１２(図１５(b)に示す)を除去した後、耐酸化マスク層となる窒化シリコン膜１１３を形成後、少なくとも断面三角状の凸部の頂が覆われるように、レジスト１１４をパターン形成する。
【０００７】
次に、図１５(d)に示すように、レジスト１１４をマスクとして、窒化シリコン膜１１３をエッチングし、さらに、シリコン(１００)基板１１１を等方性エッチングする。
【０００８】
次に、図１５(e)に示すように、レジスト１１４(図１５(d)に示す)を除去後、シリコン(１００)基板１１１を酸化して、酸化膜１１６を形成する。このとき、窒化シリコン膜１１３が耐酸化マスクとなるため、断面三角状の凸部の頂近傍(図１５(e)の１１５に示す)は酸化されない。
【０００９】
最後に、図１５(f)に示すように、窒化シリコン膜１１３(図１５(e)に示す)を除去すれば、シリコン(１００)基板１１１と酸化膜１１６により絶縁分離されたシリコン細線１１５が断面三角状の凸部頂上に形成される。
(２) 特開平８−２８８４９９号公報
図１６(a)〜(g)は上記(２)の文献に開示された「２枚のシリコンウエハ貼り合せとサイドウォール形成によるエッチングマスクを利用した量子細線形成方法」を示す工程図である。
【００１０】
まず、図１６(a)に示すように、シリコン基板１２１上にドライエッチングによりその厚さは約１０nmである凸部１２２を形成する。
【００１１】
続いて、図１６(b)に示すように、基板全体を平坦化するため、ＳiＯx系絶縁膜１２３を形成する。
【００１２】
次に、図１６(c)に示すように、図１６(b)に示す状態から表裏を反転させ、別のシリコン基板１２４に上記ＳiＯx系絶縁膜１２３の表面を接触させるように貼り合わせる。
【００１３】
次に、図１６(d)に示すように、シリコン基板１２１(図１６(c)に示す)を上記ＳiＯx系絶縁膜１２３が露出するまでＣＭＰ法により研磨する。このとき、ＳiＯx系絶縁膜１２３に埋め込まれた状態で島状シリコン層１２５を残す。
【００１４】
次に、熱ＣＶＤ法により厚さ約１０nmの不純物含有ポリシリコン層を形成後、図示されないレジストマスクを介して異方性エッチングすることにより、島状シリコン１２５の中央付近に加工端面が位置するようにポリシリコンパターン１２６を形成する。
【００１５】
次に、図１６(e)に示すように、熱酸化処理により、島状シリコン１２５とポリシリコンパターン１２６の露出領域に膜厚１〜１０nmの熱酸化膜１２７を形成する。
【００１６】
次に、図１６(f)に示すように、エッチバックにより、ポリシリコンパターン１２６の加工端面にサイドウォール１２８を形成する。
【００１７】
次に、図１６(g)に示すように、島状シリコン１２５(図１６(f)に示す)に対して選択比を確保できる条件でウエット処理を行い、ポリシリコンパターン１２６(図１６(f)に示す)を除去し、続いてＳiＯxのサイドウォールｌ２８に対する選択比を確保できる条件で島状シリコン１２５(図１６(f)に示す)をエッチングし、量子細線１２９を形成する。
【００１８】
【発明が解決しようとする課題】
上記の従来技術(１),(２)には、次のような問題がある。
【００１９】
(１)特開平５−２９６３２号公報の「異方性エッチングを利用したシリコン基板上のシリコン量子細線の製造方法」では、三角状のシリコン基板の頂上にシリコン細線を形成するため、シリコン基板上の段部が大きくなり、シリコン基板表面の平坦性が悪くなるため、単電子トランジスタの形成が困難である。
【００２０】
(２)特開平８−２８８４９９号公報の「２枚のシリコンウエハ貼り合せとサイドウォール形成によるエッチングマスクを利用した量子細線形成方法」では、２枚のシリコン基板が必要となり、絶縁層を介した２枚のシリコン基板の貼り合せという特殊な基板形成技術が必要となる。また、量子細線の高さは、レジストマスクを介してシリコン基板をドライエッチングするときの深さで決まるが、このときのドライエッチングの深さをナノメータサイズで制御することは非常に困難となる。
【００２１】
そこで、この発明の目的は、量子細線の形成後のシリコン表面の平坦性がよく、量子細線を用いた単電子トランジスタを容易に形成できると共に、特殊な基板形成技術を用いることなく、シリコン基板やＧaＡs基板等の半導体基板１枚を用いて、完全な電子の閉じ込め領域を有する量子細線を制御性よく形成できる量子細線の製造方法を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、請求項１の量子細線の製造方法は、半導体基板に段部を形成する工程と、上記半導体基板の上記段部を形成する上側部分および下側部分の上に窒化膜を形成する工程と、上記半導体基板の上記下側部分を覆う上記窒化膜の領域をマスクして、上記窒化膜をエッチバックし、上記半導体基板の上記上側部分を露出させる工程と、上記半導体基板の露出した上記上側部分を酸化することにより第１酸化膜を形成し、上記半導体基板に上記窒化膜の側面に沿って線状の突起部を形成する工程と、上記半導体基板の上記突起部上の上記第１酸化膜を一部エッチングして、上記突起部の先端を露出させる工程と、上記半導体基板の上記突起部の先端の露出領域上に細線部をエピタキシャル成長させる工程と、上記細線部をエピタキシャル成長させた後、上記窒化膜および上記第１酸化膜を除去する工程と、上記窒化膜および上記第１酸化膜を除去した後、上記半導体基板を酸化することにより形成された第２酸化膜によって上記半導体基板から分離された量子細線を形成する工程とを有することを特徴としている。
【００２３】
上記請求項１の量子細線の製造方法によれば、一般的な成膜技術,リソグラフィー技術およびエッチング技術を用いて、上記半導体基板に線状の突起部を形成して、その突起部の先端に露出領域を形成できるので、量子細線の位置制御が可能となると共に、比較的平坦な半導体基板上に量子細線を形成できるため、単電子トランジスタの形成が容易である。また、特殊な微細加工技術を用いないので、製造コストを低減できると共に、高歩留まりで生産性の高い量産性に適した量子細線の製造方法を実現できる。
【００２４】
また、請求項２の量子細線の製造方法は、半導体基板に段部を形成する工程と、上記半導体基板の上記段部を形成する上側部分および下側部分の上に第１窒化膜を形成する工程と、上記半導体基板の上記下側部分を覆う上記第１窒化膜の領域をマスクして、上記第１窒化膜をエッチバックし、上記半導体基板の上記上側部分を露出させる工程と、上記半導体基板の露出した上記上側部分上と上記第１窒化膜上に第２窒化膜を形成し、続いてエッチバックし、上記半導体基板の上記上側部分を露出させる工程と、上記半導体基板の露出した上記上側部分を酸化することにより第１酸化膜を形成し、上記半導体基板に上記第１窒化膜の側面に沿って線状の突起部を形成する工程と、上記半導体基板の上記突起部上の上記第１酸化膜を一部エッチングして、上記突起部の先端を露出させる工程と、上記半導体基板の上記突起部の先端の露出領域上に細線部をエピタキシャル成長させる工程と、上記細線部をエピタキシャル成長させた後、上記第１,第２窒化膜および上記第１酸化膜を除去する工程と、上記第１,第２窒化膜および上記第１酸化膜を除去した後、上記半導体基板を酸化することにより形成された第２酸化膜によって上記半導体基板から分離された量子細線を形成する工程とを有することを特徴としている。
【００２５】
上記請求項２の量子細線の製造方法によれば、一般的な成膜技術,リソグラフィー技術およびエッチング技術を用いて、上記半導体基板に線状の突起部を形成して、その突起部の先端に露出領域を形成できるので、量子細線の位置制御が可能となると共に、比較的平坦な半導体基板上に量子細線を形成できるため、単電子トランジスタの形成が容易である。また、特殊な微細加工技術を用いないので、製造コストを低減できると共に、高歩留まりで生産性の高い量産性に適した量子細線の製造方法を実現できる。さらに、上記第１窒化膜のドライエッチ後に、第２窒化膜の形成とエッチバックとを行っているので、第１窒化膜のエッチング時のフォトレジストの位置制御マージンを約２倍にできる。
【００２６】
また、請求項３の量子細線の製造方法は、半導体基板に断面矩形状の溝を形成する工程と、上記溝が形成された上記半導体基板上に窒化膜を形成する工程と、上記窒化膜をエッチバックし、上記半導体基板の上記溝以外の部分を露出させる工程と、上記半導体基板の上記溝以外の部分の露出領域を酸化することにより第１酸化膜を形成し、上記半導体基板の上記第１窒化膜の両側面に夫々沿って線状の突起部を形成する工程と、上記半導体基板の上記両突起部上の上記第１酸化膜を一部エッチングして、上記両突起部の先端を露出させる工程と、上記半導体基板の上記両突起部の先端の露出領域上に細線部を夫々エピタキシャル成長させる工程と、上記細線部をエピタキシャル成長させた後、上記窒化膜および上記第１酸化膜を除去する工程と、上記窒化膜および上記第１酸化膜を除去した後、上記半導体基板を酸化することにより形成された第２酸化膜によって上記半導体基板から分離された量子細線を形成する工程とを有することを特徴としている。
【００２７】
上記請求項３の量子細線の製造方法によれば、一般的な成膜技術,リソグラフィー技術およびエッチング技術を用いて、上記半導体基板に線状の突起部を形成して、その突起部の先端に露出領域を形成できるので、量子細線の位置制御が可能となると共に、比較的平坦な半導体基板上に量子細線を形成できるため、単電子トランジスタの形成が容易である。また、特殊な微細加工技術を用いないので、製造コストを低減できると共に、高歩留まりで生産性の高い量産性に適した量子細線の製造方法を実現できる。さらに、上記窒化膜のエッチバック前の窒化膜の溝部上の領域にレジストを形成してマスクを形成する工程を省略することができる。
【００２８】
また、請求項４の量子細線の製造方法は、請求項１乃至３のいずれか１つの量子細線の製造方法において、上記半導体基板の上記突起部の先端の露出領域上に細線部をエピタキシャル成長させる工程において、上記半導体基板を反応室に導入して、上記反応室内が１０-6Ｔorr以下の高真空になるように排気した後、上記反応室内に原料ガスを流し、その原料ガス分圧が１０-2Ｔorr以下の圧力下で、上記細線部を気相成長させることを特徴としている。
【００２９】
上記請求項４の量子細線の製造方法によれば、上記半導体基板を反応室内に導入後、反応室内が一旦１０-6Ｔorr以下の高真空になるように、反応室内の大気の成分,水分等の不純物を排気して、高清浄な雰囲気にしてエピタキシャル成長を促すようにする。その後、原料ガスを流し、原料ガス分圧が１０-2Ｔorr以下の圧力下にすることによって、細線部の成長する半導体基板の突起部の先端の露出領域のみに気相成長させる。この反応時の原料ガス分圧が１０-2Ｔorrを越えると、絶縁性薄膜の全面で速やかに膜成長が始まり、選択成長ができない。したがって、一般的な高真空ＣＶＤ装置を用いて、反応室内に真空度、原料ガスの導入量、導入時間や基板温度等を制御することによって、所望の大きさの細線部を均一に再現性よく形成できる。
【００３０】
また、請求項５の量子細線の製造方法は、請求項４の量子細線の製造方法において、上記量子細線がシリコンからなる場合、原料ガスとしてモノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl2)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つを用いることを特徴としている。
【００３１】
上記請求項５の量子細線の製造方法によれば、上記モノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl2)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つを原料ガスとして、一般的なＣＶＤ装置を用いて反応させて、上記半導体基板の突起部の先端の露出領域のみにシリコンからなる量子細線を形成することができる。
【００３２】
また、請求項６の量子細線の製造方法は、請求項４の量子細線の製造方法において、上記量子細線がゲルマニウムからなる場合、原料ガスとしてモノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つを用いることを特徴としている。
【００３３】
上記請求項６の量子細線の製造方法によれば、上記モノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つを原料ガスとして、一般的なＣＶＤ装置を用いて反応させて、上記半導体基板の突起部の先端の露出領域のみにゲルマニウムからなる量子細線を形成することができる。
【００３４】
また、請求項７の量子細線の製造方法は、請求項４の量子細線の製造方法において、上記量子細線がシリコンゲルマニウムからなる場合、原料ガスとしてモノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl4)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つのガスと、モノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つのガスとの混合ガスを用いることを特徴としている。
【００３５】
上記請求項７の量子細線の製造方法によれば、上記モノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl2)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つのガスと、モノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つのガスとの混合ガスを原料ガスとして用いて、一般的なＣＶＤ装置を用いて反応させて、上記半導体基板の突起部の先端の露出領域のみにシリコンゲルマニウムからなる量子細線を形成することができる。
【００３６】
また、請求項８の量子細線の製造方法は、請求項４の量子細線の製造方法において、上記量子細線がアルミニウムからなる場合、原料に有機アルミニウムを用いることを特徴としている。
【００３７】
上記請求項８の量子細線の製造方法によれば、細線がアルミニウムの時は、ジメチルアルミニウムハイドライド(ＤＭＡＨ：(ＣＨ3)2ＡlＨ等の有機アルミニウムを原料として、例えば有機金属ＣＶＤ装置を用いて反応させて、上記半導体基板の突起部の先端の露出領域のみにアルミニウムからなる量子細線を形成することができる。
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【発明の実施の形態】
以下、この発明の量子細線の製造方法を図示の実施の形態により詳細に説明する。
【００４９】
(第１実施形態)
図１(a)〜(i)はこの発明の第１実施形態の量子細線の製造方法を説明する工程図である。
【００５０】
まず、図１(a)に示すように、シリコン基板１上をパターニングした後にエッチングし、例えば段差が１００nmの段部２を形成する。
【００５１】
次に、図１(b)に示すように、ＣＶＤ法等により、シリコン基板１上に例えば膜厚１００nmの窒化膜３を形成する。
【００５２】
次に、図１(c)に示すように、窒化膜３の段部３aに端面が位置するようにフォトレジストパターン４を形成する。
【００５３】
次に、図１(d)に示すように、レジストパターン４をマスクとして、窒化膜３を異方性エッチングにより除去する。このとき、フォトレジスト４の下の窒化膜３の領域は、エッチングされずにそのまま残り、段部２に接する窒化膜３はサイドウォールのような形状となる。このとき、図１(c)に示すように、窒化膜３の段部３aに、端面が位置するようにフォトレジストパターン４を形成しているため、サイドウォールのような形状の最もエッチングが深い窒化膜３の段部２近傍の部分はシリコン基板１に到達しない。
【００５４】
次に、図１(e)に示すように、窒化膜３に覆われていないシリコン基板１の段部２を形成する上側部分および下側部分のうちの上側部分を酸化して、酸化膜５を形成する。このとき、段部２(図１(d)に示す)の酸化は、窒化膜３により、酸化種の拡散が抑えられるため、窒化膜３の側面に沿って線状の突起部６が残る。
【００５５】
次に、図１(f)に示すように、酸化膜５を例えばウエットでエッチングし、上記線状の突起部６の先端を露出させる。
【００５６】
次に、図１(g)に示すように、高真空ＣＶＤ(ケミカル・ベイパー・デポジション)装置の反応室内に設置した後、反応室内を１０-6Ｔorr以下の真空になるまで排気した後、基板温度を５５０〜６００℃程度にして、シラン(ＳiＨ4)またはジシラン(Ｓi2Ｈ6)ガスを供給することにより、突起部６(図１(f)に示す)の先端の露出領域上にシリコン細線部７をエピタキシャル成長させる。このとき、後工程において、酸化によりシリコン細線部７をシリコン基板１と分離させる必要があるため、シリコン細線部７をシリコン基板１の結合部分の幅より大きめに成長させておく。
【００５７】
次に、図１(h)に示すように、窒化膜３および酸化膜５をフッ酸およびリン酸等のウエットエッチングにより除去する。
【００５８】
最後に、図１(ｊ)に示すように、酸化を行って、シリコン細線部７(図１(h)に示す)とシリコン基板１の間に酸化膜５Aを形成することにより、シリコン基板１と分離したシリコン量子細線７aを形成する。
【００５９】
このように、一般的な成膜技術,リソグラフィー技術およびエッチング技術を用いて、上記半導体基板１に線状の突起部６を形成して、その突起部６の先端に露出領域を形成できるので、シリコン量子細線７aの位置制御が可能となると共に、比較的平坦な半導体基板上に量子細線を形成することができる。また、特殊な微細加工技術を用いないので、製造コストを低減できると共に、高歩留まりで生産性の高い量産性に適した量子細線の製造方法を実現することができる。
【００６０】
(第２実施形態)
図２(b)〜(e)はこの発明の第２実施形態の量子細線の製造方法を説明する工程図である。
【００６１】
まず、第１実施形態の図１(c)において、第１窒化膜３をパターニングするためのフォトレジスト４の形成では、その端面が第１窒化膜３の段部３aに位置する必要がある。すなわち、図２(a)において、フォトレジスト４の端面は第１窒化膜３の段部３aの位置制御マージン内８に入っている必要がある。もちろん、第１実施形態において、従来のＬＳＩの技術におけるフォトレジストパターン端面の位置合わせの精度を使って、第１窒化膜３の段部３aにフォトレジストパターンの端面を位置することができるように、第１窒化膜３の膜厚を厚くしている。
【００６２】
この発明の第２実施形態では、第１窒化膜パターニングのためのフォトレジスト４の端面の位置制御マージンの幅を第１実施形態のときの約２倍にするものである。
【００６３】
まず、はじめは、第１実施形態の図１(a)〜(b)と同様である。
【００６４】
次に、図１(b)に続いて、図２(b)に示すように、フォトレジストパターン４の端面が位置制御マージン８(図２(a)に示す)より、さらに右側に形成された場合、第１窒化膜３のパターニングのためのフォトレジスト４をマスクとして、第１窒化膜３をドライエッチすると、シリコン基板１の露出部９が形成される。このまま、第１実施形態にしたがって工程を進めれば、シリコン基板１の露出部９にもシリコンがエピタキシャル成長することになるので次の工程で埋め込む。
【００６５】
すなわち、図２(c)に示すように、フォトレジスト４(図２(b)に示す)を除去後、シリコン基板1上に例えば膜厚１００nmの第２窒化膜１０を形成する。このとき、シリコン基板１の露出部９(図２(b)に示す)の幅に応じて、第２窒化膜１０の膜厚を適当に変えることで、第２窒化膜１０の形成後の表面の凹凸を小さくすることができる。
【００６６】
続いて、図２(d)に示すように、シリコン基板１の段差２を形成する上側部分および下側部分のうちの上側部分が露出するように、第２窒化膜のエッチバックを行う。
【００６７】
続いて、第２図(e)に示すように、第２窒化膜１０に覆われていないシリコン基板１の上側部分を酸化して、酸化膜５を形成する。このとき、第１実施形態と同様に、シリコン基板１の上側部分の酸化は、第１窒化膜３により、酸化種の拡散が抑えられるため、第１窒化膜３の側面に沿って線状の突起部６が残る。
【００６８】
これ以降の工程は図１(f)〜(i)と同様に行うことにより、シリコン量子細線を形成することができる。
【００６９】
このように、上記第２実施形態は、第１実施形態と同様の効果を有すると共に、第１実施形態に比べて、フォトレジスト４の端面の位置制御マージンを約２倍にできる。
【００７０】
(第３実施形態)
図３(a)〜(h)はこの発明の第３実施形態の量子細線の製造方法を説明する工程図である。
【００７１】
まず、第１および第２実施形態では、いずれも第１窒化膜をパターニングするために、シリコン基板の段部からある決められた範囲内の位置にフォトレジストを形成する必要があった。
【００７２】
この発明の第３実施形態では、第１窒化膜のパターニングためのフォトレジスト形成工程を必要としないため、工程を簡略化することができるものである。
【００７３】
まず、はじめは、第３図(a)に示すように、シリコン基板１１上にパターニングし、シリコンエッチングすることにより、断面矩形状の溝１２を形成する。
【００７４】
次に、図３(b)に示すように、シリコン基板１１上に窒化膜１３を形成する。このとき、溝１２両側の段部１８,１８によって生ずる窒化膜１３の段部が解消される程度に、窒化膜１３の膜厚を厚くする。例えば、シリコン基板１１に形成される溝１２の幅を０.２μmとすると、窒化膜１３の膜厚はその約３／４倍以上、すなわち０.１５μm以上とする。
【００７５】
続いて、図３(c)に示すように、窒化膜１３をエッチバックし、シリコン基板１１の溝１２以外の部分を露出させる。
【００７６】
次に、図３(d)に示すように、シリコン基板１１の溝１２以外の部分を酸化することにより酸化膜１５を形成する。このとき、第１実施形態と同様に、シリコン基板１１の溝１２(図３(a)に示す)の底部の酸化は、窒化膜１３により、酸化種の拡散が抑えられるため、その溝１２の底部の両側近傍に線状の突起部１６,１６が残る。
【００７７】
次に、図３(e)に示すように、第１酸化膜１５を例えばウエットでエッチングし、先程の突起部１６,１６の先端の一部のみを露出させる。
【００７８】
次に、図３(f)に示すように、高真空ＣＶＤ(ケミカル・ベイパー・デポジション)装置の反応室内に設置した後、反応室内を１０-6Ｔorr以下の真空になるまで排気した後、基板温度を５５０〜６００℃程度にして、シラン(ＳiＨ4)またはジシラン(Ｓi2Ｈ6)ガスを供給することにより、突起部１６,１６(図３(e)に示す)の先端の露出領域上にシリコン細線部１７をエピタキシャル成長させる。このとき、後工程において、酸化によりシリコン細線部１７をシリコン基板１１と分離させる必要があるため、シリコン細線部１７をシリコン基板１１の結合部分の幅より大きめに成長させておく。
【００７９】
次に、図３(g)に示すように、窒化膜１３(図３(f)に示す)および第１酸化膜１５(図３(f)に示す)をフッ酸およびリン酸等のウエットエッチングにより除去する。
【００８０】
最後に、図３(h)に示すように、酸化を行い、シリコン細線部１７(図３(g)に示す)とシリコン基板１１との間に酸化膜１５Aを形成することにより、シリコン基板１１と分離したシリコン量子細線１７aを形成する。
【００８１】
このように、上記第３実施形態は、第１実施形態と同様の効果を有すると共に、上記窒化膜１３のエッチバック前の窒化膜１３の溝１２上の領域にレジストを形成してマスクを形成する工程を省略することができる。
【００８２】
(第４実施形態)
図４はこの発明の第４実施形態の量子細線の製造方法を用いた半導体素子としての不揮発性メモリ(フラッシュ、ＥＥＰＲＯＭ等)の平面図であり、図５は図４のＶ−Ｖ線から見た断面図である。
【００８３】
図４,図５に示すように、シリコン基板２１に素子分離領域２２で囲まれた長方形状の領域を形成し、上記領域の略中央にその領域の長手方向に対して略直角方向に沿って、上記第１〜第３実施形態のいずれかの量子細線の製造方法を用いて、トンネル酸化膜２３上に浮遊ゲート領域としてナノメータサイズの量子細線２４を形成する。
【００８４】
その後、さらにトンネル酸化膜２３上および量子細線２４上に膜厚１０nmのコントロールゲート絶縁膜２５をＣＶＤ法により形成する。次に、上記コントロールゲート絶縁膜２５上にゲート電極２６を形成した後、ゲート電極２６をマスクとして、不純物をイオン注入して、ソース領域２７およびドレイン領域２８を形成し、ソース領域２７とドレイン領域２８の間にチャネル領域２９が形成される。こうして、上記チャネル領域２９とゲート電極２６の間の浮遊ゲート領域に量子細線２４を用いた不揮発性メモリを構成している。
【００８５】
図６は、図４のIV−IV線から見た断面図であり、図４に示すソース領域２７、ドレイン領域２８に対して略直角に交差するように、量子細線２４を配置している。こうして、上記チャネル領域２９とゲート電極２６との間に、第１絶縁膜としてのコントロールゲート絶縁膜２５と第２絶縁膜としてのトンネル酸化膜２３とにより挟まれた浮遊ゲート領域(２４)を形成している。
【００８６】
したがって、上記量子細線２４を浮遊ゲート領域に用いることによって、浮遊ゲート領域の蓄積電荷を減らすことができるので、消費電力が極めて少ない、超高密度で大容量の不揮発性メモリを実現することができる。
【００８７】
なお、上記量子細線２４は、シリコンに限らず、他の半導体材料や金属材料でもよい。したがって、上記量子細線２４を不揮発性メモリの浮遊ゲート領域に用いることにより、低コストで歩留まりがよくかつ生産性の高い量産に適した不揮発性メモリ等を実現することができる。
【００８８】
(第５実施形態)
図７はこの発明の第５実施形態の量子細線の製造方法を用いた半導体素子としてのＭＯＳ(メタル・オキサイド・セミコンダクタ)ＦＥＴ(電界効果トランジスタ)の平面図を示し、図８は図７のVIII−VIII線から見た断面図を示し、図９は図７のIX−IX線から見た断面図を示している。
【００８９】
図７,図８および図９に示すように、シリコン基板３１上に第１〜第３実施形態のいずれかを用いて、絶縁層３２を介して量子細線３３を形成する。その後、上記絶縁層３２上および量子細線３３上に膜厚３０nmのゲート絶縁膜３４をＣＶＤ法により形成する。そして、上記ゲート絶縁膜３４上にゲート電極３５を形成した後、そのゲート電極３５をマスクにして不純物イオンを注入して、量子細線３３にソース領域３６とドレイン領域３７とを形成し、量子細線３３のソース領域３６とドレイン領域３７との間がチャネル領域３８となる。そうして、上記量子細線３３の幅を１０nm以下にすることによって、チャネル領域３８は、量子細線３３の長手方向に対して直行する方向に量子化されて１次元伝導を示すようになり、高速のＭＯＳＦＥＴが得られる。
【００９０】
したがって、上記量子細線３３の一部をチャネル領域３８に用いることにより、低コストで歩留まりがよくかつ生産性の高い量産に適した超高速トランジスタ等を実現することができる。
【００９１】
(第６実施形態)
図１０はこの発明の第６実施形態の量子細線の製造方法を用いた半導体素子としての発光素子の断面図を示している。
【００９２】
図１０に示すように、シリコン基板４１上に、上記第１〜第３実施形態のいずれかを用いて、絶縁層４２上に所定の間隔をあけて略平行に直径１０nm以下の複数の量子細線４３を形成する。そして、絶縁層４２上および量子細線４３上に膜厚３０nmのゲート絶縁膜４４をＣＶＤ法により形成し、さらにゲート絶縁膜４４上に透明なゲート電極(ＩＴＯ)４５を形成する。このとき、上記量子細線４３は量子閉じ込め効果により直接遷移型のバンド構造となっており、複数の量子細線４３のうちの内側のいずれか１つの量子細線４３の半導体の禁制帯幅がその両隣の量子細線の禁制帯幅のエネルギーギャップよりも小さく形成された構造とすることにより電子および正孔の再結合の効率が高いダブルヘテロ構造となる。そして、上記ゲート電極４５とシリコン基板４１との間に電圧を印加することによって、絶縁膜４２とゲート絶縁膜４４との間にトンネル電流が流れ、そのトンネル電流により量子細線４３に電子が注入されて、量子細線４３に電子の遷移が生じて発光する。
【００９３】
上記シリコンからなる量子細線４３を用いて、低コストで歩留まりがよくかつ生産性の高い量産に適した発光素子を実現することができる。なお、上記量子細線４３の数は３以上であればよい。
【００９４】
(第７実施形態)
図１１はこの発明の第７実施形態の量子細緑の製造方法を用いた半導体素子としての発光素子の断面図を示している。図１１に示すように、シリコン基板５１上に、上記第１〜第３実施形態のいずれかを用いて、絶縁層５２上に直径１０nm以下の複数の量子細線５３を形成する。そして、絶縁膜５４をＣＶＤ法により形成する。さらに、図示されていないフォトレジストマスクを用いて、量子細線５３の一部にＮ型の不純物をイオン注入し、Ｎ型不純物領域５５を形成する。同様に、量子細線５３のＮ型不純物領域以外の領域にＰ型の不純物イオンを注入し、Ｐ型不純物領域５６を形成する。量子細線５３は量子閉じ込め効果により直接遷移型のバンド構造となっており、量子細線５３のＮ型不純物領域５５とＰ型不純物領域５６の境界領域にはＰＮ接合が形成される。したがって、図１２に示すようなＰＮ接合のバンド構造が形成される。図１２において、６１は導電帯、６２は価電子帯、６３は電子、６４は正孔である。そして、Ｎ型不純物領域５５(図１１に示す)とＰ型不純物領域５６(図１１に示す)との間に電圧を印加することによって、ＰＮ接合部分で電子と正孔の再結合６５が生じて発光(図１２の６６)する。上記シリコンからなる量子細線５３を用いて、低コストで歩留まりがよくかつ生産性の高い量産に適した発光素子を実現することができる。
【００９５】
(第８実施形態)
図１３(a)〜(e)はこの発明の第８実施形態の量子細線の製造方法を用いた半導体素子としての発光素子の平面工程図を示している。
【００９６】
はじめに、図１３(a)に示すように、シリコン基板７１上に、上記第１〜第３実施形態のいずれの量子細線の製造方法を用いて、シリコン基板７１に露出領域７２を形成する。なお、シリコン基板７１の露出領域７２以外のシリコン基板７１の表面は絶縁層(図示せず)で覆われている。次に、シリコン基板７１の露出領域７２の一部を、上記絶縁層と異なる材料の第１絶縁層７３で覆う。
【００９７】
次に、図１３(b)に示すように、上記第１〜第３実施形態のいずれかの量子細線の製造方法を用いて、第１絶縁層７３で覆われていないシリコン基板７１の露出領域７２(図１３(a)に示す)にシリコン細線部７４を成長させる。
【００９８】
次に、図１３(c)に示すように、第１絶縁層７３(図１３(a)に示す)を除去した後、第１絶縁層７３で覆われていたシリコン基板７１の露出領域７２aを再び露出させ、シリコン細線部７４を覆うように第１絶縁層７３と同じ材料の第２絶縁層７５を形成する。
【００９９】
次に、図１３(d)に示すように、上記第１〜第３実施形態のいずれかの量子細線の製造方法により、原料ガスにモノシラン(ＳiＨ4),モノゲルマン(ＧeＨ4)を用いて第２絶縁層７５で覆われていないシリコン基板７１の露出領域７２a(図１３(c)に示す)にＳiＧe細線部７６を成長させる。
【０１００】
次に、図１３(e)に示すように、第２絶縁層７５(図１３(d)に示す)を除去した後、ＳiＧe細線部７６と、ＳiＧe細線部７６の左隣のシリコン細線部７４と、ＳiＧe細線部７６の右隣のシリコン細線７４とにそれぞれ適当なイオン注入を行う。
【０１０１】
図１４には、上記発光素子のバンド構造を示している。図１４において、８１は導電帯、８２は価電子帯である。ＳiＧeはシリコンに比べてバンドギャップが小さいため、ダブルヘテロ構造となり、電子８３と正孔８４がＳiＧe細線部７６(図１３(e)に示す)に集中するため、効率よく電子と正孔の再結合８５が生じ、発光(図１４の８６)する。
【０１０２】
このように、上記シリコンからなる量子細線部７４およびＳiＧeからなる量子細線部７６を用いて、低コストで歩留まりがよくかつ生産性の高い量産に適した発光素子を実現することができる。
【０１０３】
上記第１〜第８実施形態では、半導体基板にシリコン基板を用いたが、半導体基板はこれに限らず、シリコン以外の半導体基板でもよい。
【０１０４】
また、上記第１〜第８実施形態では、量子細線の材料が半導体のシリコンＳiの場合に原料ガスとしてジシラン(Ｓi2Ｈ6)を用いたが、モノシラン(ＳiＨ4),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl2)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つを用いてもよい。
【０１０５】
また、上記量子細線の材料がゲルマニウムＧeの場合は、原料ガスとしてモノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つを用いてもよい。
【０１０６】
また、上記量子細線の材料がシリコンゲルマニウムＳiＧeの場合は、モノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl2)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つのガスと、モノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つのガスとの混合ガスを原料ガスとして用いてもよい。
【０１０７】
上記第1〜第４および第６実施形態では、上記量子細線の材料が金属のアルミニウムＡlの場合は、ジメチルアルミニウムハイドライド(ＤＭＡＨ：(ＣＨ3)2ＡlＨ等の有機アルミニウムを用いてもよい。
【０１０８】
なお、量子細線の材料は、半導体のシリコンＳi,ゲルマニウムＧe,シリコンゲルマニウムＳiＧeおよび金属のアルミニウムＡlに限定するものでははい。
【０１０９】
また、この発明の量子細線の製造方法は、特殊な微細加工装置を用いることなく、導電性の材料の超微細な細線を形成できることから、高密度のＬＳＩの配線に用いることもできる。
【０１１０】
また、この発明の量子細線の製造方法により製造される量子効果デバイス,単電子デバイスの基本となる量子細線を有する半導体素子は、シリコン系大規模集積回路と同一の基板に搭載でき、この半導体素子を発光素子や光電変換素子に応用することにより、電子回路と光通信回路とを融合することができる。
【０１１１】
【発明の効果】
以上より明らかなように、請求項１の発明の量子細線の製造方法は、ＳＯＩ(Silicon on Insulator)の場合にのみ限定されず、従来から使用されているシリコン基板に適用することができる。したがって、低コストで、シリコン基板を用いて量子細線を形成することができる。また、シリコン細線の成長後に、酸化を行ってシリコン細線と基板シリコンを分離しているため、量子細線の底面側が半導体基板と接しておらず、完全な電子の閉じ込め領域となっている。また、１枚のシリコン基板を用いるため、絶縁層を介した２枚のシリコン基板の貼り合せという特殊な基板形成技術が必要とせずにシリコン細線を形成することができる。また、一般的な成膜技術,リソグラフィー技術およびエッチング技術を用いて、上記半導体基板に線状の突起部を形成して、その突起部の先端に露出領域を形成できるので、量子細線の位置制御が可能となると共に、比較的平坦な半導体基板上に細線を形成できるため、単電子トランジスタの形成が容易である。また、特殊な微細加工技術を用いないので、製造コストを低減することができると共に、高歩留まりで生産性の高い量産性に適した量子細線の製造方法を実現することができる。
【０１１２】
また、請求項２の発明の量子細線の製造方法は、請求項１と同様の効果を有すると共に、第１窒化膜のドライエッチ後に、第２窒化膜の形成とエッチバックとを行うことにより、第１窒化膜エッチング時フォトレジストの位置制御マージンを約２倍にすることができる。
【０１１３】
また、請求項３の発明の量子細線の製造方法は、請求項１と同様の効果を有すると共に、窒化膜のエッチバック前のレジストを形成してマスクを形成する工程を省略することができ、製造コストも低減することができる。
【０１１４】
また、請求項４の発明の量子細線の製造方法によれば、請求項１乃至３のいずれか１つの量子細線の製造方法において、上記半導体基板の突起部の先端上に量子細線を形成する工程において、上記半導体基板を反応室内に導入して、上記反応室内が１０-6Ｔorr以下の高真空になるように排気した後、上記反応室内に原料ガスを流し、その原料ガス分圧が１０-2Ｔorr以下の圧力下で、上記半導体基板の露出領域にのみ上記量子細線を気相成長させるので、一般的な高真空ＣＶＤ装置を用いて、反応室内に真空度、原料ガスの導入量、導入時間や基板温度等を制御することによって、所望の大きさの量子細線を均一に再現性よく形成できる。
【０１１５】
また、請求項５の発明の量子細線の製造方法によれば、請求項４の量子細線の製造方法において、上記量子細線がシリコンからなる場合、原料ガスとしてモノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl2)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つを用いるので、一般的なＣＶＤ装置を用いて反応させて、上記半導体基板の線状の突起部の先端の露出領域のみにシリコンからなる量子細線を形成することができる。
【０１１６】
また、請求項６の発明の量子細線の製造方法によれば、請求項４の量子細線の製造方法において、上記量子細線がゲルマニウムからなる場合、原料ガスとしてモノゲルマン(ＧeＨ4)、ジゲルマン(Ｇe2Ｈ)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つを用いるので、一般的なＣＶＤ装置を用いて反応させて、上記半導体基板の線状の突起部の先端の露出領域のみにゲルマニウムからなる量子細線を形成することができる。
【０１１７】
また、請求項７の発明の量子細線の製造方法によれば、請求項４の量子細線の製造方法において、上記量子細線がゲルマニウムからなる場合、モノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl2)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つのガスと、モノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つのガスとの混合ガスを原料ガスとして用いるので、一般的なＣＶＤ装置を用いて反応させて、上記半導体基板の線状の突起部の先端の露出領域のみにシリコンゲルマニウムからなる量子細線を形成することができる。
【０１１８】
また、請求項８の発明の量子細線の製造方法によれば、請求項４の量子細線の製造方法において、上記量子細線がアルミニウムからなる場合、原料に有機アルミニウムを用いるので、例えば有機金属ＣＶＤ装置を用いて反応させて、上記半導体基板の線状の突起部の先端の露出領域のみにアルミニウムからなる量子細線を形成することができる。
【０１１９】
【０１２０】
【０１２１】
【０１２２】
【０１２３】
【０１２４】
【０１２５】
【０１２６】
【０１２７】
【０１２８】
【図面の簡単な説明】
【図１】 図１はこの発明の第１実施形態の量子細線の製造方法示す工程図である。
【図２】 図２はこの発明の第２実施形態の製造方法を示す工程図である。
【図３】 図３はこの発明の第３実施形態の製造方法を示す工程図である。
【図４】 図４はこの発明の第４実施形態の量子細線の製造方法を用いた半導体素子としての不揮発性メモリの平面図である。
【図５】 図５は図４のＶ−Ｖ線から見た断面図である。
【図６】 図６は図４のVI−VI線から見た断面図である
【図７】 図７はこの発明の第５実施形態の量子細線の製造方法を用いた半導体素子としてのＭＯＳＦＥＴの平面図である。
【図８】 図８は図７のVIII−VIII線から見た断面図である。
【図９】 図９は図８のIX−IX線から見た断面図である。
【図１０】 図１０はこの発明の第６実施形態の量子細線の製造方法を用いた半導体素子としての発光素子の断面図である。
【図１１】 図１１はこの発明の第７実施形態の量子細線の製造方法を用いた半導体素子としての発光素子の断面図である。
【図１２】 図１２は図１１のバンド構造を示す図である。
【図１３】 図１０はこの発明の第８実施形態の量子細線の製造方法を示す工程図である。
【図１４】 図１４は図１６のバンド構造を示す図である。
【図１５】 図１５は従来の量子細線の製造方法としてシリコン量子細線の製造方法を示す工程図である。
【図１６】 図１６は従来の量子細線の製造方法として２枚のシリコンウエハを用いたシリコン量子細線の製造方法を示す工程図である。
【符号の説明】
１,１１…シリコン基板、
２,１２…段部、
３,１３…窒化膜、
４…室化膜パターニングのためのフォトレジスト、
５,１５…第１酸化膜、
５A,１５A…第２酸化膜、
６,１６…突起部、
７,１７…シリコン細線部、
７a,１７a…量子細線、
８…フォトレジストパターンの端面の位置制御マージン、
９…シリコン基板露出部、
１０…第２窒化膜、
２１…シリコン基板、
２２…素子分離領域、
２３…トンネル酸化膜、
２４…量子細線、
２５…コントロールゲート絶縁膜、
２６…ゲート電極、
２７…ソース領域、
２８…ドレイン領域、
２９…チャネル領域、
３１…シリコン基板、
３２…絶縁層、
３３…量子細線、
３４…ゲート絶縁膜、
３５…ゲート電極、
３６…ソース領域、
３７…ドレイン領域、
３８…チャネル領域、
４１…シリコン基板、
４２…絶縁層、
４３…量子細線、
４４…ゲート絶縁膜、
４５…透明なゲート電極(ＩＴＯ)、
５１…シリコン基板、
５２…絶縁層、
５３…量子細線、
５４…絶縁層、
５５…ｎ型不純物領域、
５６…ｐ型不純物領域、
６１…導電帯、
６２…価電子帯、
６３…電子、
６４…正孔、
６５…電子と正孔の再結合、
６６…発光、
７１…シリコン基板、
７２…シリコン基板露出部、
７３…第１窒化膜、
７４…シリコン細線、
７５…第２窒化膜、
７６…ＳiＧe量子細線、
８１…導電帯、
８２…価電子帯、
８３…電子、
８４…正孔、
８５…電子と正孔の再結合、
８６…発光、
１１１…シリコン(１００)基板、
１１２…エッチングマスク、
１１３…窒化シリコン膜、
１１４…レジスト、
１１５…シリコン細線、
１１６…酸化膜、
１２１…シリコン基板、
１２２…シリコン基板凸部、
１２３…ＳiＯx系絶縁膜、
１２４…別のシリコン基板、
１２５…島状シリコン、
１２６…ポリシリコンパターン、
１２７…熱酸化膜、
１２８…サイドウォール、
１２９…量子細線。
【発明の属する技術分野】
この発明は、絶縁性基板上または絶縁層を介した半導体基板上に量子サイズ効果を生じさせうる程度に微小な金属または半導体からなる微小粒や量子細線の製造方法に関する。
【０００２】
【従来の技術】
今や産業の基幹となったエレクトロニクスの進歩を支えてきた大規模集積回路(ＬＳＩ)は、微細化によって大容量、高速、低消費電力の性能を飛躍的に向上させてきた。しかし、素子のサイズが０.１μm以下になると、従来の素子の動作原理の限界に到達すると考えられ、新しい動作原理に基づいた新しい素子の研究が活発に行われている。この新しい素子としては、ナノメータサイズの量子ドットや量子細線と呼ばれる微細構造を有するものがある。上記ナノメータサイズの量子ドットは、種々の量子効果デバイスと共に特にクーロンブロッケード現象を利用した単電子デバイスへの応用のための研究が盛んに行われている。また、上記ナノメータサイズの量子細線は、量子効果を利用した超高速トランジスタへの応用が期待されている。
【０００３】
特に、量子細線においては、半導体結晶中における電子の波長(ド・ブロイ波長)と同程度の幅を有する半導体層に閉じ込めることにより電子の自由度を制限し、これにより生ずる量子化現象を利用して新しい動作原理に基づく半導体量子デバイスを作製する試みが行われている。上記半導体層中における電子の波長は約１０nmであるから、電子を幅１０nm程度の半導体の細線(量子細線)中に閉じ込めると、電子はこの細線中をほとんど散乱を受けずに移動できるため、電子の移動度が上昇することが理論的に導き出されている。このような量子細線を平面上に多数配列した伝導層を作り、この層の電子数をゲート電極の作用で制御することで、従来のトランジスタに比べて高速性に優れた量子細線トランジスタを作製することができる。また、この量子細線をレーザーの発光層に多数組み込むと、小さい注入電流でもシャープなスペクトルを有し、かつ、高効率で高周波特性に優れた半導体レーザー素子を得ることができる。
【０００４】
従来、量子細線の形成方法として、次の(１)〜(２)の文献に記載されるものが提案されている。
(１) 特開平５−２９６３２号公報
図１５(a)〜(f)は上記(１)の文献に開示された「異方性エッチングを利用したシリコン基板上のシリコン量子細線の製造方法」を示す工程図である。
【０００５】
まず、図１５(a)に示すように、シリコン(１００)基板１１１上に、酸化シリコン膜または窒化シリコン膜からなるエッチングマスク１１２を形成する。次に、図１５(b)に示すようにシリコンの面方位によってエッチングレートが大きく異なる性質を有する水酸化カリウム水溶液等のシリコン異方性エッチング液を用いて、シリコン(１００)基板をエッチングする。(１１０),(１００)面に比べて、(１１１)面のエッチングレートは約２桁遅いため、エッチング後のシリコン(１００)基板１１１の表面には、断面三角状の凸部が形成される。
【０００６】
次に、図１５(c)に示すように、エッチングマスク１１２(図１５(b)に示す)を除去した後、耐酸化マスク層となる窒化シリコン膜１１３を形成後、少なくとも断面三角状の凸部の頂が覆われるように、レジスト１１４をパターン形成する。
【０００７】
次に、図１５(d)に示すように、レジスト１１４をマスクとして、窒化シリコン膜１１３をエッチングし、さらに、シリコン(１００)基板１１１を等方性エッチングする。
【０００８】
次に、図１５(e)に示すように、レジスト１１４(図１５(d)に示す)を除去後、シリコン(１００)基板１１１を酸化して、酸化膜１１６を形成する。このとき、窒化シリコン膜１１３が耐酸化マスクとなるため、断面三角状の凸部の頂近傍(図１５(e)の１１５に示す)は酸化されない。
【０００９】
最後に、図１５(f)に示すように、窒化シリコン膜１１３(図１５(e)に示す)を除去すれば、シリコン(１００)基板１１１と酸化膜１１６により絶縁分離されたシリコン細線１１５が断面三角状の凸部頂上に形成される。
(２) 特開平８−２８８４９９号公報
図１６(a)〜(g)は上記(２)の文献に開示された「２枚のシリコンウエハ貼り合せとサイドウォール形成によるエッチングマスクを利用した量子細線形成方法」を示す工程図である。
【００１０】
まず、図１６(a)に示すように、シリコン基板１２１上にドライエッチングによりその厚さは約１０nmである凸部１２２を形成する。
【００１１】
続いて、図１６(b)に示すように、基板全体を平坦化するため、ＳiＯx系絶縁膜１２３を形成する。
【００１２】
次に、図１６(c)に示すように、図１６(b)に示す状態から表裏を反転させ、別のシリコン基板１２４に上記ＳiＯx系絶縁膜１２３の表面を接触させるように貼り合わせる。
【００１３】
次に、図１６(d)に示すように、シリコン基板１２１(図１６(c)に示す)を上記ＳiＯx系絶縁膜１２３が露出するまでＣＭＰ法により研磨する。このとき、ＳiＯx系絶縁膜１２３に埋め込まれた状態で島状シリコン層１２５を残す。
【００１４】
次に、熱ＣＶＤ法により厚さ約１０nmの不純物含有ポリシリコン層を形成後、図示されないレジストマスクを介して異方性エッチングすることにより、島状シリコン１２５の中央付近に加工端面が位置するようにポリシリコンパターン１２６を形成する。
【００１５】
次に、図１６(e)に示すように、熱酸化処理により、島状シリコン１２５とポリシリコンパターン１２６の露出領域に膜厚１〜１０nmの熱酸化膜１２７を形成する。
【００１６】
次に、図１６(f)に示すように、エッチバックにより、ポリシリコンパターン１２６の加工端面にサイドウォール１２８を形成する。
【００１７】
次に、図１６(g)に示すように、島状シリコン１２５(図１６(f)に示す)に対して選択比を確保できる条件でウエット処理を行い、ポリシリコンパターン１２６(図１６(f)に示す)を除去し、続いてＳiＯxのサイドウォールｌ２８に対する選択比を確保できる条件で島状シリコン１２５(図１６(f)に示す)をエッチングし、量子細線１２９を形成する。
【００１８】
【発明が解決しようとする課題】
上記の従来技術(１),(２)には、次のような問題がある。
【００１９】
(１)特開平５−２９６３２号公報の「異方性エッチングを利用したシリコン基板上のシリコン量子細線の製造方法」では、三角状のシリコン基板の頂上にシリコン細線を形成するため、シリコン基板上の段部が大きくなり、シリコン基板表面の平坦性が悪くなるため、単電子トランジスタの形成が困難である。
【００２０】
(２)特開平８−２８８４９９号公報の「２枚のシリコンウエハ貼り合せとサイドウォール形成によるエッチングマスクを利用した量子細線形成方法」では、２枚のシリコン基板が必要となり、絶縁層を介した２枚のシリコン基板の貼り合せという特殊な基板形成技術が必要となる。また、量子細線の高さは、レジストマスクを介してシリコン基板をドライエッチングするときの深さで決まるが、このときのドライエッチングの深さをナノメータサイズで制御することは非常に困難となる。
【００２１】
そこで、この発明の目的は、量子細線の形成後のシリコン表面の平坦性がよく、量子細線を用いた単電子トランジスタを容易に形成できると共に、特殊な基板形成技術を用いることなく、シリコン基板やＧaＡs基板等の半導体基板１枚を用いて、完全な電子の閉じ込め領域を有する量子細線を制御性よく形成できる量子細線の製造方法を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、請求項１の量子細線の製造方法は、半導体基板に段部を形成する工程と、上記半導体基板の上記段部を形成する上側部分および下側部分の上に窒化膜を形成する工程と、上記半導体基板の上記下側部分を覆う上記窒化膜の領域をマスクして、上記窒化膜をエッチバックし、上記半導体基板の上記上側部分を露出させる工程と、上記半導体基板の露出した上記上側部分を酸化することにより第１酸化膜を形成し、上記半導体基板に上記窒化膜の側面に沿って線状の突起部を形成する工程と、上記半導体基板の上記突起部上の上記第１酸化膜を一部エッチングして、上記突起部の先端を露出させる工程と、上記半導体基板の上記突起部の先端の露出領域上に細線部をエピタキシャル成長させる工程と、上記細線部をエピタキシャル成長させた後、上記窒化膜および上記第１酸化膜を除去する工程と、上記窒化膜および上記第１酸化膜を除去した後、上記半導体基板を酸化することにより形成された第２酸化膜によって上記半導体基板から分離された量子細線を形成する工程とを有することを特徴としている。
【００２３】
上記請求項１の量子細線の製造方法によれば、一般的な成膜技術,リソグラフィー技術およびエッチング技術を用いて、上記半導体基板に線状の突起部を形成して、その突起部の先端に露出領域を形成できるので、量子細線の位置制御が可能となると共に、比較的平坦な半導体基板上に量子細線を形成できるため、単電子トランジスタの形成が容易である。また、特殊な微細加工技術を用いないので、製造コストを低減できると共に、高歩留まりで生産性の高い量産性に適した量子細線の製造方法を実現できる。
【００２４】
また、請求項２の量子細線の製造方法は、半導体基板に段部を形成する工程と、上記半導体基板の上記段部を形成する上側部分および下側部分の上に第１窒化膜を形成する工程と、上記半導体基板の上記下側部分を覆う上記第１窒化膜の領域をマスクして、上記第１窒化膜をエッチバックし、上記半導体基板の上記上側部分を露出させる工程と、上記半導体基板の露出した上記上側部分上と上記第１窒化膜上に第２窒化膜を形成し、続いてエッチバックし、上記半導体基板の上記上側部分を露出させる工程と、上記半導体基板の露出した上記上側部分を酸化することにより第１酸化膜を形成し、上記半導体基板に上記第１窒化膜の側面に沿って線状の突起部を形成する工程と、上記半導体基板の上記突起部上の上記第１酸化膜を一部エッチングして、上記突起部の先端を露出させる工程と、上記半導体基板の上記突起部の先端の露出領域上に細線部をエピタキシャル成長させる工程と、上記細線部をエピタキシャル成長させた後、上記第１,第２窒化膜および上記第１酸化膜を除去する工程と、上記第１,第２窒化膜および上記第１酸化膜を除去した後、上記半導体基板を酸化することにより形成された第２酸化膜によって上記半導体基板から分離された量子細線を形成する工程とを有することを特徴としている。
【００２５】
上記請求項２の量子細線の製造方法によれば、一般的な成膜技術,リソグラフィー技術およびエッチング技術を用いて、上記半導体基板に線状の突起部を形成して、その突起部の先端に露出領域を形成できるので、量子細線の位置制御が可能となると共に、比較的平坦な半導体基板上に量子細線を形成できるため、単電子トランジスタの形成が容易である。また、特殊な微細加工技術を用いないので、製造コストを低減できると共に、高歩留まりで生産性の高い量産性に適した量子細線の製造方法を実現できる。さらに、上記第１窒化膜のドライエッチ後に、第２窒化膜の形成とエッチバックとを行っているので、第１窒化膜のエッチング時のフォトレジストの位置制御マージンを約２倍にできる。
【００２６】
また、請求項３の量子細線の製造方法は、半導体基板に断面矩形状の溝を形成する工程と、上記溝が形成された上記半導体基板上に窒化膜を形成する工程と、上記窒化膜をエッチバックし、上記半導体基板の上記溝以外の部分を露出させる工程と、上記半導体基板の上記溝以外の部分の露出領域を酸化することにより第１酸化膜を形成し、上記半導体基板の上記第１窒化膜の両側面に夫々沿って線状の突起部を形成する工程と、上記半導体基板の上記両突起部上の上記第１酸化膜を一部エッチングして、上記両突起部の先端を露出させる工程と、上記半導体基板の上記両突起部の先端の露出領域上に細線部を夫々エピタキシャル成長させる工程と、上記細線部をエピタキシャル成長させた後、上記窒化膜および上記第１酸化膜を除去する工程と、上記窒化膜および上記第１酸化膜を除去した後、上記半導体基板を酸化することにより形成された第２酸化膜によって上記半導体基板から分離された量子細線を形成する工程とを有することを特徴としている。
【００２７】
上記請求項３の量子細線の製造方法によれば、一般的な成膜技術,リソグラフィー技術およびエッチング技術を用いて、上記半導体基板に線状の突起部を形成して、その突起部の先端に露出領域を形成できるので、量子細線の位置制御が可能となると共に、比較的平坦な半導体基板上に量子細線を形成できるため、単電子トランジスタの形成が容易である。また、特殊な微細加工技術を用いないので、製造コストを低減できると共に、高歩留まりで生産性の高い量産性に適した量子細線の製造方法を実現できる。さらに、上記窒化膜のエッチバック前の窒化膜の溝部上の領域にレジストを形成してマスクを形成する工程を省略することができる。
【００２８】
また、請求項４の量子細線の製造方法は、請求項１乃至３のいずれか１つの量子細線の製造方法において、上記半導体基板の上記突起部の先端の露出領域上に細線部をエピタキシャル成長させる工程において、上記半導体基板を反応室に導入して、上記反応室内が１０-6Ｔorr以下の高真空になるように排気した後、上記反応室内に原料ガスを流し、その原料ガス分圧が１０-2Ｔorr以下の圧力下で、上記細線部を気相成長させることを特徴としている。
【００２９】
上記請求項４の量子細線の製造方法によれば、上記半導体基板を反応室内に導入後、反応室内が一旦１０-6Ｔorr以下の高真空になるように、反応室内の大気の成分,水分等の不純物を排気して、高清浄な雰囲気にしてエピタキシャル成長を促すようにする。その後、原料ガスを流し、原料ガス分圧が１０-2Ｔorr以下の圧力下にすることによって、細線部の成長する半導体基板の突起部の先端の露出領域のみに気相成長させる。この反応時の原料ガス分圧が１０-2Ｔorrを越えると、絶縁性薄膜の全面で速やかに膜成長が始まり、選択成長ができない。したがって、一般的な高真空ＣＶＤ装置を用いて、反応室内に真空度、原料ガスの導入量、導入時間や基板温度等を制御することによって、所望の大きさの細線部を均一に再現性よく形成できる。
【００３０】
また、請求項５の量子細線の製造方法は、請求項４の量子細線の製造方法において、上記量子細線がシリコンからなる場合、原料ガスとしてモノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl2)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つを用いることを特徴としている。
【００３１】
上記請求項５の量子細線の製造方法によれば、上記モノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl2)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つを原料ガスとして、一般的なＣＶＤ装置を用いて反応させて、上記半導体基板の突起部の先端の露出領域のみにシリコンからなる量子細線を形成することができる。
【００３２】
また、請求項６の量子細線の製造方法は、請求項４の量子細線の製造方法において、上記量子細線がゲルマニウムからなる場合、原料ガスとしてモノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つを用いることを特徴としている。
【００３３】
上記請求項６の量子細線の製造方法によれば、上記モノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つを原料ガスとして、一般的なＣＶＤ装置を用いて反応させて、上記半導体基板の突起部の先端の露出領域のみにゲルマニウムからなる量子細線を形成することができる。
【００３４】
また、請求項７の量子細線の製造方法は、請求項４の量子細線の製造方法において、上記量子細線がシリコンゲルマニウムからなる場合、原料ガスとしてモノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl4)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つのガスと、モノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つのガスとの混合ガスを用いることを特徴としている。
【００３５】
上記請求項７の量子細線の製造方法によれば、上記モノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl2)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つのガスと、モノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つのガスとの混合ガスを原料ガスとして用いて、一般的なＣＶＤ装置を用いて反応させて、上記半導体基板の突起部の先端の露出領域のみにシリコンゲルマニウムからなる量子細線を形成することができる。
【００３６】
また、請求項８の量子細線の製造方法は、請求項４の量子細線の製造方法において、上記量子細線がアルミニウムからなる場合、原料に有機アルミニウムを用いることを特徴としている。
【００３７】
上記請求項８の量子細線の製造方法によれば、細線がアルミニウムの時は、ジメチルアルミニウムハイドライド(ＤＭＡＨ：(ＣＨ3)2ＡlＨ等の有機アルミニウムを原料として、例えば有機金属ＣＶＤ装置を用いて反応させて、上記半導体基板の突起部の先端の露出領域のみにアルミニウムからなる量子細線を形成することができる。
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【発明の実施の形態】
以下、この発明の量子細線の製造方法を図示の実施の形態により詳細に説明する。
【００４９】
(第１実施形態)
図１(a)〜(i)はこの発明の第１実施形態の量子細線の製造方法を説明する工程図である。
【００５０】
まず、図１(a)に示すように、シリコン基板１上をパターニングした後にエッチングし、例えば段差が１００nmの段部２を形成する。
【００５１】
次に、図１(b)に示すように、ＣＶＤ法等により、シリコン基板１上に例えば膜厚１００nmの窒化膜３を形成する。
【００５２】
次に、図１(c)に示すように、窒化膜３の段部３aに端面が位置するようにフォトレジストパターン４を形成する。
【００５３】
次に、図１(d)に示すように、レジストパターン４をマスクとして、窒化膜３を異方性エッチングにより除去する。このとき、フォトレジスト４の下の窒化膜３の領域は、エッチングされずにそのまま残り、段部２に接する窒化膜３はサイドウォールのような形状となる。このとき、図１(c)に示すように、窒化膜３の段部３aに、端面が位置するようにフォトレジストパターン４を形成しているため、サイドウォールのような形状の最もエッチングが深い窒化膜３の段部２近傍の部分はシリコン基板１に到達しない。
【００５４】
次に、図１(e)に示すように、窒化膜３に覆われていないシリコン基板１の段部２を形成する上側部分および下側部分のうちの上側部分を酸化して、酸化膜５を形成する。このとき、段部２(図１(d)に示す)の酸化は、窒化膜３により、酸化種の拡散が抑えられるため、窒化膜３の側面に沿って線状の突起部６が残る。
【００５５】
次に、図１(f)に示すように、酸化膜５を例えばウエットでエッチングし、上記線状の突起部６の先端を露出させる。
【００５６】
次に、図１(g)に示すように、高真空ＣＶＤ(ケミカル・ベイパー・デポジション)装置の反応室内に設置した後、反応室内を１０-6Ｔorr以下の真空になるまで排気した後、基板温度を５５０〜６００℃程度にして、シラン(ＳiＨ4)またはジシラン(Ｓi2Ｈ6)ガスを供給することにより、突起部６(図１(f)に示す)の先端の露出領域上にシリコン細線部７をエピタキシャル成長させる。このとき、後工程において、酸化によりシリコン細線部７をシリコン基板１と分離させる必要があるため、シリコン細線部７をシリコン基板１の結合部分の幅より大きめに成長させておく。
【００５７】
次に、図１(h)に示すように、窒化膜３および酸化膜５をフッ酸およびリン酸等のウエットエッチングにより除去する。
【００５８】
最後に、図１(ｊ)に示すように、酸化を行って、シリコン細線部７(図１(h)に示す)とシリコン基板１の間に酸化膜５Aを形成することにより、シリコン基板１と分離したシリコン量子細線７aを形成する。
【００５９】
このように、一般的な成膜技術,リソグラフィー技術およびエッチング技術を用いて、上記半導体基板１に線状の突起部６を形成して、その突起部６の先端に露出領域を形成できるので、シリコン量子細線７aの位置制御が可能となると共に、比較的平坦な半導体基板上に量子細線を形成することができる。また、特殊な微細加工技術を用いないので、製造コストを低減できると共に、高歩留まりで生産性の高い量産性に適した量子細線の製造方法を実現することができる。
【００６０】
(第２実施形態)
図２(b)〜(e)はこの発明の第２実施形態の量子細線の製造方法を説明する工程図である。
【００６１】
まず、第１実施形態の図１(c)において、第１窒化膜３をパターニングするためのフォトレジスト４の形成では、その端面が第１窒化膜３の段部３aに位置する必要がある。すなわち、図２(a)において、フォトレジスト４の端面は第１窒化膜３の段部３aの位置制御マージン内８に入っている必要がある。もちろん、第１実施形態において、従来のＬＳＩの技術におけるフォトレジストパターン端面の位置合わせの精度を使って、第１窒化膜３の段部３aにフォトレジストパターンの端面を位置することができるように、第１窒化膜３の膜厚を厚くしている。
【００６２】
この発明の第２実施形態では、第１窒化膜パターニングのためのフォトレジスト４の端面の位置制御マージンの幅を第１実施形態のときの約２倍にするものである。
【００６３】
まず、はじめは、第１実施形態の図１(a)〜(b)と同様である。
【００６４】
次に、図１(b)に続いて、図２(b)に示すように、フォトレジストパターン４の端面が位置制御マージン８(図２(a)に示す)より、さらに右側に形成された場合、第１窒化膜３のパターニングのためのフォトレジスト４をマスクとして、第１窒化膜３をドライエッチすると、シリコン基板１の露出部９が形成される。このまま、第１実施形態にしたがって工程を進めれば、シリコン基板１の露出部９にもシリコンがエピタキシャル成長することになるので次の工程で埋め込む。
【００６５】
すなわち、図２(c)に示すように、フォトレジスト４(図２(b)に示す)を除去後、シリコン基板1上に例えば膜厚１００nmの第２窒化膜１０を形成する。このとき、シリコン基板１の露出部９(図２(b)に示す)の幅に応じて、第２窒化膜１０の膜厚を適当に変えることで、第２窒化膜１０の形成後の表面の凹凸を小さくすることができる。
【００６６】
続いて、図２(d)に示すように、シリコン基板１の段差２を形成する上側部分および下側部分のうちの上側部分が露出するように、第２窒化膜のエッチバックを行う。
【００６７】
続いて、第２図(e)に示すように、第２窒化膜１０に覆われていないシリコン基板１の上側部分を酸化して、酸化膜５を形成する。このとき、第１実施形態と同様に、シリコン基板１の上側部分の酸化は、第１窒化膜３により、酸化種の拡散が抑えられるため、第１窒化膜３の側面に沿って線状の突起部６が残る。
【００６８】
これ以降の工程は図１(f)〜(i)と同様に行うことにより、シリコン量子細線を形成することができる。
【００６９】
このように、上記第２実施形態は、第１実施形態と同様の効果を有すると共に、第１実施形態に比べて、フォトレジスト４の端面の位置制御マージンを約２倍にできる。
【００７０】
(第３実施形態)
図３(a)〜(h)はこの発明の第３実施形態の量子細線の製造方法を説明する工程図である。
【００７１】
まず、第１および第２実施形態では、いずれも第１窒化膜をパターニングするために、シリコン基板の段部からある決められた範囲内の位置にフォトレジストを形成する必要があった。
【００７２】
この発明の第３実施形態では、第１窒化膜のパターニングためのフォトレジスト形成工程を必要としないため、工程を簡略化することができるものである。
【００７３】
まず、はじめは、第３図(a)に示すように、シリコン基板１１上にパターニングし、シリコンエッチングすることにより、断面矩形状の溝１２を形成する。
【００７４】
次に、図３(b)に示すように、シリコン基板１１上に窒化膜１３を形成する。このとき、溝１２両側の段部１８,１８によって生ずる窒化膜１３の段部が解消される程度に、窒化膜１３の膜厚を厚くする。例えば、シリコン基板１１に形成される溝１２の幅を０.２μmとすると、窒化膜１３の膜厚はその約３／４倍以上、すなわち０.１５μm以上とする。
【００７５】
続いて、図３(c)に示すように、窒化膜１３をエッチバックし、シリコン基板１１の溝１２以外の部分を露出させる。
【００７６】
次に、図３(d)に示すように、シリコン基板１１の溝１２以外の部分を酸化することにより酸化膜１５を形成する。このとき、第１実施形態と同様に、シリコン基板１１の溝１２(図３(a)に示す)の底部の酸化は、窒化膜１３により、酸化種の拡散が抑えられるため、その溝１２の底部の両側近傍に線状の突起部１６,１６が残る。
【００７７】
次に、図３(e)に示すように、第１酸化膜１５を例えばウエットでエッチングし、先程の突起部１６,１６の先端の一部のみを露出させる。
【００７８】
次に、図３(f)に示すように、高真空ＣＶＤ(ケミカル・ベイパー・デポジション)装置の反応室内に設置した後、反応室内を１０-6Ｔorr以下の真空になるまで排気した後、基板温度を５５０〜６００℃程度にして、シラン(ＳiＨ4)またはジシラン(Ｓi2Ｈ6)ガスを供給することにより、突起部１６,１６(図３(e)に示す)の先端の露出領域上にシリコン細線部１７をエピタキシャル成長させる。このとき、後工程において、酸化によりシリコン細線部１７をシリコン基板１１と分離させる必要があるため、シリコン細線部１７をシリコン基板１１の結合部分の幅より大きめに成長させておく。
【００７９】
次に、図３(g)に示すように、窒化膜１３(図３(f)に示す)および第１酸化膜１５(図３(f)に示す)をフッ酸およびリン酸等のウエットエッチングにより除去する。
【００８０】
最後に、図３(h)に示すように、酸化を行い、シリコン細線部１７(図３(g)に示す)とシリコン基板１１との間に酸化膜１５Aを形成することにより、シリコン基板１１と分離したシリコン量子細線１７aを形成する。
【００８１】
このように、上記第３実施形態は、第１実施形態と同様の効果を有すると共に、上記窒化膜１３のエッチバック前の窒化膜１３の溝１２上の領域にレジストを形成してマスクを形成する工程を省略することができる。
【００８２】
(第４実施形態)
図４はこの発明の第４実施形態の量子細線の製造方法を用いた半導体素子としての不揮発性メモリ(フラッシュ、ＥＥＰＲＯＭ等)の平面図であり、図５は図４のＶ−Ｖ線から見た断面図である。
【００８３】
図４,図５に示すように、シリコン基板２１に素子分離領域２２で囲まれた長方形状の領域を形成し、上記領域の略中央にその領域の長手方向に対して略直角方向に沿って、上記第１〜第３実施形態のいずれかの量子細線の製造方法を用いて、トンネル酸化膜２３上に浮遊ゲート領域としてナノメータサイズの量子細線２４を形成する。
【００８４】
その後、さらにトンネル酸化膜２３上および量子細線２４上に膜厚１０nmのコントロールゲート絶縁膜２５をＣＶＤ法により形成する。次に、上記コントロールゲート絶縁膜２５上にゲート電極２６を形成した後、ゲート電極２６をマスクとして、不純物をイオン注入して、ソース領域２７およびドレイン領域２８を形成し、ソース領域２７とドレイン領域２８の間にチャネル領域２９が形成される。こうして、上記チャネル領域２９とゲート電極２６の間の浮遊ゲート領域に量子細線２４を用いた不揮発性メモリを構成している。
【００８５】
図６は、図４のIV−IV線から見た断面図であり、図４に示すソース領域２７、ドレイン領域２８に対して略直角に交差するように、量子細線２４を配置している。こうして、上記チャネル領域２９とゲート電極２６との間に、第１絶縁膜としてのコントロールゲート絶縁膜２５と第２絶縁膜としてのトンネル酸化膜２３とにより挟まれた浮遊ゲート領域(２４)を形成している。
【００８６】
したがって、上記量子細線２４を浮遊ゲート領域に用いることによって、浮遊ゲート領域の蓄積電荷を減らすことができるので、消費電力が極めて少ない、超高密度で大容量の不揮発性メモリを実現することができる。
【００８７】
なお、上記量子細線２４は、シリコンに限らず、他の半導体材料や金属材料でもよい。したがって、上記量子細線２４を不揮発性メモリの浮遊ゲート領域に用いることにより、低コストで歩留まりがよくかつ生産性の高い量産に適した不揮発性メモリ等を実現することができる。
【００８８】
(第５実施形態)
図７はこの発明の第５実施形態の量子細線の製造方法を用いた半導体素子としてのＭＯＳ(メタル・オキサイド・セミコンダクタ)ＦＥＴ(電界効果トランジスタ)の平面図を示し、図８は図７のVIII−VIII線から見た断面図を示し、図９は図７のIX−IX線から見た断面図を示している。
【００８９】
図７,図８および図９に示すように、シリコン基板３１上に第１〜第３実施形態のいずれかを用いて、絶縁層３２を介して量子細線３３を形成する。その後、上記絶縁層３２上および量子細線３３上に膜厚３０nmのゲート絶縁膜３４をＣＶＤ法により形成する。そして、上記ゲート絶縁膜３４上にゲート電極３５を形成した後、そのゲート電極３５をマスクにして不純物イオンを注入して、量子細線３３にソース領域３６とドレイン領域３７とを形成し、量子細線３３のソース領域３６とドレイン領域３７との間がチャネル領域３８となる。そうして、上記量子細線３３の幅を１０nm以下にすることによって、チャネル領域３８は、量子細線３３の長手方向に対して直行する方向に量子化されて１次元伝導を示すようになり、高速のＭＯＳＦＥＴが得られる。
【００９０】
したがって、上記量子細線３３の一部をチャネル領域３８に用いることにより、低コストで歩留まりがよくかつ生産性の高い量産に適した超高速トランジスタ等を実現することができる。
【００９１】
(第６実施形態)
図１０はこの発明の第６実施形態の量子細線の製造方法を用いた半導体素子としての発光素子の断面図を示している。
【００９２】
図１０に示すように、シリコン基板４１上に、上記第１〜第３実施形態のいずれかを用いて、絶縁層４２上に所定の間隔をあけて略平行に直径１０nm以下の複数の量子細線４３を形成する。そして、絶縁層４２上および量子細線４３上に膜厚３０nmのゲート絶縁膜４４をＣＶＤ法により形成し、さらにゲート絶縁膜４４上に透明なゲート電極(ＩＴＯ)４５を形成する。このとき、上記量子細線４３は量子閉じ込め効果により直接遷移型のバンド構造となっており、複数の量子細線４３のうちの内側のいずれか１つの量子細線４３の半導体の禁制帯幅がその両隣の量子細線の禁制帯幅のエネルギーギャップよりも小さく形成された構造とすることにより電子および正孔の再結合の効率が高いダブルヘテロ構造となる。そして、上記ゲート電極４５とシリコン基板４１との間に電圧を印加することによって、絶縁膜４２とゲート絶縁膜４４との間にトンネル電流が流れ、そのトンネル電流により量子細線４３に電子が注入されて、量子細線４３に電子の遷移が生じて発光する。
【００９３】
上記シリコンからなる量子細線４３を用いて、低コストで歩留まりがよくかつ生産性の高い量産に適した発光素子を実現することができる。なお、上記量子細線４３の数は３以上であればよい。
【００９４】
(第７実施形態)
図１１はこの発明の第７実施形態の量子細緑の製造方法を用いた半導体素子としての発光素子の断面図を示している。図１１に示すように、シリコン基板５１上に、上記第１〜第３実施形態のいずれかを用いて、絶縁層５２上に直径１０nm以下の複数の量子細線５３を形成する。そして、絶縁膜５４をＣＶＤ法により形成する。さらに、図示されていないフォトレジストマスクを用いて、量子細線５３の一部にＮ型の不純物をイオン注入し、Ｎ型不純物領域５５を形成する。同様に、量子細線５３のＮ型不純物領域以外の領域にＰ型の不純物イオンを注入し、Ｐ型不純物領域５６を形成する。量子細線５３は量子閉じ込め効果により直接遷移型のバンド構造となっており、量子細線５３のＮ型不純物領域５５とＰ型不純物領域５６の境界領域にはＰＮ接合が形成される。したがって、図１２に示すようなＰＮ接合のバンド構造が形成される。図１２において、６１は導電帯、６２は価電子帯、６３は電子、６４は正孔である。そして、Ｎ型不純物領域５５(図１１に示す)とＰ型不純物領域５６(図１１に示す)との間に電圧を印加することによって、ＰＮ接合部分で電子と正孔の再結合６５が生じて発光(図１２の６６)する。上記シリコンからなる量子細線５３を用いて、低コストで歩留まりがよくかつ生産性の高い量産に適した発光素子を実現することができる。
【００９５】
(第８実施形態)
図１３(a)〜(e)はこの発明の第８実施形態の量子細線の製造方法を用いた半導体素子としての発光素子の平面工程図を示している。
【００９６】
はじめに、図１３(a)に示すように、シリコン基板７１上に、上記第１〜第３実施形態のいずれの量子細線の製造方法を用いて、シリコン基板７１に露出領域７２を形成する。なお、シリコン基板７１の露出領域７２以外のシリコン基板７１の表面は絶縁層(図示せず)で覆われている。次に、シリコン基板７１の露出領域７２の一部を、上記絶縁層と異なる材料の第１絶縁層７３で覆う。
【００９７】
次に、図１３(b)に示すように、上記第１〜第３実施形態のいずれかの量子細線の製造方法を用いて、第１絶縁層７３で覆われていないシリコン基板７１の露出領域７２(図１３(a)に示す)にシリコン細線部７４を成長させる。
【００９８】
次に、図１３(c)に示すように、第１絶縁層７３(図１３(a)に示す)を除去した後、第１絶縁層７３で覆われていたシリコン基板７１の露出領域７２aを再び露出させ、シリコン細線部７４を覆うように第１絶縁層７３と同じ材料の第２絶縁層７５を形成する。
【００９９】
次に、図１３(d)に示すように、上記第１〜第３実施形態のいずれかの量子細線の製造方法により、原料ガスにモノシラン(ＳiＨ4),モノゲルマン(ＧeＨ4)を用いて第２絶縁層７５で覆われていないシリコン基板７１の露出領域７２a(図１３(c)に示す)にＳiＧe細線部７６を成長させる。
【０１００】
次に、図１３(e)に示すように、第２絶縁層７５(図１３(d)に示す)を除去した後、ＳiＧe細線部７６と、ＳiＧe細線部７６の左隣のシリコン細線部７４と、ＳiＧe細線部７６の右隣のシリコン細線７４とにそれぞれ適当なイオン注入を行う。
【０１０１】
図１４には、上記発光素子のバンド構造を示している。図１４において、８１は導電帯、８２は価電子帯である。ＳiＧeはシリコンに比べてバンドギャップが小さいため、ダブルヘテロ構造となり、電子８３と正孔８４がＳiＧe細線部７６(図１３(e)に示す)に集中するため、効率よく電子と正孔の再結合８５が生じ、発光(図１４の８６)する。
【０１０２】
このように、上記シリコンからなる量子細線部７４およびＳiＧeからなる量子細線部７６を用いて、低コストで歩留まりがよくかつ生産性の高い量産に適した発光素子を実現することができる。
【０１０３】
上記第１〜第８実施形態では、半導体基板にシリコン基板を用いたが、半導体基板はこれに限らず、シリコン以外の半導体基板でもよい。
【０１０４】
また、上記第１〜第８実施形態では、量子細線の材料が半導体のシリコンＳiの場合に原料ガスとしてジシラン(Ｓi2Ｈ6)を用いたが、モノシラン(ＳiＨ4),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl2)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つを用いてもよい。
【０１０５】
また、上記量子細線の材料がゲルマニウムＧeの場合は、原料ガスとしてモノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つを用いてもよい。
【０１０６】
また、上記量子細線の材料がシリコンゲルマニウムＳiＧeの場合は、モノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl2)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つのガスと、モノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つのガスとの混合ガスを原料ガスとして用いてもよい。
【０１０７】
上記第1〜第４および第６実施形態では、上記量子細線の材料が金属のアルミニウムＡlの場合は、ジメチルアルミニウムハイドライド(ＤＭＡＨ：(ＣＨ3)2ＡlＨ等の有機アルミニウムを用いてもよい。
【０１０８】
なお、量子細線の材料は、半導体のシリコンＳi,ゲルマニウムＧe,シリコンゲルマニウムＳiＧeおよび金属のアルミニウムＡlに限定するものでははい。
【０１０９】
また、この発明の量子細線の製造方法は、特殊な微細加工装置を用いることなく、導電性の材料の超微細な細線を形成できることから、高密度のＬＳＩの配線に用いることもできる。
【０１１０】
また、この発明の量子細線の製造方法により製造される量子効果デバイス,単電子デバイスの基本となる量子細線を有する半導体素子は、シリコン系大規模集積回路と同一の基板に搭載でき、この半導体素子を発光素子や光電変換素子に応用することにより、電子回路と光通信回路とを融合することができる。
【０１１１】
【発明の効果】
以上より明らかなように、請求項１の発明の量子細線の製造方法は、ＳＯＩ(Silicon on Insulator)の場合にのみ限定されず、従来から使用されているシリコン基板に適用することができる。したがって、低コストで、シリコン基板を用いて量子細線を形成することができる。また、シリコン細線の成長後に、酸化を行ってシリコン細線と基板シリコンを分離しているため、量子細線の底面側が半導体基板と接しておらず、完全な電子の閉じ込め領域となっている。また、１枚のシリコン基板を用いるため、絶縁層を介した２枚のシリコン基板の貼り合せという特殊な基板形成技術が必要とせずにシリコン細線を形成することができる。また、一般的な成膜技術,リソグラフィー技術およびエッチング技術を用いて、上記半導体基板に線状の突起部を形成して、その突起部の先端に露出領域を形成できるので、量子細線の位置制御が可能となると共に、比較的平坦な半導体基板上に細線を形成できるため、単電子トランジスタの形成が容易である。また、特殊な微細加工技術を用いないので、製造コストを低減することができると共に、高歩留まりで生産性の高い量産性に適した量子細線の製造方法を実現することができる。
【０１１２】
また、請求項２の発明の量子細線の製造方法は、請求項１と同様の効果を有すると共に、第１窒化膜のドライエッチ後に、第２窒化膜の形成とエッチバックとを行うことにより、第１窒化膜エッチング時フォトレジストの位置制御マージンを約２倍にすることができる。
【０１１３】
また、請求項３の発明の量子細線の製造方法は、請求項１と同様の効果を有すると共に、窒化膜のエッチバック前のレジストを形成してマスクを形成する工程を省略することができ、製造コストも低減することができる。
【０１１４】
また、請求項４の発明の量子細線の製造方法によれば、請求項１乃至３のいずれか１つの量子細線の製造方法において、上記半導体基板の突起部の先端上に量子細線を形成する工程において、上記半導体基板を反応室内に導入して、上記反応室内が１０-6Ｔorr以下の高真空になるように排気した後、上記反応室内に原料ガスを流し、その原料ガス分圧が１０-2Ｔorr以下の圧力下で、上記半導体基板の露出領域にのみ上記量子細線を気相成長させるので、一般的な高真空ＣＶＤ装置を用いて、反応室内に真空度、原料ガスの導入量、導入時間や基板温度等を制御することによって、所望の大きさの量子細線を均一に再現性よく形成できる。
【０１１５】
また、請求項５の発明の量子細線の製造方法によれば、請求項４の量子細線の製造方法において、上記量子細線がシリコンからなる場合、原料ガスとしてモノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl2)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つを用いるので、一般的なＣＶＤ装置を用いて反応させて、上記半導体基板の線状の突起部の先端の露出領域のみにシリコンからなる量子細線を形成することができる。
【０１１６】
また、請求項６の発明の量子細線の製造方法によれば、請求項４の量子細線の製造方法において、上記量子細線がゲルマニウムからなる場合、原料ガスとしてモノゲルマン(ＧeＨ4)、ジゲルマン(Ｇe2Ｈ)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つを用いるので、一般的なＣＶＤ装置を用いて反応させて、上記半導体基板の線状の突起部の先端の露出領域のみにゲルマニウムからなる量子細線を形成することができる。
【０１１７】
また、請求項７の発明の量子細線の製造方法によれば、請求項４の量子細線の製造方法において、上記量子細線がゲルマニウムからなる場合、モノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl2)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つのガスと、モノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つのガスとの混合ガスを原料ガスとして用いるので、一般的なＣＶＤ装置を用いて反応させて、上記半導体基板の線状の突起部の先端の露出領域のみにシリコンゲルマニウムからなる量子細線を形成することができる。
【０１１８】
また、請求項８の発明の量子細線の製造方法によれば、請求項４の量子細線の製造方法において、上記量子細線がアルミニウムからなる場合、原料に有機アルミニウムを用いるので、例えば有機金属ＣＶＤ装置を用いて反応させて、上記半導体基板の線状の突起部の先端の露出領域のみにアルミニウムからなる量子細線を形成することができる。
【０１１９】
【０１２０】
【０１２１】
【０１２２】
【０１２３】
【０１２４】
【０１２５】
【０１２６】
【０１２７】
【０１２８】
【図面の簡単な説明】
【図１】 図１はこの発明の第１実施形態の量子細線の製造方法示す工程図である。
【図２】 図２はこの発明の第２実施形態の製造方法を示す工程図である。
【図３】 図３はこの発明の第３実施形態の製造方法を示す工程図である。
【図４】 図４はこの発明の第４実施形態の量子細線の製造方法を用いた半導体素子としての不揮発性メモリの平面図である。
【図５】 図５は図４のＶ−Ｖ線から見た断面図である。
【図６】 図６は図４のVI−VI線から見た断面図である
【図７】 図７はこの発明の第５実施形態の量子細線の製造方法を用いた半導体素子としてのＭＯＳＦＥＴの平面図である。
【図８】 図８は図７のVIII−VIII線から見た断面図である。
【図９】 図９は図８のIX−IX線から見た断面図である。
【図１０】 図１０はこの発明の第６実施形態の量子細線の製造方法を用いた半導体素子としての発光素子の断面図である。
【図１１】 図１１はこの発明の第７実施形態の量子細線の製造方法を用いた半導体素子としての発光素子の断面図である。
【図１２】 図１２は図１１のバンド構造を示す図である。
【図１３】 図１０はこの発明の第８実施形態の量子細線の製造方法を示す工程図である。
【図１４】 図１４は図１６のバンド構造を示す図である。
【図１５】 図１５は従来の量子細線の製造方法としてシリコン量子細線の製造方法を示す工程図である。
【図１６】 図１６は従来の量子細線の製造方法として２枚のシリコンウエハを用いたシリコン量子細線の製造方法を示す工程図である。
【符号の説明】
１,１１…シリコン基板、
２,１２…段部、
３,１３…窒化膜、
４…室化膜パターニングのためのフォトレジスト、
５,１５…第１酸化膜、
５A,１５A…第２酸化膜、
６,１６…突起部、
７,１７…シリコン細線部、
７a,１７a…量子細線、
８…フォトレジストパターンの端面の位置制御マージン、
９…シリコン基板露出部、
１０…第２窒化膜、
２１…シリコン基板、
２２…素子分離領域、
２３…トンネル酸化膜、
２４…量子細線、
２５…コントロールゲート絶縁膜、
２６…ゲート電極、
２７…ソース領域、
２８…ドレイン領域、
２９…チャネル領域、
３１…シリコン基板、
３２…絶縁層、
３３…量子細線、
３４…ゲート絶縁膜、
３５…ゲート電極、
３６…ソース領域、
３７…ドレイン領域、
３８…チャネル領域、
４１…シリコン基板、
４２…絶縁層、
４３…量子細線、
４４…ゲート絶縁膜、
４５…透明なゲート電極(ＩＴＯ)、
５１…シリコン基板、
５２…絶縁層、
５３…量子細線、
５４…絶縁層、
５５…ｎ型不純物領域、
５６…ｐ型不純物領域、
６１…導電帯、
６２…価電子帯、
６３…電子、
６４…正孔、
６５…電子と正孔の再結合、
６６…発光、
７１…シリコン基板、
７２…シリコン基板露出部、
７３…第１窒化膜、
７４…シリコン細線、
７５…第２窒化膜、
７６…ＳiＧe量子細線、
８１…導電帯、
８２…価電子帯、
８３…電子、
８４…正孔、
８５…電子と正孔の再結合、
８６…発光、
１１１…シリコン(１００)基板、
１１２…エッチングマスク、
１１３…窒化シリコン膜、
１１４…レジスト、
１１５…シリコン細線、
１１６…酸化膜、
１２１…シリコン基板、
１２２…シリコン基板凸部、
１２３…ＳiＯx系絶縁膜、
１２４…別のシリコン基板、
１２５…島状シリコン、
１２６…ポリシリコンパターン、
１２７…熱酸化膜、
１２８…サイドウォール、
１２９…量子細線。
Claims (8)
- 半導体基板に段部を形成する工程と、
上記半導体基板の上記段部を形成する上側部分および下側部分の上に窒化膜を形成する工程と、
上記半導体基板の上記下側部分を覆う上記窒化膜の領域をマスクして、上記窒化膜をエッチバックし、上記半導体基板の上記上側部分を露出させる工程と、
上記半導体基板の露出した上記上側部分を酸化することにより第１酸化膜を形成し、上記半導体基板に上記窒化膜の側面に沿って線状の突起部を形成する工程と、
上記半導体基板の上記突起部上の上記第１酸化膜を一部エッチングして、上記突起部の先端を露出させる工程と、
上記半導体基板の上記突起部の先端の露出領域上に細線部をエピタキシャル成長させる工程と、
上記細線部をエピタキシャル成長させた後、上記窒化膜および上記第１酸化膜を除去する工程と、
上記窒化膜および上記第１酸化膜を除去した後、上記半導体基板を酸化することにより形成された第２酸化膜によって上記半導体基板から分離された量子細線を形成する工程とを有することを特徴とする量子細線の製造方法。 - 半導体基板に段部を形成する工程と、
上記半導体基板の上記段部を形成する上側部分および下側部分の上に第１窒化膜を形成する工程と、
上記半導体基板の上記下側部分を覆う上記第１窒化膜の領域をマスクして、上記第１窒化膜をエッチバックし、上記半導体基板の上記上側部分を露出させる工程と、
上記半導体基板の露出した上記上側部分上と上記第１窒化膜上に第２窒化膜を形成し、続いてエッチバックし、上記半導体基板の上記上側部分を露出させる工程と、
上記半導体基板の露出した上記上側部分を酸化することにより第１酸化膜を形成し、上記半導体基板に上記第１窒化膜の側面に沿って線状の突起部を形成する工程と、
上記半導体基板の上記突起部上の上記第１酸化膜を一部エッチングして、上記突起部の先端を露出させる工程と、
上記半導体基板の上記突起部の先端の露出領域上に細線部をエピタキシャル成長させる工程と、
上記細線部をエピタキシャル成長させた後、上記第１,第２窒化膜および上記第１酸化膜を除去する工程と、
上記第１,第２窒化膜および上記第１酸化膜を除去した後、上記半導体基板を酸化することにより形成された第２酸化膜によって上記半導体基板から分離された量子細線を形成する工程とを有することを特徴とする量子細線の製造方法。 - 半導体基板に断面矩形状の溝を形成する工程と、
上記溝が形成された上記半導体基板上に窒化膜を形成する工程と、
上記窒化膜をエッチバックし、上記半導体基板の上記溝以外の部分を露出させる工程と、
上記半導体基板の上記溝以外の部分の露出領域を酸化することにより第１酸化膜を形成し、上記半導体基板の上記第１窒化膜の両側面に夫々沿って線状の突起部を形成する工程と、
上記半導体基板の上記両突起部上の上記第１酸化膜を一部エッチングして、上記両突起部の先端を露出させる工程と、
上記半導体基板の上記両突起部の先端の露出領域上に細線部を夫々エピタキシャル成長させる工程と、
上記細線部をエピタキシャル成長させた後、上記窒化膜および上記第１酸化膜を除去する工程と、
上記窒化膜および上記第１酸化膜を除去した後、上記半導体基板を酸化することにより形成された第２酸化膜によって上記半導体基板から分離された量子細線を形成する工程とを有することを特徴とする量子細線の製造方法。 - 請求項１乃至３のいずれか１つに記載の量子細線の製造方法において、
上記半導体基板の上記突起部の先端の露出領域上に細線部をエピタキシャル成長させる工程において、上記半導体基板を反応室に導入して、上記反応室内が１０-6Ｔorr以下の高真空になるように排気した後、上記反応室内に原料ガスを流し、その原料ガス分圧が１０-2Ｔorr以下の圧力下で、上記細線部を気相成長させることを特徴とする量子細線の製造方法。 - 請求項４に記載の量子細線の製造方法において、
上記量子細線がシリコンからなる場合、原料ガスとしてモノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl2)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つを用いることを特徴とする量子細線の製造方法。 - 請求項４に記載の量子細線の製造方法において、
上記量子細線がゲルマニウムからなる場合、原料ガスとしてモノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つを用いることを特徴とする量子細線の製造方法。 - 請求項４に記載の量子細線の製造方法において、
上記量子細線がシリコンゲルマニウムからなる場合、原料ガスとしてモノシラン(ＳiＨ4),ジシラン(Ｓi2Ｈ6),トリシラン(Ｓi3Ｈ8),ジクロロシラン(ＳiＨ2Ｃl4)またはテトラクロロシラン(ＳiＣl4)のうちのいずれか１つのガスと、モノゲルマン(ＧeＨ4),ジゲルマン(Ｇe2Ｈ6)または四フッ化ゲルマニウム(ＧeＦ4)のうちのいずれか１つのガスとの混合ガスを用いることを特徴とする量子細線の製造方法。 - 請求項４に記載の量子細線の製造方法において、
上記量子細線がアルミニウムからなる場合、原料に有機アルミニウムを用いることを特徴とする量子細線の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03273599A JP3869572B2 (ja) | 1999-02-10 | 1999-02-10 | 量子細線の製造方法 |
| KR1020000005955A KR100363829B1 (ko) | 1999-02-10 | 2000-02-09 | 양자 세선 제조 방법 및 양자 세선을 사용한 반도체 소자 |
| US09/501,575 US6351007B1 (en) | 1999-02-10 | 2000-02-10 | Quantum thin line producing method and semiconductor device employing the quantum thin line |
| TW089102193A TW455946B (en) | 1999-02-10 | 2000-02-10 | Quantum thin line producing method and semiconductor device employing the quantum thin line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03273599A JP3869572B2 (ja) | 1999-02-10 | 1999-02-10 | 量子細線の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000232219A JP2000232219A (ja) | 2000-08-22 |
| JP3869572B2 true JP3869572B2 (ja) | 2007-01-17 |
Family
ID=12367106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03273599A Expired - Fee Related JP3869572B2 (ja) | 1999-02-10 | 1999-02-10 | 量子細線の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6351007B1 (ja) |
| JP (1) | JP3869572B2 (ja) |
| KR (1) | KR100363829B1 (ja) |
| TW (1) | TW455946B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3748726B2 (ja) * | 1999-01-28 | 2006-02-22 | シャープ株式会社 | 量子細線の製造方法 |
| KR100340929B1 (ko) * | 1999-11-25 | 2002-06-20 | 오길록 | 금속 초박막을 이용한 단전자 트랜지스터 |
| KR100347146B1 (ko) * | 2000-08-31 | 2002-08-03 | 주식회사 하이닉스반도체 | 단전자점 메모리 소자의 양자점 제조방법 및 단전자메모리 소자 제조방법 |
| US7026219B2 (en) | 2001-02-12 | 2006-04-11 | Asm America, Inc. | Integration of high k gate dielectric |
| EP1421607A2 (en) | 2001-02-12 | 2004-05-26 | ASM America, Inc. | Improved process for deposition of semiconductor films |
| US7186630B2 (en) | 2002-08-14 | 2007-03-06 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
| KR100602084B1 (ko) | 2003-12-31 | 2006-07-19 | 동부일렉트로닉스 주식회사 | 실리콘 양자점의 형성 방법 및 이를 이용한 반도체 메모리소자의 제조 방법 |
| KR100526480B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 양자점을 이용한 비휘발성 메모리 제조 방법 |
| US20050181624A1 (en) * | 2004-02-13 | 2005-08-18 | International Business Machines Corporation | Method of forming quantum dots at predetermined positions on a substrate |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529632A (ja) | 1991-07-22 | 1993-02-05 | Matsushita Electric Ind Co Ltd | 量子細線装置の製造方法 |
| JPH06302513A (ja) * | 1993-04-16 | 1994-10-28 | Nippon Steel Corp | 単結晶シリコン量子細線の製造方法 |
| JP3572713B2 (ja) | 1995-04-11 | 2004-10-06 | ソニー株式会社 | 半導体量子細線デバイスの製造方法 |
| JPH1197667A (ja) * | 1997-09-24 | 1999-04-09 | Sharp Corp | 超微粒子あるいは超細線の形成方法およびこの形成方法による超微粒子あるいは超細線を用いた半導体素子 |
-
1999
- 1999-02-10 JP JP03273599A patent/JP3869572B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-09 KR KR1020000005955A patent/KR100363829B1/ko not_active IP Right Cessation
- 2000-02-10 TW TW089102193A patent/TW455946B/zh not_active IP Right Cessation
- 2000-02-10 US US09/501,575 patent/US6351007B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000057981A (ko) | 2000-09-25 |
| TW455946B (en) | 2001-09-21 |
| US6351007B1 (en) | 2002-02-26 |
| KR100363829B1 (ko) | 2002-12-06 |
| JP2000232219A (ja) | 2000-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10971406B2 (en) | Method of forming source/drain regions of transistors | |
| US6326311B1 (en) | Microstructure producing method capable of controlling growth position of minute particle or thin and semiconductor device employing the microstructure | |
| KR101020811B1 (ko) | 개선된 캐리어 이동도를 구비한 ｆｉｎｆｅｔ과 그 형성방법 | |
| JP3754568B2 (ja) | 量子細線の製造方法 | |
| US20190221483A1 (en) | Single work function enablement for silicon nanowire device | |
| KR100903902B1 (ko) | 변형 채널 영역을 갖는 비평면형 ｍｏｓ 구조 | |
| US9006045B2 (en) | Transistor including a gate electrode extending all around one or more channel regions | |
| US20100295022A1 (en) | Nanowire Mesh FET with Multiple Threshold Voltages | |
| US20050153486A1 (en) | Method of fabricating a strained silicon channel FinFET | |
| US8716076B2 (en) | Method for fabricating a semiconductor device having an epitaxial channel and transistor having same | |
| US20240194784A1 (en) | Source/drain epitaxial layer profile | |
| TWI812514B (zh) | 自對準磊晶接觸流 | |
| US7091072B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP3869572B2 (ja) | 量子細線の製造方法 | |
| KR20210065843A (ko) | 와이드 밴드갭 ⅲ-ⅴ족 화합물 반도체 드레인을 구비하는 금속 산화물 실리콘 반도체 전계효과 트랜지스터 및 그의 제조 방법 | |
| JP2001284598A (ja) | 半導体装置及びその製造方法 | |
| JP3748726B2 (ja) | 量子細線の製造方法 | |
| KR101824776B1 (ko) | Ⅲ-ⅴ족 반도체 재료의 핀 피쳐에서 관통 전위 결함을 제거하는 방법 | |
| JP2004214631A (ja) | アモルファスおよび多結晶シリコンのナノ積層体 | |
| US7687866B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JPH08330582A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JP2006108695A (ja) | 半導体素子 | |
| KR101204709B1 (ko) | 반도체 소자의 제조 방법 | |
| CN108630547B (zh) | Finfet器件及其制备方法 | |
| KR101146956B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060404 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060525 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061010 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061013 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091020 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101020 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111020 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |