KR101824776B1 - Ⅲ-ⅴ족 반도체 재료의 핀 피쳐에서 관통 전위 결함을 제거하는 방법 - Google Patents

Ⅲ-ⅴ족 반도체 재료의 핀 피쳐에서 관통 전위 결함을 제거하는 방법 Download PDF

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마티아스 파슬락
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Abstract

본 개시는 FinFET(fin-like field-effect transistor) 디바이스를 형성하는 방법을 제공한다. 방법은 기판 상에 변형 완화 버퍼(strain-relaxed buffer, SRB) 스택을 형성하는 단계를 포함한다. 제1 SRB 스택은 그 제1 SRB 스택 내에 관통 전위 결함 피쳐를 생성하는 기판과의 격자 미스매치를 갖는다. 방법은 또한 제1 SRB 스택 위에 패터닝된 유전체층을 형성하는 단계를 포함한다. 패터닝된 유전체층은 관통 연장되는 트렌치를 포함한다. 방법은 또한 제1 SRB 스택 위에 그리고 트렌치 내에 제2 SRB 스택을 형성하는 단계를 포함한다. 제2 SRB 스택은 그 제2 SRB 스택의 상위부에 관통 전위 결함이 없도록 기판과의 격자 미스매치를 갖는다.

Description

Ⅲ-Ⅴ족 반도체 재료의 핀 피쳐에서 관통 전위 결함을 제거하는 방법{A METHOD OF REMOVING THREADING DISLOCATION DEFECT FROM A FIN FEATURE OF III-V GROUP SEMICONDUCTOR MATERIAL}
반도체 산업은 디바이스의 고밀도, 고성능 및 저비용에 의해 나노미터 기술 프로세스 노드로 진보되고 있다. 집적 회로(IC) 발전 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 기하학적 사이즈(즉, 제조 공정을 이용하여 만들어낼 수 있는 최소형의 구성요소(또는 라인))가 감소하면서 일반적으로 상승하고 있다. 이 스케일 축소 과정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 혜택을 제공한다. 이러한 스케일 축소는 IC의 처리 및 제조 복잡성을 상승시키며, 이러한 진보가 실현되기 위해서는 IC 제조에서도 유사한 발전이 필요하다. 예를 들어, 화합물 반도체를 포함한 신규한 반도체 재료가 종래의 실리콘 기판을 보충 또는 교체하기 위해 연구되고 있다. 이들 대체 반도체 재료가 종종 우수한 전기 특성을 가지고 있지만, 마찬가지로 종종 그 자체의 난제 집합(sets of challenges)을 가지고 있다. 따라서, 이러한 보다 엄격한(exacting) 재료로의 추이는 새로운 제조 공정의 견인차 중 하나이다. 따라서, 기존의 반도체 제조 공정이 일반적으로 적절하였다 하여도, 모든 면에서 전체적으로 만족스러운 것으로 판명되지는 않는다.
본 개시의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 도면 내의 다양한 피쳐(feature)를 실척으로 도시하지는 않는다. 사실상, 다양한 피쳐의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 반도체 디바이스를 제조하는 예시적인 방법의 흐름도이다.
도 2부터 도 8a 내지 도 8c는 도 1의 방법에 따라 구성된 제조 단계에서의 예시적인 반도체 디바이스의 단면도이다.
도 9는 일부 실시형태에 따른 반도체 디바이스를 제조하는 다른 예시적인 방법의 흐름도이다.
도 10 내지 도 15는 도 9의 방법에 따라 구성된 제조 단계에서의 예시적인 반도체 디바이스의 단면도이다.
도 16은 일부 실시형태에 따른 반도체 디바이스를 제조하는 또 다른 예시적인 방법의 흐름도이다.
도 17a는 일부 실시형태에 따른 반도체 디바이스의 일례의 평면도이다.
도 17b, 도 18a, 도 19a, 도 20a 및 도 21a는 일부 실시형태에 따른 반도체 디바이스의 일례의, 도 17a의 선 A-A를 따른, 평면도이다.
도 17c, 도 18b, 도 19b, 도 20b 및 도 21b는 일부 실시형태에 따른 반도체 디바이스의 일례의, 도 17a의 선 B-B를 따른, 평면도이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 위(over) 또는 상(on)의 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피쳐와 다른 요소(들) 또는 피쳐(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방위와 함께, 사용 또는 동작 시의 장치의 상이한 방위를 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
본 개시는 FinFET(fin-like field-effect transistor) 디바이스에 관한 것이나, 이에 한정되지는 않는다. FinFET 디바이스는, 예컨대 P타입 금속 산화물 반도체(PMOS) FinFET 디바이스와 N타입 금속 산화물 반도체(NMOS) FinFET 디바이스를 비롯한 상보형 금속 산화물 반도체(CMOS, complementary metal-oxide-semiconductor) 디바이스일 수 있다. 이어지는 개시는 본 발명의 다양한 실시형태를 예시하기 위해 FinFET을 일례로 하여 계속될 것이다. 그러나, 본원은 특정 타입의 디바이스에 한정되어서는 안 된다.
도 1은 일부 실시형태에 따른 FinFET 디바이스(200)를 제조하는 방법(100)의 흐름도이다. 방법 이전, 동안, 이후에 추가 단계들이 제공될 수 있으며, 설명하는 단계들의 일부는 방법의 다른 실시형태에 대해 대체 또는 삭제될 수 있는 것은 물론이다. FinFET 디바이스(200)와 이것을 제조하는 방법(100)에 대해 다양한 도면을 참조해서 총괄하여 설명한다.
도 1과 도 2를 참조하면, 방법(100)은 기판(210) 위에 제1 변형 완화 버퍼(SRB, strain-relaxed-buffer)(220)를 형성하는 단계 102에서 시작된다. 기판(210)은 실리콘, 실리콘 게르마늄, 실리콘 게르마늄 탄화물, 게르마늄, 인을 함유한 실리콘(silicon phosphoric), 및 이들의 조합으로 구성된 그룹에서 선택된 제1 반도체 재료를 포함할 수 있다.
다른 실시형태에 있어서, 기판(210)은 그 기판 내에 절연체층이 있는 실리콘 온 절연체(silicon-on-insulator, SOI) 구조를 갖는다. 예시적인 절연체층은 매립된 산화물층(BOX, buried oxide layer)일 수 있다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 접합, 및/또는 다른 적절한 방법을 이용해서 제조될 수 있다.
기판(210)은 관련 기술분야에서 알려져 있는 설계 요건에 따라 다양한 도핑 피쳐를 포함할 수 있다. 일부 실시형태에 있어서, 기판(210)은 설계 요건에 따라 다양한 도핑 영역(예, p타입 기판 또는 n타입 기판)을 포함할 수 있다. 일부 실시형태에 있어서, 도핑 영역은 p타입 또는 n타입 도펀트가 도핑될 수 있다. 예를 들어, 도핑 영역은 붕소 또는 BF2 등의 p타입 도펀트, 인 또는 비소 등의 n타입 도펀트, 및/또는 이들의 조합으로 도핑될 수 있다. 도핑 영역은 n타입 FinFET(NFET)에 맞게 구성될 수도, 또는 그 대신에 p타입 FinFET(PFET)에 맞게 구성될 수도 있다.
본 실시형태에서는, 기판(210) 위에 형성되도록 제2 반도체 재료가 설계되며, 핀 피쳐(fin feature) 및 채널 영역 등의 다양한 피쳐 및 영역이 그 제2 반도체 재료층에 의해 형성될 것이다. 본 실시형태에서, 제2 반도체 재료층은 변형 효과(strained effect) 및 이동도 향상을 위해 격자 상수 미스매치(lattice constant mismatch)에 있어서 기판(210)의 제1 반도체 재료와 상이하다. 일부 실시형태에 있어서, 기판(210)의 제1 반도체 재료는 실리콘을 포함하고, 제2 반도체 재료층은 숙성 실리콘(mature silicon) 제조 기술을 이용해 고성능(고속 또는 고주파수) 디바이스를 위한 실리콘 기판 상에 III-V족 화합물 반도체 활성 영역을 집적시키기 위해 III-V족 화합물 반도체를 포함한다. 제2 반도체 재료층(III-V족 화합물 반도체 등)과 제1 반도체 재료(Si 등)의 큰 격자 미스매치로 인해, 기판(210) 위에 저 결함성 제2 반도체 재료층을 성장시키는 것이 곤란해지고 있다.
본 실시형태에서는, 기판(210) 위에 제2 반도체 재료층을 형성하기 전에, 제1 SRB 스택(220)이 기판(210) 위에 형성된다. 제1 SRB 스택(220)은, 기판(210)과는 상이한 격자 상수를 갖지만 제2 반도체 재료에 대해서는 같은 격자 상수를 가진 재료/재료들을 포함한다. 일부 실시형태에 있어서, 제1 SRB 스택(220)은 III-V족 화합물 반도체 재료를 포함하지만 기판(210)의 제1 반도체 재료는 실리콘을 포함한다. 일부 실시형태에 있어서, 제1 SRB 스택(220)은 관통 전위 결함(threading dislocation defect)에 대해 유효한 필터를 제공하는 SRB층(222)과, 기판(210) 위에 형성될 제2 반도체층에 대한 전기 절연을 강화시키는 제1 버퍼층(224)을 포함한다.
SRB층(222)은 이종의 에피택설 성장한 복합층 또는 복합층들을 포함할 수 있는데, 그 원소들의 농도가 격자 상수를 점진적으로 변하게 함으로써 격자 미스매치는, 기판(210)의 제1 반도체 재료층으로부터 설계되는 제2 반도체 재료층으로 점진적으로 변한다. SRB층(222)은 인듐 알루미늄 비화물(InAlAs), 인듐 인화물(InP), 알루미늄 갈륨 비화물(AlGaAs), 갈륨 비화물(GaAs), 갈륨 비소 인화물(GaAsP), 인듐 갈륨 안티몬(InGaSb), 및/또는 기타 적절한 재료를 포함할 수 있다. 일부 실시형태에 있어서, SRB층(222)은 기판(210)과 물리적으로 접촉한다. SRB층을 형성하는 방법의 일례는 Hudait 등에 의한 논문 Heterogeneous Integration of Enhancement Mode In0 . 7Ga0 . 3As Quantum Well Transistor on Silicon Substrate using Thin (≤ 2㎛) Composite Buffer Architecture for High-Speed and Low-voltage (0.5V) Logic Application [Electron Devices Meeting, 2007. IEDM 2007. IEEE International, Dec. 10, 2007, at 625]에 기재되어 있으며, 이 논문은 그 전체가 본 명세서에 참조로 포함된다.
제1 버퍼층(224)은 SRB층(222) 위에 형성된다. 본 실시형태에 있어서, 제1 버퍼층(224)의 재료는 전자 절연 강화를 위해 SRB층(222)보다 큰 밴드갭(band-gap)을 갖는 것으로 선택된다. 큰 밴드갭을 갖는 제1 버퍼층(224)의 재료는 InAlAs, InP, GaAs, 및/또는 기타 적절한 재료를 포함한다. 제1 SRB 스택(220)은 에피택셜 성장에 의해 형성될 수 있으며, 블랭킷 채널 에피(blanket channel epi)로서 칭해진다. 다양한 예에 있어서, 에피택셜 공정은 CVD 증착 기술(예컨대, VPE(Vapor-Phase Epitaxy) 및/또는 UHV-CVD(Ultra-High Vacuum)), 분자빔 에피택시, 및/또는 기타 적절한 공정을 포함한다.
다시 도 2를 참조하면, 본 실시형태에 있어서, 제1 SRB층(220)의 재료는 기판(210)의 제1 반도체 재료와는 상이한 격자 상수를 갖는다. 따라서, 기판(210)과 제1 SRB 스택(220) 사이에는 그 계면에 미스매치가 존재하여, 제1 SRB 스택(220)에서 결함(226)이 생기게 한다. 본 경우에 있어서, 결함(226)은 관통 전위 결함(threading dislocation defect), 점 결함(point defect), 역위상 경계(antiphase boundary)를 포함할 수 있으며, 이들 결함은 기판(210)과 제1 SRB 스택(220) 사이의 계면에 위치하여 상향으로 연장된다. 일부 실시형태에 있어서, SRB층(222)이 관통 전위 결함에 대한 유효 필터이더라도, 결함 밀도를 더욱 줄이는 것이 필요하다. 본 개시는 제1 SRB 스택(220) 내의, 특히 제2 반도체 재료층이 위에 형성될, 상위부(예, 제1 버퍼층(224))에서 결함(226)을 감소/제거하는 방법을 제공한다.
도 1과 도 3을 참조하면, 방법(100)은 제1 SRB 스택(220) 내에 제1 트렌치(310)를 형성하는 단계 104로 이행한다. 일례로서, 제1 트렌치(310)를 형성하기 위해, 패터닝된 포토레지스트층이 제1 SRB 스택(220) 위에 형성되고, 제1 SRB 스택(220)이 그 패터닝된 포토레지스트층을 통해 에칭된다. 에칭 공정은 습식 에칭 또는 건식 에칭을 포함할 수 있다. 일 실시형태에 있어서, 습식 에칭액은 수산화테트라메틸암모늄(TMAH, tetramethylammonium hydroxide), HF/HNO3/CH3COOH 용액, 또는 기타 적절한 용액을 포함한다. 각각의 에칭 공정은 사용되는 에칭제, 에칭 온도, 에칭액 농도, 에칭 압력, 전원, RF 바이어스 전압, RF 바이어스 전력, 에칭제 유량, 및/또는 기타 적절한 파라미터 등의 다양한 에칭 파라미터로 조정될 수 있다. 예를 들어, 습식 에칭액은 NH4OH, KOH(수산화칼륨), HF(불산), TMAH(수산화테트라메틸암모늄), 기타 적절한 습식 에칭액, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 염소계 화학반응(chlorine-based chemistry)을 이용하는 바이어싱된 플라즈마 에칭 공정을 포함한다. 다른 건식 에칭제 가스는 CF4, NF3, SF6, 및 He를 포함한다. 건식 에칭은 또한 DRIE(deep reactive-ion etching)와 같은 메커니즘을 이용해서 이방성으로 수행될 수도 있다.
본 실시형태에 있어서, 제1 트렌치(310)는 제1 버퍼층(224) 내에 형성되고, 에칭 공정의 깊이가 제어되어 제1 버퍼층(224)의 하위부(224L)가 남아 있게 된다.
도 1과 도 4를 참조하면, 방법(100)은 제1 트렌치(310) 내에 유전체층(410)을 충전하는 단계 106으로 이행한다. 유전체층(410)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 스핀 온 글래스(spin-on-glass), 스핀 온 폴리머(spin-on-polymer), 및/또는 기타 적절한 재료, 및/또는 이들의 조합을 포함할 수 있다. 유전체층(410)은 CVD, PVD, ALD, 열 산화, 스핀 온 코팅, 또는 기타 적절한 기술, 및/또는 이들의 조합에 의해 적층될 수 있다. 과잉 유전체층(410)을 제거하기 위해 화학적 기계 연마(CMP, chemical mechanical polishing) 공정이 그 후에 수행될 수도 있다.
도 1과 도 5를 참조하면, 방법(100)은, 유전체층(410)이 제2 트렌치(420)의 트렌치 벽(425)으로서 기능하도록 제1 SRB 스택(220) 위에 제2 트렌치(420)를 형성하는 단계 108로 이행한다. 일부 실시형태에 있어서, 제2 트렌치(420)는 하위부(224L)를 남겨 두면서 제1 버퍼층(224)의 상위부를 리세싱함으로써 형성된다. 에칭 공정은 유전체층(410)은 실질적으로 에칭하는 일 없이 제1 버퍼층(224)을 선택적으로 에칭하도록 적절하게 선택될 수 있다. 제2 트렌치(420)는 도 5에 도시하는 바와 같이 폭(W)과 높이(H)를 포함한 치수를 갖는다. 제2 트렌치(420)의 종횡비는 H/W가 1.4보다 크게 정의된다.
본 실시형태에 있어서, 제2 트렌치(420)를 형성한 후에, 결함(226)의 일부는 각각의 트렌치 벽(425) 밑에서 끝나는데, 이것은 도면부호 226A로 표시되며, 결함(226)의 일부는 각각의 제2 트렌치(420)의 바닥부에 있는데, 이것은 도면부호 226B로 표시된다.
도 1과 도 6a 내지 도 6c를 참조하면, 방법(100)은 제2 트렌치(420) 내의 제1 SRB 스택(220) 위에 제2 SRB 스택(500)을 성장시키는 단계 110으로 이행한다. 제2 SRB 스택(500)은 제1 SRB 스택(220)과 같은 격자 상수를 갖는 재료/재료들을 포함하므로, 미스매치 결함의 생성이 방지된다. 일부 실시형태에 있어서, 제2 SRB 스택(500)은 III-V족 화합물 반도체 재료를 포함한다. 본 실시형태에 있어서, 제2 SRB 스택(500)의 재료/재료들은 전자 절연 강화를 위해 제1 버퍼층(224)과 같은 밴드갭을 갖는 것으로 선택된다. 제2 SRB 스택(500)은 CVD, VPE, UHV-CVD, 분자 빔 에피택시, 및/또는 기타 적절한 공정에 의해 형성될 수 있다.
일부 실시형태에서는 단계 110에서, 제2 SRB 스택(500)이 제2 버퍼층(510)(도 6a에 도시)을 포함한다. 일 실시형태에 있어서, 제2 버퍼층(510)은 제1 버퍼층(224)과 같은 재료로 구성된다. 본 실시형태에 있어서, 제2 트렌치(420)는, 결함(226B)이 트렌치 측벽(425)에 의해 제2 SRB 스택(500)의 하위부에 트랩되고, 제2 SRB 스택(500)의 상단부(500T)에 결함이 없게 하도록 소정의 종횡비(H/W)를 갖는다. 일 실시형태에 있어서, 제2 트렌치(420)는 종횡비(H/W)가 1.4보다 크도록 설계된다.
대안적 실시형태에서는, 단계 110에서, 제2 SRB 스택(500)이, 제1 SRB 스택(220) 위에 형성된 제2 버퍼층(510)과, 제2 트렌치(420) 내의 제2 버퍼층(510) 위에 형성된 얇은 변형 초격자(SLS, strained-layer-superlattice)층(520)(도 6b에 도시)을 포함하여, 변형을 유도함으로써 결함(226)을 상향으로 연장하지 않게 휘어지게 한다. SLS층(520)은 미스매치 결함의 생성 없이 서로의 상단 상에 에피택셜 성장한 상이한 재료들의 다수의 얇은 층을 포함할 수 있다. 일부 실시형태에 있어서, SLS층(520)의 두께는 약 0.5 nm 내지 약 10 nm의 범위 내에 있다. SLS층(520)은 약 0.5 % 내지 약 4 %의 범위 내에서 제2 버퍼층(520)과의 격자 미스매치를 갖는다. SLS층(520)의 재료/재료들은 전기 절연 강화를 위해 큰 밴드갭을 갖는 것으로 선택되며, InAlAs, GaAs, AlGaAs, AlAsSb AlGaSb, 또는 기타 적절한 재료를 포함할 수 있다. III족 원소 대 V족 원소의 비(ratio)는 절연과 변형 간의 원하는 트레이드오프가 달성되도록 조정될 수 있다. 본 실시형태에 있어서, 제2 트렌치(420)와 SLS층(520)의 적절한 종횡비(H/W)에 의해, 결함(226B)은 제2 SRB 스택(500)의 하위부에 트랩되고, 제2 SRB 스택(500)의 상단부(500T)는 결함이 없게 된다.
또 다른 대안적 실시형태에서는, 단계 110에서, 제2 SRB 스택(500)이 SLS층(520)(도 6c에 도시)을 포함한다. SLS층(520)에 의해 유도된 적절한 변형에 의해, 결함(226B)은 제1 SRB 스택(220)에 트랩되고(휘어지고), 제2 SRB 스택(550)은 결함이 없게 된다.
(도 6a 내지 도 6c에 대해 전술한 실시형태 및 공정과 함께) 도 1과 도 7a 내지 도 7c를 참조하면, 방법(100)은 제2 SRB 스택(550) 위에 제2 반도체 재료층(610)을 형성하는 단계 112로 이행한다. 제2 반도체 재료층(610)은 결함(226B)이 없는 제2 SRB 스택(500)의 상단부(550T)와 물리적으로 접촉한다. 제2 반도체 재료층(610)은 미스매치 결함의 생성을 피하기 위해 제2 SRB 스택(550)과 근접 매칭하는 격자 상수를 갖는다. 제2 반도체 재료층(610)은 InAs, InGaAs, GaSb, InSb, 또는 기타 적절한 재료 등의 III-V족 화합물 반도체를 포함한다. 제2 반도체 재료층(610)은 에피택셜 성장에 의해 적층될 수 있다. 에피택셜 공정은 CVD 증착 기술, 분자 빔 에피택시, 및/또는 기타 적절한 공정을 포함할 수 있다. 과도한 제2 반도체 재료층(610)을 제거하기 위해 CMP 공정이 그 후에 수행될 수도 있다.
게이트 및 소스/드레인 피쳐 등의 다양한 활성 영역이 제2 반도체 재료층(610)의 각각의 부분에 의해 형성될 수 있다. 예를 들어, (도 7a 내지 도 7c에 대해 전술한 실시형태 및 공정과 함께) 도 8a 내지 도 8c에 도시하는 바와 같이, 핀 피쳐(620)가 제2 반도체 재료층(610)에 의해 형성되고, 게이트(630) 스택이 핀 피쳐(620)의 일부를 둘러싸면서 기판(210) 위에 형성된다. 전술한 바와 같이, 제2 반도체 재료층(610)은 변형 효과 및 이동도 향상을 위해 격자 상수 미스매치에 있어서 기판(210)의 제1 반도체 재료와 상이하다. 한편, 제1 SRB 스택(220) 내의 제2 버퍼층(224)과 함께, 제2 SRB 스택(500)은 이들 활성 영역 및 피쳐에 대해 적절한 전기 절연을 제공한다.
추가 단계들이 방법(100)의 이전, 도중, 및 이후에 제공될 수 있으며, 설명한 단계들의 일부는 방법(100)의 추가 실시형태를 위해 대체, 삭제, 또는 이동할 수도 있다. 본 개시의 사상 및 범주에서 일탈하지 않고서 다른 대안 또는 실시형태가 있을 수 있다.
도 9는 반도체 디바이스(1500)를 제조하는 다른 예시적인 방법(1000)의 흐름도이다. 제1 단계 1002는 방법(100)의 단계 102에 대해 전술한 바와 같다. 이에, 단계 102에 대한 앞의 설명이 단계 1002에도 적용 가능하다. 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복한다. 이 반복은 반복된 참조 번호 및/또는 문자가 다른 식으로 언급하지 않는 한 다양한 실시형태들 사이에서 유사한 피쳐를 가리키게 하는 단순함과 명료함을 위한 것이다.
도 9와 도 10을 참조하면, 방법(1000)은 제1 SRB 스택(220) 위에 제3 반도체 재료층(710)을 적층하는 단계 1004로 이행한다. 게이트 및 소스/드레인 등의 다양한 활성 영역이 제3 반도체 재료층(710)의 각각의 부분에 의해 형성될 수 있다. 본 실시형태에 있어서, 제3 반도체 재료층(710)은 변형 효과 및 이동도 향상을 위해 격자 상수 미스매치에 있어서 기판(210)의 제1 반도체 재료와 상이하다. 제3 반도체 재료층(710)은 InAs, InGaAs, GaSb, InSb, 또는 기타 적절한 재료 등의 III-V족 화합물 반도체를 포함한다. 제3 반도체 재료층(710)은 제1 SRB 스택(220)의 용융 온도보다 낮은 용융 온도를 갖는 것으로 선택된다. 일부 실시형태에 있어서, 제3 재료층(710)의 용융 온도는 제1 SRB 스택(220)의 용융 온도보다 약 20 % 이상 낮다. 일 실시형태에 있어서, 제3 반도체 재료층(710)은 약 720℃의 용융 온도를 갖는 GaSb이고, 제1 SRB 스택(220) 내의 제1 버퍼층(224)은 약 1100℃ 내지 약 1600℃의 범위 내의 용융 온도를 갖는 InAlAs이다.
제3 반도체층(710)은 도 7a와 관련하여 전술한 제2 반도체 재료층(610)과 많은 면에서 유사하게 형성된다. 결함(226)은 제3 반도체 재료층(710)으로 상향 연장된다.
도 9과 도 10을 참조하면, 방법(1000)은 기판(210) 위에 복수의 핀 피쳐(715)를 형성하는 단계 1006으로 이행한다. 핀 피쳐(715)는 제3 피쳐(720)를 형성하기 위해 제1 버퍼층(224)의 상위부와 제3 반도체 재료층(710)을 에칭함으로써 형성된다. 일부 실시형태에 있어서, 에칭 공정은 제1 버퍼층(224)의 하위부(224L)가 남아 있도록 제어된다. 제3 트렌치(720)는 도 3과 관련하여 전술한 제1 트렌치(310)와 많은 면에서 유사하게 형성된다.
도 9와 도 12를 참조하면, 방법(1000)은 제3 트렌치(720) 내에 유전체층(410)을 충전하는 단계 1008로 이행한다. 제3 트렌치(720)는 도 4와 관련하여 전술한 제1 트렌치(310)의 충전과 많은 면에서 유사하게 충전된다.
도 9와 도 13을 참조하면, 방법(1000)은 핀 피쳐(715)의 제3 반도체 재료층(710)을 노출시키기 위해 유전체층(410)을 리세싱하는 단계 1010으로 이행한다. 유전체층(410)은 습식 에칭, 건식 에칭 또는 이들의 조합에 의해 리세싱된다. 일부 실시형태에 있어서, 에칭 공정은 제3 반도체 재료층(710)은 실질적으로 에칭하지 않고서 유전체층(410)을 선택적으로 에칭하는 것으로 적절하게 선택된다. 핀 피쳐(715)의 일부는 결함(226)을 갖는데, 이것은 핀 피쳐(715D)로서 표시된다.
도 9과 도 14를 참조하면, 방법(1000)은 핀 피쳐(715D) 내의 결함(226)을 해결(cure)/제거하기 위해 어닐링 공정을 수행하는 단계 1012로 이행한다. 결함(226)은 어닐링 공정의 적절한 분위기 및 승온에서 핀 피쳐(715D)를 통해 전파된다. 따라서, 결함(226)은 핀 피쳐(715D)에서 어닐링된다. 일부 실시형태에 있어서, 어닐링 공정은 수소(H2) 주위 환경에서 행해진다. 일부 실시형태에 있어서, 어닐링 공정은 AsH3 주위 환경에서 행해진다. 어닐링 공정은 급속 열 어닐(rapid thermal anneal, RTA), 또는 밀리세컨드 레이저 열 어닐 등의 밀리세컨드 열 어닐(millisecond thermal anneal, MSA)일 수 있다. 일 실시형태에 있어서, 어닐링 공정은 급속 열 어닐(RTA) 툴에서 구현될 수 있다. 전술한 바와 같이, 제3 반도체 재료층(710)은 제1 SRB 스택(220)의 용융 온도보다 낮은 용융 온도를 갖는다. 본 실시형태에 있어서, 어닐링 공정의 온도는 제3 반도체 재료층(710)의 용융 온도 미만으로 적절하게 선택된다. 일례로서, 제3 반도체 재료층(710)은 InAs이고, 어닐링 공정은 AsH3 주위 환경에서 약 400℃ 내지 650℃의 온도 범위로 수행된다.
추가 단계들이 방법(1000)의 이전, 도중, 및 이후에 제공될 수 있으며, 설명한 단계들의 일부는 방법(1000)의 추가 실시형태를 위해 대체, 삭제, 또는 이동할 수도 있다. 본 개시의 사상 및 범주에서 일탈하지 않고서 다른 대안 또는 실시형태가 있을 수 있다. 예를 들어, 결함(226)이 핀 피쳐(715D)로부터 이동한 후에, 도 15에 도시하는 바와 같이, 하이k(high-k)/금속 게이트(HK/MG) 스택(730)이 핀 피쳐(715) 위를 둘러싸면서 기판(210) 위에 형성된다.
도 16은 반도체 디바이스(4100)를 제조하는 다른 예시적인 방법(2000)의 흐름도이다. 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복한다. 이 반복은 반복된 참조 번호 및/또는 문자가 다른 식으로 언급하지 않는 한 다양한 실시형태들 사이에서 유사한 피쳐를 가리키게 하는 단순함과 명료함을 위한 것이다.
도 16과 도 17a 내지 도 17c를 참조하면, 방법(2000)은 FinFET 전구체(4005)를 수용하는 단계 2002에서 시작된다. FinFET 전구체(4005)는 기판(210)과, 그 기판(210) 위에 형성된 제1 SRB 스택(220)을 포함한다. FinFET 전구체(4005)는 또한 기판(210)의 활성 영역을 절연시키기 위해 기판(210) 상에 형성된 절연 영역(3100)을 포함할 수 있다. 절연 영역(3100)은 다양한 영역을 규정하여 전기적으로 절연시키는, STI(shallow trench isolation) 등의 전통적인 절연 기술을 이용해 형성될 수 있다. 절연 영역(3100)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 에어 갭, 기타 적절한 재료, 또는 이들의 조합을 포함한다.
FinFET 전구체(4005)는 제1 SRB 스택(220) 위에 제3 반도체 재료층(710)을 갖는 핀 피쳐(3200)를 포함한다. 결함(226)은 상향으로 핀 피쳐(3200)에 전파된다. 본 실시형태에 있어서, 제3 반도체 재료층(710)은 제1 SRB 스택(220)의 용융 온도보다 낮은 용융 온도를 갖는 것으로 선택된다. FinFET 전구체(4005)는 또한 핀 피쳐(3200)의 일부 위를 둘러싸면서 기판(210) 위에 형성되는 하나 이상의 더미 게이트 스택(3300)을 포함한다. 더미 게이트 스택(3300)은 나중에 하이k(HK) 및 금속 게이트(MG)로 교체된다. 더미 게이트 스택(3300)은 폴리실리콘층(3310)을 포함할 수 있다. 더미 게이트 스택(3300)은 적층, 포토리소그래피 패터닝, 및 에칭 공정을 비롯한 프로시저에 의해 형성될 수 있다. 적층 공정은 CVD, PVD, ALD, 기타 적절한 방법, 및/또는 이들의 조합을 포함한다. 포토리소그래피 패터닝 공정은 포토레지스트 코팅(예, 스핀 온 코팅), 소프트 베이킹, 마스크 얼라인, 노광, 노광후 베이킹, 포토레지스트 현상, 세정, 건조(예, 하드 베이킹), 기타 적절한 공정, 및/또는 이들의 조합을 포함한다. 에칭 공정은 건식 에칭, 습식 에칭, 및/또는 기타 에칭 방법(예, 반응성 이온 에칭)을 포함한다.
FinFET 전구체(4005)는 또한 기판(210) 위에 형성되는 소스/드레인 피쳐(3400)를 포함할 수 있다. 소스/드레인 피쳐(3400)는, 핀 피쳐(3200)의 일부를 리세싱하여 그 리세싱된 핀 피쳐(3200) 상에 반도체 재료층을 에피택셜 성장시켜 형성될 수 있다. 반도체 재료층은 게르마늄(Ge) 또는 Si 등의 원소 반도체 재료, 또는 갈륨 비화물(GaAs), 알루미늄 갈륨 비화물(AlGaAs) 등의 화합물 반도체 재료, 또는 실리콘 게르마늄(SiGe), 갈륨 비화물 인(GaAsP) 등의 반도체 합금을 포함한다.
FinFET 전구체(4005)는 또한 더미 게이트 스택(3300) 사이를 비롯해, 기판(210) 위에 형성되는 층간 유전체(ILD, interlayer dielectric)층(3500)을 포함할 수 있다. ILD층(3500)은 실리콘 산화물, 산질화물 또는 기타 적절한 재료를 포함한다.
도 16과 도 18a 내지 도 18b를 참조하면, FinFET 전구체(4005)가 수용되면, 방법(2000)은 게이트 트렌치(3600)를 형성하기 위해 더미 게이트 스택(3300)을 제거하여, 핀 피쳐(3200)의 각각의 부분이 게이트 트렌치(3600) 내에 노출되는 단계 2400로 이행한다. 더미 게이트 스택(3300)은 리소그래피 패턴 및 에칭 공정에 의해 제거될 수 있다. 이와 달리, 더미 게이트 스택(3300)은 선택적 습식 에칭 또는 선택적 건식 에칭에 의해 제거될 수 있다. 습식 에칭 용액은 TMAH, HF/HNO3/CH3COOH 용액, NH4OH, KOH, HF, 또는 기타 적절한 용액을 포함한다.
도 16과 도 19a 내지 도 19b를 참조하면, 방법(2000)은 핀 피쳐(3200) 밑에 SRB 오목부(3700)를 형성하기 위해 핀 피쳐(3200)의 하부를 비롯해 게이트 트렌치(3600) 내의 제1 SRB 스택(220)을 에칭하는 단계 2006으로 이행한다. 일부 실시형태에 있어서, 에칭 공정은 핀 피쳐(3200) 및 ILD층(3500)을 실질적으로 에칭하지 않고서 제1 SRB 스택(220)을 선택적으로 에칭하도록 적절하게 선택된다. 제1 SRB 스택(220)은 선택적 습식 에칭, 선택적 건식 에칭, 및/또는 이들의 조합에 의해 에칭된다. 이에, 게이트 트렌치(3600)에서, 핀 피쳐(3200)의 각각의 부분은 SRB 오목부(3700)에 의해 제1 SRB 스택(220)으로부터 이격되어 있다. 설명의 편의상, 핀 피쳐(3200) 내의 결함(226)은 226F로 표시된다.
도 16과 도 20a 내지 도 20b를 참조하면, 방법(2000)은 핀 피쳐(3200)로부터의 결함(226F)을 해결(cure)/제거하기 위해 어닐링 공정을 수행하는 단계 2008로 이행한다. 따라서, 결함(226F)이 핀 피쳐(3200)에서 어닐링된다. 핀 피쳐 밑에 형성된 SRB 오목부(3700)는 게이트 트렌치(3600) 내의 핀 피쳐(3200)로부터 관통 전위 결함을 제거하는 효율을 향상시킨다. 어닐링 공정은 도 14와 관련하여 전술한 어닐링 공정과 많은 면에서 유사하게 행해진다. 본 실시형태에 있어서, 어닐링 공정의 온도는 제3 반도체 재료층(710)의 용융 온도 미만으로 적절하게 선택된다.
추가 단계들이 방법(2000)의 이전, 도중, 및 이후에 제공될 수 있으며, 설명한 단계들의 일부는 방법(2000)의 추가 실시형태를 위해 대체, 삭제, 또는 이동할 수도 있다. 본 개시의 사상 및 범주에서 일탈하지 않고서 다른 대안 또는 실시형태가 있을 수 있다. 예를 들어, 결함(226F)이 이동한 후에, 하이k/금속 게이트(HK/MG) 스택(3800)이, 도 21a 내지 도 21b에 도시하는 바와 같이, 올 어라운드 게이트 구조(all-around-gate structure)를 형성하기 위해 게이트 트렌치(3600) 내의 핀 피쳐(3200) 위를 둘러싸면서 구조(210) 위에 형성된다.
전술한 바에 기초하여, 본 개시는 구조의 상위부로부터 관통 전위 결함(threading dislocation defect)을 제거하는 방법을 제공하는데, 이 상위부 위에는 III-V족 반도체 재료의 핀 피쳐가 형성될 것이다. 방법은 유전체 트렌치 내의 제1 SRB 스택 위에 제2 SRB 스택을 성장시키고, 전기 절연성을 높이기 위해 제1 및 제2 SRB 스택 내에 버퍼층을 설치하며, 그 구조의 하위부 내에서의 관통 전위 결함의 트랩을 강화시키기 위해 제2 SRB 스택 내에 SLS층을 설치하는 등의 다양한 기술을 채택한다. 본 개시는 또한 III-V족 반도체 재료의 핀 피쳐로부터의 기존의 관통 전위 결함을 제거하기 위해 어닐링 공정을 적용하는 방법을 제공한다. 방법은 또한 핀 피쳐로부터 관통 전위 결함을 제거하는 효율을 높이기 위해 핀 피쳐 아래에 SRB 트렌치를 형성하는 기술을 채택한다.
본 개시는 반도체 디바이스를 제조하기 위한 방법을 제공한다. 방법은 기판 위에 변형 완화 버퍼(strain-relaxed buffer, SRB) 스택을 형성하는 단계를 포함한다. 제1 SRB 스택은 그 제1 SRB 스택 내에 관통 전위 결함 피쳐를 생성하는 기판과의 격자 미스매치를 갖는다. 방법은 또한 제1 SRB 스택 위에 패터닝된 유전체층을 형성하는 단계를 포함한다. 패터닝된 유전체층은 관통 연장되는 트렌치를 포함한다. 방법은 또한 제1 SRB 스택 위에 그리고 트렌치 내에 제2 SRB 스택을 형성하는 단계를 포함한다. 제2 SRB 스택은 그 제2 SRB 스택의 상위부에 관통 전위 결함이 없게 하도록 기판과의 격자 미스매치를 갖는다.
다른 실시형태에 있어서, 방법은 기판 위에 변형 완화 버퍼(strain-relaxed buffer, SRB) 스택을 형성하는 단계를 포함한다. SRB 스택은 그 SRB 스택 내에 관통 전위 결함 피쳐를 생성하는 기판과의 격자 미스매치를 갖는다. 방법은 또한 SRB 스택 위에 반도체 재료층을 형성하는 단계를 포함한다. 반도체 재료층은 기판과의 격자 미스매치를 갖고 관통 전위 결함 피쳐를 갖는다. 반도체 재료층은 SRB 스택의 용융 온도보다 낮은 용융 온도를 갖는다. 방법은, 또한 반도체 재료층이 핀 피쳐의 상위부이고 SRB 스택이 핀 피쳐의 하위부인 핀 피쳐를 형성하는 단계와, 반도체 재료층으로부터 관통 전위 결함을 제거하기 위해 어닐링 공정을 수행하는 단계를 포함한다. 어닐링 공정의 온도는 반도체 재료층의 용융 온도보다 낮다.
또 다른 실시형태에 있어서, 방법은 기판 위에 변형 완화 버퍼(strain-relaxed buffer, SRB) 스택을 형성하는 단계를 포함한다. SRB 스택은 그 SRB 스택 내에 관통 전위 결함 피쳐를 생성하는 기판과의 격자 미스매치를 갖는다. 방법은 또한 SRB 스택 위에 반도체 재료층의 핀 피쳐를 형성하는 단계를 포함한다. 반도체 재료층은 관통 전위 결함 피쳐를 갖는다. 방법은 SRB 오목부를 형성하기 위해 핀 피쳐 아래의 SRB 스택의 일부를 제거하는 단계와, 핀 피쳐로부터 관통 전위 결함을 제거하기 위해, SRB 오목부가 아래에 있는 핀 피쳐에 대해 어닐링 공정을 수행하는 단계를 포함한다.
이상은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 반도체 디바이스 제조 방법에 있어서,
    기판 위에 제1 변형 완화 버퍼(first strain-relaxed buffer, SRB) 스택을 형성하는 단계로서, 상기 제1 SRB 스택은 그 제1 SRB 스택 내에 관통 전위 결함(threading dislocation defect) 피쳐를 생성하는 상기 기판과의 격자 미스매치(lattice mismatch)를 갖는 것인 상기 제1 SRB 스택 형성 단계와,
    상기 제1 SRB 스택 위에 패터닝된 유전체층을 형성하는 단계로서, 상기 패터닝된 유전체층은 관통 연장되는 트렌치를 포함하는 것인 상기 패터닝된 유전체층 형성 단계와,
    상기 제1 SRB 스택 위에 그리고 상기 트렌치 내에 제2 SRB 스택을 형성하는 단계
    를 포함하고,
    상기 제2 SRB 스택은 그 제2 SRB 스택의 상위부에 관통 전위 결함이 없게 하도록 상기 기판과의 격자 미스매치를 갖는 것인 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 트렌치 내의 상기 제2 SRB 스택 위에 반도체 재료층을 에피택셜 적층하는 단계를 더 포함하고, 상기 반도체 재료층은 상기 제2 SRB 스택과 매칭하는 격자 상수를 갖고, 상기 반도체 재료층에는 관통 전위 결함이 없는 것인 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 관통 전위 결함 피쳐는 상기 제2 SRB 스택의 하위부로 연장되는 것인 반도체 디바이스 제조 방법.
  4. 제1항에 있어서, 상기 기판 위에 상기 제1 SRB 스택을 형성하는 단계는,
    상기 기판 위에 SRB층을 에피택셜 적층하는 단계와,
    상기 SRB층 위에 제1 버퍼층을 에피택셜 적층하는 단계를 포함하고, 상기 제1 버퍼층은 상기 SRB층과 비교해 더 큰 밴드갭(band-gap)을 갖는 것인 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 제1 SRB 스택 위에 그리고 상기 트렌치 내에 상기 제2 SRB 스택을 형성하는 단계는,
    상기 제1 SRB 스택 위에 변형 초격자(strained-layer-superlattice, SLS)층을 형성하는 단계를 포함하고, 상기 SLS층에는 어떤 관통 전위 결함 피쳐도 없는 것인 반도체 디바이스 제조 방법.
  6. 제1항에 있어서, 상기 제1 SRB 스택 위에 그리고 상기 트렌치 내에 상기 제2 SRB 스택을 형성하는 단계는,
    상기 제1 SRB 스택 위에 제2 버퍼층을 형성하는 단계를 포함하고, 상기 관통 전위 결함 피쳐는 상기 제2 버퍼층의 하위부로 연장되고, 상기 제2 버퍼의 상위부에는 어떤 관통 전위 결함 피쳐도 없는 것인 반도체 디바이스 제조 방법.
  7. 제1항에 있어서, 상기 제1 SRB 스택 위에 그리고 상기 트렌치 내에 상기 제2 SRB 스택을 형성하는 단계는,
    상기 제1 SRB 스택 위에 제2 버퍼층을 형성하는 단계로서, 상기 관통 전위 결함 피쳐는 상기 제2 버퍼층의 하위부로 연장되고, 상기 제2 버퍼의 상위부에는 어떤 관통 전위 결함 피쳐도 없는 것인 상기 제2 버퍼층 형성 단계와,
    상기 제2 버퍼층 위에 변형 초격자(SLS)층을 형성하는 단계를 포함하고, 상기 SLS층에는 어떤 관통 전위 결함 피쳐도 없는 것인 반도체 디바이스 제조 방법.
  8. 제1항에 있어서, 상기 제1 SRB 스택 위에 패터닝된 유전체층을 형성하는 단계는,
    SRB 트렌치들을 형성하기 위해 상기 제1 SRB 스택을 에칭하는 단계와,
    상기 유전체층으로 상기 SRB 트렌치들을 충전하는 단계와,
    상기 제1 SRB 스택의 상위부를 제거하는 단계를 포함하는 반도체 디바이스 제조 방법.
  9. 반도체 디바이스 제조 방법에 있어서,
    기판 위에 변형 완화 버퍼(SRB) 스택을 형성하는 단계로서, 상기 SRB 스택은 그 SRB 스택 내에 관통 전위 결함 피쳐를 생성하는 상기 기판과의 격자 미스매치를 갖는 것인 상기 SRB 스택 형성 단계와,
    상기 SRB 스택 위에 반도체 재료층을 형성하는 단계로서, 상기 반도체 재료층은 상기 기판과의 격자 미스매치를 갖고, 상기 관통 전위 결함 피쳐를 가지며, 상기 반도체 재료층은 상기 SRB 스택의 용융 온도보다 낮은 용융 온도를 갖는 것인 상기 반도체 재료층 형성 단계와,
    핀 피쳐를 형성하는 단계로서, 상기 반도체 재료층은 상기 핀 피쳐의 상위부이고 상기 SRB 스택은 상기 핀 피쳐의 하위부인 것인 상기 핀 피쳐 형성 단계와,
    상기 반도체 재료층으로부터 상기 관통 전위 결함 피쳐를 제거하기 위해 어닐링 공정을 수행하는 단계
    를 포함하고,
    상기 어닐링 공정의 온도는 상기 반도체 재료층의 상기 용융 온도보다 낮은 것인 반도체 디바이스 제조 방법.
  10. 반도체 디바이스 제조 방법에 있어서,
    기판 위에 변형 완화 버퍼(SRB) 스택을 형성하는 단계로서, 상기 SRB 스택은 그 SRB 스택 내에 관통 전위 결함 피쳐를 생성하는 상기 기판과의 격자 미스매치를 갖는 것인 상기 SRB 스택 형성 단계와,
    상기 SRB 스택 위에 반도체 재료층의 핀 피쳐를 형성하는 단계로서, 상기 반도체 재료층은 상기 관통 전위 결함 피쳐를 갖는 것인 상기 핀 피쳐 형성 단계와,
    SRB 오목부를 형성하기 위하여 상기 핀 피쳐 아래의 상기 SRB 스택의 일부를 제거하는 단계와,
    상기 핀 피쳐로부터 관통 전위 결함을 제거하기 위해, 상기 SRB 오목부가 아래에 있는 핀 피쳐에 대해 어닐링 공정을 수행하는 단계
    를 포함하는 반도체 디바이스 제조 방법
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