TW201635385A - 半導體裝置之製造方法 - Google Patents

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Abstract

本揭露內容提供一種形成鰭式電晶體(FinFET)裝置的方法。此方法包含形成第一應變釋放緩衝(SRB)堆疊於基板之上。第一SRB堆疊與基板間具有晶格不匹配，其產生螺旋狀差排缺陷特徵於該第一SRB堆疊之中。此方法也包含形成圖案化介電層於第一SRB堆疊上。圖案化介電層包含延伸穿透其中的溝渠。此方法也包含於溝渠範圍內形成第二SRB堆疊於第一SRB堆疊之上。第二SRB堆疊與基板間具有晶格不匹配，使得第二SRB堆疊之上部無螺旋狀差排缺陷。

Description

半導體裝置之製造方法
本揭示內容係有關於半導體積體電路領域，特別是有關於一種具有鰭片結構之半導體積體電路及其製造方法。
為了追求更高的裝置密度、更高的效能和更低的成本，半導體產業已經進步到奈米節點的製程技術。在積體電路(IC)的演化中，功能性密度(即單位晶圓面積上的內連線裝置數量)已普遍增加，而幾何尺寸(即使用的製程所能製造出最小組件或線)已經減小。尺寸減小製程一般而言藉著提升生產效率並降低相關成本而提供益處；然而也提高處理和製造積體電路的複雜度。為了實現這些優點，需要發展相關的積體電路製造技術。舉例來說，研究新的半導體材料，如化合物半導體，以補充或替換傳統的矽基板。而這些替代半導體材料通常具有優異的電學性質，但也伴隨著一堆新的挑戰。轉進使用更困難的材料將驅動新的製程技術。因此，雖然現存的半導體製程已大敷使用，仍未滿足各方面的需求。
本揭露內容提供一種製造半導體裝置之方法。此方法包含形成第一應變釋放緩衝(SRB)堆疊於基板上。SRB堆疊與基板間具有晶格不匹配，其產生螺旋狀差排缺陷特徵於第一SRB堆疊之中。此方法還包含形成圖案化介電層於第一SRB堆疊之上。圖案化介電層包含延伸穿越其中之溝渠。此方法更包含於溝渠範圍之內，形成第二SRB堆疊於第一SRB堆疊之上。第二SRB堆疊與基板間具有晶格不匹配，使得第二SRB堆疊之上部無螺旋狀差排缺陷。
在另一實施例中，提供一種包含形成SRB堆疊於基板上之方法。SRB堆疊與基板間具有晶格不匹配，其產生螺旋狀差排缺陷特徵於SRB堆疊之中。此方法也包含形成半導體材料層於SRB堆疊之上。半導體材料層與基板間具有晶格不匹配且具有螺旋狀差排缺陷特徵。半導體材料層具有比SRB堆疊還低之熔點。此方法還包含形成鰭片特徵，使得半導體材料層成為鰭片特徵的上部，而SRB堆疊成為鰭片特徵的下部。並進行退火製程以去除半導體材料層內的螺旋狀差排缺陷特徵。退火製程的溫度低於半導體材料層的熔點。
在又一實施例中，提供一種包含形成SRB堆疊於基板上之方法。SRB堆疊與基板間具有晶格不匹配，其產生螺旋狀差排缺陷特徵於SRB堆疊之中。此方法也包含形成半導體材料層的鰭片特徵於SRB堆疊之上。半導體 材料層具有螺旋狀差排缺陷特徵。此方法更包含去除部分位於鰭片特徵下方的SRB堆疊，以形成SRB凹陷。並對具有SRB凹陷於其下方之鰭片特徵進行退火製程，以去除鰭片特徵內的螺旋狀差排缺陷。
100‧‧‧方法
102、104、106、108、110、112‧‧‧步驟
200‧‧‧鰭式電晶體裝置
210‧‧‧基板
220‧‧‧第一應變釋放緩衝層堆疊
222‧‧‧應變釋放緩衝層層
224‧‧‧第一緩衝層
224L‧‧‧第一緩衝層224的下部
226‧‧‧缺陷
226A‧‧‧缺陷
226B‧‧‧缺陷
226F‧‧‧鰭片特徵3200中的缺陷226
310‧‧‧第一溝渠
410‧‧‧介電層
420‧‧‧第二溝渠
425‧‧‧溝渠壁
500‧‧‧第二應變釋放緩衝層堆疊
500T‧‧‧第二應變釋放緩衝層堆疊500的上部
510‧‧‧第二緩衝層
520‧‧‧應力層超晶格(SLS)層
610‧‧‧第二半導體材料層
620‧‧‧鰭片結構
630‧‧‧閘極
710‧‧‧第三半導體材料層
715‧‧‧鰭片結構
715D‧‧‧鰭片特徵
720‧‧‧第三溝渠
730‧‧‧高介電常數/金屬閘極(HK/MG)堆疊
1000‧‧‧方法
1002、1004、1006、1008、1010、1012‧‧‧步驟
1500‧‧‧半導體裝置
2000‧‧‧方法
2002、2004、2006、2008‧‧‧步驟
3100‧‧‧隔離區域
3200‧‧‧鰭片特徵
3300‧‧‧虛擬閘極
3310‧‧‧多晶矽層
3400‧‧‧源極/汲極特徵
3500‧‧‧層間介電(ILD)層
3600‧‧‧閘極溝渠
3700‧‧‧應變釋放緩衝層凹陷
3800‧‧‧高介電常數/金屬閘極(HK/MG)
4005‧‧‧鰭式電晶體之前驅物
4100‧‧‧半導體裝置
A-A‧‧‧線A-A
B-B‧‧‧線B-B
H‧‧‧高度
W‧‧‧寬度
當讀到隨附的圖式時，從以下詳細的敘述可充分瞭解本發明的各方面。值得注意的是，根據工業上的標準實務，各種特徵不是按比例繪製。事實上，為了清楚的討論，各種特徵的尺寸可任意增加或減少。
第1圖係根據一些實施例，一種製造半導體裝置方法的示意流程圖。
第2圖至第8C圖係根據第1圖的方法，各製造階段之半導體裝置的示意剖面圖。
第9圖係根據一些實施例，另一種製造半導體裝置方法的示意流程圖。
第10圖至第15圖係根據第9圖的方法，各製造階段之半導體裝置的示意剖面圖。
第16圖係根據一些實施例，又另一種製造半導體裝置方法的示意流程圖。
第17A圖係根據一些實施例，一種半導體裝置的示意上視圖。
第17B、18A、19A、20A、21A圖係根據一些實施例，一種半導體裝置沿著第17A圖之線A-A的示意剖面圖。
第17C、18B、19B、20B、21B圖係根據一些實施例，一種半導體裝置沿著第17A圖之線B-B的示意剖面圖。
以下的揭露內容提供許多不同的實施例或實例，以實現本發明的不同特徵。特定實例的組成及佈局敘述如下，以簡化本發明。當然這些僅是實例，並非用以限制。舉例而言，在敘述中，第一特徵形成於第二特徵上方或之上時，隨之而來可包含實施例，其中第一及第二特徵形成以直接接觸；且亦可包含實施例，其中額外的特徵可形成於第一及第二特徵之間，因此第一及第二特徵可不直接接觸。此外，本發明可在各實例中重複元件編號及/或文字。重複的目的在於簡化且明確，但不在其中決定介於所討論的多種實施例及/或組態之間的相對關係。
此外，空間上的相對用語，例如「在..之下」、「以下」、「下」、「上方」、「上」及其類，在此為了易於敘述可用以描述如圖所示的元件或特徵對於其他元件或特徵的相對關係。除了圖示所描繪的面向之外，空間上的相對用語意旨於圍繞所使用或操作的裝置的不同面向。要不然就是，設備可被導向(旋轉90度或於其他面向)，且在此所用的空間上的相對描述符號可據此同樣的被解讀。此外，「由…所製成」其意思表示「包含…」或「由…所構成」。
本揭露內容針對但不侷限於鰭式場效電晶體(FinFET)裝置。舉例來說，鰭式電晶體裝置可能為互補式 金氧半導體(CMOS)裝置，包含P型金氧半電晶體(PMOS)裝置和N型金氧半電晶體(NMOS)裝置。後述之揭露內容將以鰭式電晶體為例子來說明本發明中各態樣的實施例。然而，本揭露內容之應用面向不單只侷限於單一類型的裝置。
第1圖為根據一些實施例，一種用於製造鰭式場效電晶體裝置200之方法100的流程圖。可於此方法進行前、進行期間與進行後提供額外的步驟，且其中所描述的一些步驟可被刪除或取代為此方法中的其它實施例。鰭式電晶體裝置200及其製造方法100，將於後參考各圖一併描述之。
請參照第1圖和第2圖，方法100起始於步驟102，其係形成一第一應變釋放緩衝(SRB)堆疊220於基板210之上。基板210可能包含第一半導體材料，包含矽、矽鍺、碳化矽鍺(silicon germanium carbide)、鍺、磷化矽及其任意之組合。
在另一實施例中，基板210具有絕緣層覆矽(SOI)結構，其具有絕緣層於基板之中。一種示意性的絕緣層包含埋藏氧化層(BOX)。可藉由氧離子植入矽晶隔離法(SIMOX)、晶圓貼合(bonding)和/或其他適合的方法來製造絕緣層覆矽(SOI)基板。
如習知技術，根據設計需求，基板210可能包含各態樣的摻雜特徵。在一些實施例中，根據設計需求(例如：P型基板或N型基板)，基板210可能包含各態樣的摻雜區域。在一些實施例中，摻雜區域可能摻雜P型或N型摻雜質。舉例來說，摻雜區域可能摻雜P型摻雜質，如硼或二氟 化硼(BF2)；或N型摻雜質，如磷或砷和/或其任意之組合。摻雜區域可能配置成N型鰭式電晶體(NFET)或P型鰭式電晶體(PFET)。
在本實施例中，第二半導體材料層形成於基板210之上，且其將形成各態樣的特徵或區域(例如：鰭片結構和通道區域)。在本實施例中，第二半導體材料層異於基板210的第一半導體材料，且其具有晶格常數不匹配以產生應變效應並提升遷移率(mobility)。在一些實施例中，基板210的第一半導體材料包含矽；而第二半導體材料層則包含III-V族化合物半導體，以便於使用成熟的矽製造技術，整合III-V族化合物半導體的主動區域至矽基板上，藉以提升裝置的使用效能(高速或高頻)。由於第二半導體材料層(例如：III-V族化合物半導體)和第一半導體材料(例如：矽)中具有嚴重的晶格不匹配，在基板210上長出低缺陷的第二半導體材料層是頗具挑戰性的。
在本實施例中，在基板210上形成第二半導體材料層之前，先形成第一SRB堆疊220於基板210之上。第一SRB堆疊220包含材料/材料的堆疊，其具有異於基板210但相近於第二半導體材料的晶格常數。在一些實施例中，第一SRB堆疊220包含III-V族化合物半導體材料，而基板210的第一半導體材料則包含矽。在一些實施例中，形成第一SRB堆疊220於基板210上，其包含SRB層222及第一緩衝層224，前者能有效過濾螺紋狀差排而後者能提升第二半導體層的電子絕緣性。
SRB層222可能包含異質磊晶成長的複合層或多層結構，其中元素的濃度及晶格常數，沿著基板210的第一半導體材料層往設計的第二半導體材料層的方向緩慢變化。SRB層222可能包含砷化鋁銦(InAlAs)、磷化銦(InP)、砷化鋁鎵(AlGaAs)、砷化嫁(GaAs)、磷砷化鎵(GaAsP)、銻化銦鎵(InGaSb)和/或其他適合的材料。在一些實施例中，SRB層222實體接觸基板210。一種形成SRB層的示意方法描述於Hudait等人所發表的文章「Heterogeneous Integration of Enhancement Mode In0.7Ga0.3As Quantum Well Transistor on Silicon Substrate using Thin(<=2mm)Composite Buffer Architecture for High-Speed and Low voltage(0.5V)Logic Application」(Electron Devices Meeting,2007.IEDM 2007.IEEE International,Dec.10,2007,at 625)」之中，且此文章經過引用完全併入本文中。
第一緩衝層224形成於應變釋放緩衝層層222之上。在本實施例中，選擇具有能隙大於SRB層222的材料作為第一緩衝層224的材料，以提升電子絕緣性。第一緩衝層224的材料具有巨大的能隙，包含砷化鋁銦(InAlAs)、磷化銦(InP)、砷化鎵(GaAs)和/或其他適合的材料。可藉由磊晶成長的方式(又稱作全面性通道磊晶(blanket channel epi))形成第一SRB堆疊220。在各態樣的例子中，磊晶製程包含化學氣相沉積(例如：氣相磊晶(VPE)和/或超高真空化 學氣相沉積(UHV-CCD))、分子束磊晶(MBE)和/或其他適合的製程。
請再參照第2圖，在本實施例中，第一SRB堆疊220的材料具有與基板210的第一半導體材料不同的晶格常數。因此，基板210與第一SRB堆疊220的介面具有晶格不匹配，其造成缺陷226產生於第一SRB堆疊220之中。在本例子中，缺陷226可能包含螺紋狀差排缺陷、點缺陷和反相邊界(antiphase boundary)，其位於基板210和第一SRB堆疊220間的界面，並向上延伸。在一些實施例中，雖然SRB層222能有效過濾螺紋狀差排缺陷，仍有必要進一步降低缺陷密度。本揭露內容提供降低/去除第一SRB堆疊220中之缺陷226的方法，尤其是之後將形成第二半導體材料層於其上的SRB堆疊220之上部(例如：第一緩衝層224)的缺陷。
請參照第1圖和第3圖，方法100進行至步驟104，其係形成第一溝渠310於第一SRB堆疊220之中。舉例來說，為了形成第一溝渠310，先形成圖案化光阻層於第一SRB堆疊220之上，接著透過圖案化光阻層蝕刻第一SRB堆疊220。蝕刻製程可能包含濕蝕刻或乾蝕刻。在一些實施例中，濕蝕刻劑包含四甲基氫氧化銨(TMAH)、氫氟酸/硝酸/醋酸(HF/HNO3/CH3COOH)溶劑或其他適合的蝕刻劑。各別蝕刻製程可調整各種蝕刻參數，例如：蝕刻劑種類、蝕刻溫度、蝕刻劑濃度、蝕刻壓力、電源功率、射頻偏壓(RF bias voltage)、射頻偏功率(RF bias power)、蝕刻劑流量和/或其他適合的參數。舉例來說，濕蝕刻劑可能包含氫氧 化銨、氫氧化鉀、氫氟酸、四甲基氫氧化銨(TMAH)、其他適合的濕蝕刻劑或其任意之組合。乾蝕刻製程包含使用氯基化學物的自偏電漿蝕刻製程(biased plasma etching process)。其他乾蝕刻劑氣體包含四氟化碳(CF4)、三氟化氮(NF3)、六氟化硫(SF6)和氦(He)。乾蝕刻可能藉由非等向性方式實施，其使用與深活性離子蝕刻(DRIE)相同的機制。
在本實施例中，形成第一溝渠310於第一緩衝層224內，並控制蝕刻的深度以保留第一緩衝層224的下部224L。
請參照第1圖及第4圖，方法100進行至步驟106，其係填入介電層410於第一溝渠310中。介電層410可能包含二氧化矽、氮化矽、氮氧化矽、旋塗式玻璃(SOG)、旋塗式高分子(spin-on-polymer)、其他適合的材料和/或其任意之組合。介電層410可藉由化學氣相沉積、物理氣相沉積、原子層沉積、熱氧化、旋轉塗佈(spin-on coating)、其他適合的技術和/或其任意之組合。之後可能進行化學機械研磨(CMP)製程以去除多餘的介電層410。
請參照第1圖及第5圖，方法100進行至步驟108，其係形成第二溝渠420於第一SRB堆疊220之上。如此一來，介電層410用作第二溝渠420的溝渠壁425。在一些實施例中，第二溝渠420的形成係藉由凹陷第一緩衝層224的上部，但保留第一緩衝層224的下部224L。適當選擇蝕刻製程以選擇性蝕刻第一緩衝層224，而大致上不蝕刻介 電層410。如第5圖所示，第二溝渠420具有寬度(W)及高度(H)，其深寬比(H/W)大於1.4。
在本實施例中，在形成第二溝渠420之後，部分的缺陷226(即226A)消失於各別的溝渠壁425之下(即226A)。而另一部分的缺陷226(即226B)則消失於各個第二溝渠420之底部之下。
請參照第1圖及第6A圖至第6C圖，方法100進行至步驟110，其係長成第二SRB堆疊500於第二溝渠420內的第一SRB堆疊220之上。第二SRB堆疊500包含材料/材料，具有相當於第一SRB堆疊220的晶格常數。因此，能阻止不匹配缺陷的產生。在一些實施例中，第二SRB堆疊500包含III-V族化合物半導體材料。在本實施例中，選擇具有能隙相當於第一緩衝層224的第二SRB堆疊500的材料/材料，以提升電子絕緣性。可藉由化學氣相沉積、氣相磊晶(VPE)、超高真空化學氣相沉積(UHV-CCD)、分子束磊晶(MBE)和/或其他適合的製程來形成第二SRB堆疊500。
在一些實施例中的步驟110，第二SRB堆疊500包含第二緩衝層510(如第6A圖所示)。在一些實施例中，第二緩衝層510與第一緩衝層224由相同的材料所組成。在本實施例中，當第二溝渠420具有特定的深寬比(H/W)時，缺陷226B會困住於溝渠壁425旁的第二SRB堆疊500的下部，使得第二SRB堆疊500的上部500T無缺陷。在某一實施例中，第二溝渠420設計成深寬比大於1.4。
在一替代實施例中的步驟110，於第二溝渠420內，形成第二SRB堆疊500包含第二緩衝層510及薄的應力層超晶格(SLS)層520；其中前者形成於第一SRB堆疊220之上，而後者形成於前者之上。(如第6B圖所示)。第二SRB堆疊500產生應變而彎曲缺陷226，使其不往上延伸。SLS層520可能包含多個薄層，每個薄層由不同的材料磊晶成長於彼此的上表面上，而不產生晶格不匹配的缺陷。在一些實施例中，SLS層520的厚度介於約0.5奈米至約10奈米的範圍之間。SLS層520與第二緩衝層510間具有晶格不匹配，其程度介於約0.5%至約4%的範圍之間。選擇具有高能隙之SLS層52材料/材料以提升電子絕緣性。其可能包含砷化鋁銦(InAlAs)、砷化嫁(GaAs)、砷化鋁鎵(AlGaAs)、銻化砷鋁(AlAsSb)、銻化鋁鎵(AlGaSb)或其他適合的材料。可調整III族元素與V族元素之間的比例，以得到理想的絕緣與應變間的平衡。在本實施例中，藉由調整第二溝渠420和SLS層520的深寬比(H/W)，使得缺陷226B困住於第二SRB堆疊500的下部，並使得第二SRB堆疊500的上部500T無缺陷。
在更另一替代實施例中的步驟110，第二SRB堆疊500包含SLS層520(如第6C圖所示)。藉由SLS層520產生的適當應變，將缺陷226B困住(彎曲)於第一SRB堆疊220，而使得第二SRB堆疊550無缺陷。
請參照第1圖及第7A至第7C圖(配合先前於第6A圖至第6C圖所敘述過的實施例和製程)，方法100進行至 步驟112，其係形成第二半導體材料層610於第二SRB堆疊550之上。第二半導體材料層610實體接觸第二SRB堆疊500之無缺陷226B的上部550T。第二半導體材料層610具有與第二SRB堆疊550極度接近的晶格常數，以避免不匹配缺陷的產生。第二半導體材料層610包含III-V族化合物半導體，例如：砷化銦(InAs)、砷化鎵銦(InGaAs)、銻化鎵(GaSb)、銻化銦(InSb)或其他適合的材料。可藉由磊晶成長法沉積第二半導體材料層610。磊晶製程可能包含化學氣相沉積(CVD)、分子束磊晶(MBE)和/或其他適合的製程。接著可能進行化學機械研磨製程以去除多餘的第二半導體材料層610。
各態樣的主動區域(例如：閘極和源極/汲極特徵)可能形成於第二半導體材料層610的各個部分旁。舉例來說，如第8A圖至第8C圖所示(配合著先前於第7A圖至第7C圖所敘述過的實施例和製程)，鰭片特徵620形成於第二半導體材料層610旁；閘極630堆疊形成於基板210之上，其包繞著部份的鰭片結構620。如前所述，第二半導體材料層610異於基板210的第一半導體材料，其具有晶格常數不匹配以產生應變效應並提升遷移率(mobility)。與此同時，第二SRB堆疊500和第一SRB堆疊220中的第一緩衝層224，提供主動區域和特徵適當的電子絕緣效果。
可於方法100進行前、進行期間與進行後提供額外的步驟，且如下所述的一些步驟於添加額外的實施例於 方法100時，可被取代、刪除或變動。在不脫離本揭露內容的宗旨與範圍下，其他替代方案或實施例可能呈現。
第9圖為一種製造半導體裝置1500之另一種示意方法1000的流程圖。第一步驟1002類似於前述之方法100中的步驟102。因此，前述有關於步驟102的部分可應用於步驟1002。本揭露內容在各實例中重複元件編號及/或文字，重複的目的在於簡化且明確。除了特別註明，重複的元件編號及/或文字，在各態樣的實施例間指稱類似的特徵。
請參照第9圖及第10圖，方法1000進行至步驟1004，其係沉積第三半導體材料層710於第一SRB堆疊220之上。各態樣的主動區域(例如：閘極和源極/汲極)可能形成於第三半導體材料層710的各個部分旁。在本實施例中，第三半導體材料層710異於基板210的第一半導體材料，其具有晶格常數不匹配以產生應變效應並提升遷移率(mobility)。第三半導體材料層710包含III-V族化合物半導體，例如：砷化銦(InAs)、砷化鎵銦(InGaAs)、銻化鎵(GaSb)、銻化銦(InSb)或其他適合的材料。選擇第三半導體材料層710，使其具有較第一SRB堆疊220更低的熔點。在一些實施例中，第三半導體材料層710的熔點相較於第一SRB堆疊220的熔點，低了約20%或更多。在一實施例中，第三半導體材料層710係為銻化鎵(GaSb)，其熔點約為720℃。而第一SRB疊220中的第一緩衝層224係為砷化鋁銦(InAlAs)，其熔點介於約1100℃至1600℃範圍之間。
第三半導體層710的形成方法於諸多方面類似於第二半導體材料層610，其前述於第7A圖。缺陷226向上延伸至第三半導體材料層710。
請參照第9圖及第11圖，方法1000進行至步驟1006，其係形成複數個鰭片結構715於基板210之上。形成鰭片結構715係藉由蝕刻第三半導體材料層710及第一緩衝層224的上部以形成第三溝渠720。在一些實施例中，控制蝕刻製程以保留第一緩衝層224的下部224L。形成第三溝渠720的方法，在諸多方面類似於第一溝渠310，其前述於第3圖。
請參照第9圖及第12圖，方法1000進行至步驟1008，其係藉由填入介電層410於第三溝渠720中。填入第三溝渠720的方法於諸多方面類似於第一溝渠310，其前述於第4圖。
請參照第9圖及第13圖，方法1000進行至步驟1010，其係凹陷介電層410以暴露鰭片特徵715的第三半導體材料層710。凹陷介電層410係藉由濕蝕刻、乾蝕刻或其任意之組合。在一些實施例中，適當選擇蝕刻製程以選擇性蝕刻介電層410，而大致上不蝕刻第三半導體材料層710。部分的鰭片特徵715具有缺陷226(如鰭片特徵715D)。
請參照第9圖和第14圖，方法1000進行至步驟1012，其係進行退火製程以消除鰭片特徵715D中的缺陷226。在適當的氣氛下，提升回火製程的溫度能使得缺陷226透過鰭片特徵715D移動。因此，退火製程將缺陷226移出 鰭片特徵715D之外。在一些實施例中，退火製程進行於氫氣氣氛中。在一些實施例，退火製程進行於三氫化砷(AsH3)氣氛中。退火製程可能為快速熱退火(RTA)或毫秒退火(MSA)，例如：毫秒雷射退火(millisecond laser thermal anneal)。在一些實施例中，退火製程以快速熱退火(RTA)的方式實施。如前所述，第三半導體材料層710具有比第一SRB堆疊220還低的熔點。在本實施例中，適當選擇退火製程的溫度，使其低於第三半導體材料層710的熔點。舉例來說，第三半導體材料層710係為砷化銦(InAs)，且退火製程進行於三氫化砷(AsH3)氣氛中，其溫度介於約400℃至約650℃的範圍內。
可於方法1000進行前、進行期間與進行後提供額外的步驟，且如下所述的一些步驟於添加額外的實施例於方法1000時，可被取代、刪除或變動。在不脫離本揭露內容的宗旨與範圍下，其他替代方案或實施例可能呈現。舉例來說，如第15圖所示，在自鰭片特徵715D中去除缺陷226之後，形成高介電常數/金屬閘極(HK/MG)堆疊730於基板210之上，其包繞鰭片特徵715。
第16圖為一種製造半導體裝置4100之另一種示意方法2000的流程圖。本揭露內容在各實例中重複元件編號及/或文字，重複的目的在於簡化且明確。除了特別註明，重複的元件編號及/或文字，在各態樣的實施例間指稱類似的特徵。
請參照第16圖及第17A圖至第17C圖，方法2000起始於步驟2002，其係接收鰭式電晶體之前驅物4005。鰭式電晶體之前驅物4005包含基板210和形成於基板210之上的第一SRB堆疊220。可使用一般的隔離技術形成隔離區域3100以定義並電性隔離各種區域。隔離區域3100包含二氧化矽、氮化矽、氮氧化矽、氣隙、其他適合的材料或其任意之組合。
鰭式電晶體之前驅物4005包含鰭片特徵3200，其具有第三半導體材料層710於第一SRB堆疊220之上。其中，缺陷226向上移動至鰭片特徵3200。在本實施例中，選擇第三半導體層材料710，使其具有比第一SRB堆疊220還低的熔點。鰭式電晶體之前驅物4005也包含一個或多個形成於基板210之上的虛擬閘極3300，其包繞一部分的鰭片特徵3200。虛擬閘極3300之後由高介電常數(HK)和金屬閘極(MG)所取代。虛擬閘極3300可能包含多晶矽層3310。虛擬閘極3300可藉由一種包含沉積、微影圖案和蝕刻製程的流程所形成。沉積製程包含化學氣相沉積、物理氣相沉積、原子層沉積、其他適合的方法和/或其任意之組合。微影圖案製程包含光阻塗佈(例如：旋轉塗佈法)、軟烤、光罩對準、曝光、曝光後烘烤、光阻顯影、清洗、乾燥(例如：硬烤)、其他適合的製程和/或其任意之組合。蝕刻製程包含乾蝕刻、濕蝕刻和/或其他蝕刻方法(例如：反應式離子蝕刻(reactive ion etching)。
鰭式電晶體之前驅物4005可能包含形成於基板210之上的源極/汲極特徵3400。可藉由凹陷一部分的鰭片特徵3200並磊晶成長半導體材料層於凹陷的鰭片特徵3200之上，以形成源極/汲極特徵3400。半導體材料層包含基本半導體材料(例如：鍺或矽)；或是化合物半導體材料(例如：砷化鎵(GaAs)、和砷化鋁鎵(AlGaAs)；或半導體合金(例如：鍺化矽(SiGe)和磷化砷鎵(GaAsP))。
鰭式電晶體之前驅物4005可能包含形成於基板210之上的層間介電(ILD)層3500，其位於虛擬閘極堆疊3300之間。ILD層3500包含二氧化矽、氮氧化物(oxynitride)或其他適合的材料。
請參照第16圖及第18A至18B圖，接受鰭式電晶體之前驅物4005之後，方法2000進行至步驟2004，其係藉由去除虛擬閘極堆疊3300以形成閘極溝渠3600。可藉由微影圖案製程和蝕刻製程，去除虛擬閘極堆疊3300。或者，可藉由選擇性濕蝕刻或選擇性乾蝕刻，去除虛擬閘極堆疊3300。濕蝕刻劑包含四甲基氫氧化銨(TMAH)、氫氟酸/硝酸/醋酸(HF/HNO3/CH3COOH)溶劑、氫氧化銨(NH4OH)、氫氧化鉀(KOH)、氫氟酸(HF)或其他適合的蝕刻劑。
請參照第16圖及第19A至19B圖，方法2000進行至步驟2006，其係蝕刻閘極溝渠3600中的第一SRB堆疊220，其包含蝕刻鰭片特徵3200的下方，以形成SRB凹陷3700於鰭片特徵3200下方。在一些實施例中，適當選擇蝕 刻製程以選擇性蝕刻第一SRB堆疊220，而大致上不蝕刻鰭片結構3200及ILD層3500。可藉由選擇性濕蝕刻、選擇性乾蝕刻或/和其任意之組合，來蝕刻第一SRB堆疊220。因此，於閘極溝渠3600之中，鰭片特徵3200的各個部位藉由SRB凹陷3700，分隔於第一SRB堆疊220。為了描述的明確，將鰭片特徵3200中的缺陷226稱作226F。
請參照第16圖及第20A至20B圖，方法2000進行至步驟2008，其係進行退火製程以消除鰭片特徵3200中的缺陷226F。因此，退火製程將缺陷226F退火出鰭片特徵3200之外。形成於鰭片特徵下方的SRB凹陷3700，能提升去除閘極溝渠3600內的鰭片特徵3200之螺旋狀差排缺陷的效率。進行退火製程的方式在諸多方面類似於前述於第14圖之退火製程。在本實施例中，適當選擇退火製程的溫度，使其低於第三半導體材料層710的熔點。
可於方法2000進行前、進行期間與進行後提供額外的步驟，且如下所述的一些步驟於添加額外的實施例於方法2000時，可被取代、刪除或變動。在不脫離本揭露內容的宗旨與範圍下，其他替代方案或實施例可能呈現。舉例來說，如第21A圖至第21B圖所示，去除缺陷226F之後，形成高介電常數/金屬閘極(HK/MG)堆疊3800於基板210之上，其包繞閘極溝渠3600內的鰭片特徵3200，以形成環繞式閘極(all-around-gate)結構。
據上所述，本揭露內容提供自基板的上部中去除螺旋狀差排的方法，其中III-V族半導體材料的鰭片特徵 形成於基板的上部。此方法應用各種技術如：於介電溝渠內，成長第二SRB堆疊於第一SRB堆疊之上；於第一和第二SRB堆疊中配置緩衝層以提升電子絕緣性；於第二SRB堆疊中配置SLS層以提升困住螺旋狀差排缺陷於基板之上部的效果。本揭露內容也提供進行退火製程以消除III-V族半導體材料之鰭片特徵中的螺旋狀差排缺陷的方法。此方法也形成SRB凹陷於鰭片特徵的下方，以提升去除鰭片特徵中的螺旋狀差排缺陷的效率。
雖然本發明已以實施方式及實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。體現本發明特徵與優點的典型實施方式已在以上的說明中詳細叙述。應理解的是本發明能夠在不同的實施例上具有各種的變化，其皆不脫離本發明的範圍，且其中的說明及附圖在本質上是當作說明之用，而非用以限制本發明。
210‧‧‧基板
220‧‧‧第一應變釋放緩衝層堆疊
222‧‧‧應變釋放緩衝層層
224‧‧‧第一緩衝層
226‧‧‧缺陷
410‧‧‧介電層
710‧‧‧第三半導體材料層
715‧‧‧鰭片結構
720‧‧‧第三溝渠
1500‧‧‧半導體裝置
224L‧‧‧第一緩衝層224的下部
715D‧‧‧鰭片特徵

Claims (10)

  1. 一種製造半導體裝置之方法，包含：形成一第一應變釋放緩衝(SRB)堆疊於一基板之上，其中該第一SRB堆疊與該基板間具有一晶格不匹配，其產生一螺旋狀差排缺陷特徵於該第一SRB堆疊中；形成一圖案化介電層於該第一SRB堆疊上，其中該圖案化介電層包含一延伸穿透其中的溝渠；以及於該溝渠範圍內形成一第二SRB堆疊於該第一SRB堆疊之上，其中該第二SRB堆疊與該基板間具有一晶格不匹配，使得該第二SRB堆疊之上部無螺旋狀差排缺陷。
  2. 如請求項1所述之方法，更包含：於該溝渠範圍內磊晶沉積一半導體材料層於該第二SRB堆疊之上，其中該半導體材料層具有與該第二SRB層堆疊匹配之晶格常數，其中該半導體材料層無螺旋狀差排缺陷。
  3. 如請求項1所述之方法，其中形成該第一SRB堆疊於該基板之上，包含：磊晶沉積一SRB層於該基板之上：以及磊晶沉積一第一緩衝層於該SRB層之上，其中該第一緩衝層具有比該SRB層還大的能隙。
  4. 如請求項1所述之方法，其中於該溝渠範圍內形成該第二SRB堆疊於該第一SRB堆疊之上，包含形成一應變層超晶格(SLS)層於該第一SRB堆疊之上，其中該SLS層無任何螺旋狀差排缺陷特徵。
  5. 如請求項1所述之方法，其中於該溝渠範圍內形成該第二SRB堆疊於該第一SRB堆疊之上，包含：形成一第二緩衝層於該第一SRB堆疊之上，其中該缺陷特徵延伸至該第二緩衝層之下部，而該緩衝層之上部則無任何螺旋狀差排缺陷特徵；以及形成一應變層超晶格(SLS)層於該第二緩衝層之上，其中該SLS層無任何螺旋狀差排缺陷特徵。
  6. 如請求項3所述之方法，其中該第二SRB堆疊形成於該第一緩衝層之上，其中該第二SRB堆疊具有一相當於該第一緩衝層之能隙。
  7. 一種製造半導體裝置之方法，包含：形成一應變釋放緩衝(SRB)堆疊於一基板之上，其中該SRB堆疊與該基板間具有一晶格不匹配，其產生螺旋狀差排缺陷特徵於該SRB堆疊之中；形成一半導體材料層於該SRB堆疊之上，其中該半導體材料層與該基板間具有一晶格不匹配且具有螺旋狀差排缺陷特徵，其中該半導體材料層具有比該SRB堆疊還低的熔點；形成鰭片特徵，使得該半導體材料層成為該鰭片特徵的上部而該SRB堆疊成為該鰭片特徵的下部；以及進行一退火製程以去除該半導體材料層中的該螺旋狀差排缺陷特徵，其中該退火製程的溫度低於該半導體材料層的熔點。
  8. 如請求項7所述之方法，更包含： 在進行該退火製程前，先沉積一介電層以填入每個鰭片特徵間的空間；以及凹陷該介電層以暴露該鰭片特徵的該半導體材料層。
  9. 一種製造半導體裝置之方法，包含：形成一應變釋放緩衝(SRB)堆疊於一基板之上，其中該SRB堆疊與該基板間具有一晶格不匹配，其產生螺旋狀差排缺陷特徵於該SRB堆疊之中；形成一半導體材料層的一鰭片特徵於該SRB堆疊之上，其中該半導體材料層具有螺旋狀差排缺陷特徵；去除一部分位於該鰭片特徵下方的該SRB堆疊，以形成一SRB凹陷；以及對具有該SRB凹陷於其下方之該鰭片特徵，進行一退火製程以去除該鰭片特徵中的該螺旋狀差排缺陷。
  10. 如請求項9所述之方法，更包含：在形成該半導體材料層的該鰭片特徵於該SRB堆疊上之後，形成一虛擬閘極堆疊於該基板之上，其包繞該鰭片特徵的一第一部分；形成源極/汲極特徵於該鰭片特徵之一第二部分之上且位於該虛擬閘極旁；以及去除該虛擬閘極堆疊以形成一閘極溝渠，其中該鰭片特徵的該第一部分裸露於該閘極溝渠內。
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