TWI498950B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本揭露大抵係有關積體電路裝置製程，且特別有關一種在鳍式場效電晶體(FinFET)上實施應力記憶技術(stress memorization technique,SMT)以及所形成的裝置。
隨著半導體產業為追求更高裝置密度、更佳效能及更低價格而進展到奈米科技製程節點，在製程及設計上的挑戰使其發展出三維設計(例如鰭式場效電晶體(fin-like field effect transistor(FinFET))。典型的鰭式場效電晶體是由一基板延伸的薄鰭(或鰭結構)所形成，舉例來說，蝕刻進入基板的一矽層內。場效電晶體的通道係形成於此垂直的鳍結構中。於鳍的上方(例如包圍鳍結構)提供一閘極。較佳有一閘極位於通道的兩側，使閘極能控制通道的兩側。鰭式場效電晶體裝置的好處包括減少短通道效應及增加電流。
由於非平面裝置(例如鰭式場效電晶體)本身的複雜度，一些用於製造平面電晶體的技術並不能用於製造非平面裝置。舉例來說，應力記憶技術(stress-memorization techniques(SMTs))被應用於高效能環境以改善n型金氧半裝置(nMOS)。藉由仔細控制一平面裝置通道的非晶化及再結晶，就算在移除應力子之後，應力效應仍能持續影響裝置。應力效應增進電荷通 過通道的遷移率，藉以改善裝置效能。因此需要一種能應用應力記憶技術於三維裝置的製造方法，以獲得類似的裝置效能改善。
本發明之實施例係揭示一種半導體裝置的製造方法，包括：提供一鰭式場效電晶體前體，其中鰭式場效電晶體前體包括：一基板；一鰭結構，形成於基板上；一隔離區，形成於基板上且隔離鰭結構；及一閘極堆疊，形成於鰭結構的一部分上方，藉以分離鰭結構的一源極區及一汲極區且在源極區及汲極區之間形成一閘極區；在每一個鰭結構、隔離區、及閘極堆疊的每一者的至少一部分上形成一應力記憶技術蓋層；在鳍式場效電晶體前體上藉由植入一活性摻質實施一預非晶化植入；在鳍式場效電晶體前體上實施一退火製程；及移除應力記憶技術蓋層。
本發明之另一實施例係揭示一種半導體裝置，包括：一基板，具有一表面；一鰭結構，形成於基板之表面的上方，且鰭結構具有一長形主體、一長軸、及一平行於基板之表面的縱軸，其中鰭結構具有一差排；一隔離區，形成於基板之表面上且隔離鰭結構；及一閘極堆疊，形成於鰭結構的一部分上方，藉以分離鰭的一源極區及一汲極且在源極區及汲極區之間形成一閘極區。
本發明之又一實施例係揭示一種半導體裝置，包括：一基板，具有一表面；一提高的裝置主體，形成於基板之表面上方，且提高的裝置主體包括一汲極區、一源極區、及一 位於汲極區及源極區之間的一閘極區，其中提高的裝置主體具有一長軸及平行於基板之表面的一縱軸；一差排，形成於提高的裝置主體中；一隔離區，形成於基板之表面上且隔離提高的裝置主體；及一閘極堆疊，形成於提高的裝置主體的閘極區的一部分上方。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧方法
102、104、106、108、110、112、114、116‧‧‧步驟
200‧‧‧鳍式場效電晶體前體、鳍式場效電晶體
202‧‧‧基板
204‧‧‧鰭結構
206‧‧‧隔離區
208‧‧‧閘極結構
210‧‧‧界面層
212‧‧‧閘極介電層
214‧‧‧閘極電極層
216‧‧‧硬式罩幕層
218‧‧‧閘極間隙壁
220‧‧‧提高的裝置主體
222‧‧‧源/汲極區
224‧‧‧閘極區域
300‧‧‧蓋層
400‧‧‧非晶區
402‧‧‧深度
500‧‧‧夾止點
502‧‧‧長軸
504‧‧‧縱軸
506、508、600、700‧‧‧平面
900‧‧‧第二源極/汲極區
第1圖為根據本揭露一些形態之在一鳍式場效電晶體前體上實施一應力記憶技術的方法流程圖。
第2a及2b圖為根據本揭露一實施例之製程所形成的一鳍式場效電晶體前體的立體示意圖。
第3a及3b圖為根據本揭露一實施例之製程所形成的一鳍式場效電晶體前體的剖面示意圖。
第4圖為根據本揭露一實施例之製程所形成的一鳍式場效電晶體前體的剖面示意圖。
第5a及5b圖分別為根據本揭露一實施例之製程所形成的一鳍式場效電晶體前體的立體示意圖及剖面示意圖。
第6a及6b圖分別為根據本揭露一實施例之製程所形成的一鳍式場效電晶體前體的立體示意圖及剖面示意圖。
第7a及7b圖分別為根據本揭露一實施例之製程所形成的一鳍式場效電晶體前體的立體示意圖及剖面示意圖。
第8圖為根據本揭露一實施例之製程所形成的一鳍式場效電晶體前體的立體示意圖。
第9圖為根據本揭露一實施例之製程所形成的一鳍式場效電晶體前體的剖面示意圖。
第10圖為根據本揭露一實施例之製程所形成的一鳍式場效電晶體前體的剖面示意圖。
以下揭露提供用以實施本揭露不同特徵部件的許多不同實施例或範例。以下將敘述元件及設置的特定範例以簡化本揭露。然而其僅為範例且並不意圖限定本揭露。舉例來說，在以下敘述中，一第一特徵部件形成於一第二特徵部件上或上方可包括第一及第二特徵部件直接接觸形成的實施例，且也可包括有額外特徵部件形成於第一、第二特徵部件之間使第一、第二特徵部件可不直接接觸形成的實施例。再者，本揭露可在各種範例中重複標號及/或字母。重複的目的在於簡潔起見，且不代表各實施例及/或配置彼此有關聯。
再者，在此可使用空間相關的用語，例如「下」、「下方」、「較下方(lower)」、「上方」、「較上方(upper)」及類似用語，使敘述一部件或特徵部件與另一或另一些部件或特徵部件之間如圖式所繪示的關係更為容易。這些空間相關的用語意圖包括裝置除圖示所示的方位之外，在不同使用或操作中之額外的方位。舉例來說，若圖式中裝置被上下翻轉，則被敘述成在其他部件或者特徵部件下或下方的部件將變成在上方。因此，所用來作為範例的用詞「下方」可包括上方及下方。或者， 裝置也可具有其他方位(旋轉90度或其他方位)，而在此使用的空間相關用語亦據此以類似方式被解讀。
第1圖為根據本揭露一些形態之於一鳍式場效電晶體前體上實施一應力記憶技術的方法流程圖。第2a、2b、5a、6a、7a、8、9圖為根據本揭露實施例之一鳍式場效電晶體前體的立體示意圖。第3a、3b、4、5b、6b、7b、10圖為根據本揭露實施例之一鳍式場效電晶體前體的剖面示意圖。將配合第1圖到第10圖一併敘述方法100及鳍式場效電晶體前體200。能理解的是，可在方法100的之前、之中、及之後實施額外步驟，且在本方法的其它實施例中，可替換或刪除一些所述之步驟。
方法100始於步驟102，其中提供一適用於應力記憶技術的鳍式場效電晶體前體200。如第2a圖所示，前體200包括一基板202。基板202可為一塊材基板。或者，基板202可包括一元素半導體，例如具有結晶結構的矽或鍺；一化合物半導體，例如矽鍺、碳化矽、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)、及/或銻化銦(indium antimonide)；或上述任意組合。可用的基板202也包括一絕緣體上覆矽(silicon-on-insulator,SOI)基板。絕緣體上覆矽基板的製造係藉由氧植入分離(separation by implantation of oxygen,SIMOX)、晶圓接合、及/或其他合適方法。
用來作為基板202的一些範例包括一絕緣層。絕緣層包括任何合適材料，包括氧化矽、藍寶石、其他合適絕緣材料、及/或上述任意組合。用來作為絕緣層的一範例可為一埋 藏氧化層(buried oxide layer,BOX)。絕緣層的形成是藉由任何合適製程，例如植入(例如氧植入分離)、氧化、沉積、及/或其他合適製程。在一些鳍式場效電晶體前體200的範例中，絕緣層為一絕緣體覆矽基板之一部件(例如層)。
基板202可包括視已知設計需求而定的各種摻雜區(例如p型井或n型井)。摻雜區可以p型摻質，例如以硼或二氟化硼(BF2)、n型摻質，例如磷或砷、或上述任意組合進行摻雜。摻雜區可直接形成於基板202上、一p型井結構中、一n型井結構中、一雙井結構中、或使用一提高的結構。半導體基板202可更包括各種主動區，例如用以配置n型金氧半電晶體裝置的區域以及用以配置p型金氧半電晶體裝置的區域。
一鰭結構204形成於基板202上。在一些實施例中，前體200包括多於一個鰭結構204。鰭結構204的形成是藉由任何合適製程，其包括各種沉積、微影、及/或蝕刻製程。微影製程的一範例包括在基板(例如矽層)上形成一光阻層、曝光且圖案化光阻層、實施一曝光後烘烤製程(post-exposure bake process)及對光阻層顯影以形成一包括光阻層的罩幕部件。此罩幕部件接著被用來在矽層內蝕刻鰭結構。使用反應離子蝕刻(reactive ion etching,RIE)及/或其他合適製程以蝕刻未被罩幕部件所保護的區域。在一範例中，鰭結構204的形成係藉由圖案化及蝕刻矽基板202的一部份。在另一範例中，鰭結構204的形成係藉由圖案化及蝕刻沉積於一絕緣層上方的一矽層(例如絕緣體上覆矽基板的矽-絕緣-矽堆疊的一較上方矽層)。或者，可藉由雙圖樣微影(double-patterning lithography, DPL)製程形成鰭結構204，作為一種替代傳統微影的方法。雙圖樣微影為一種藉由將圖案分成兩個間插(interleave)的圖案而在基板上建構圖案的製程。雙圖樣微影可增進特徵部件(例如鰭)的密度。各種雙圖樣微影方法包括雙重曝光(double exposure)(例如使用兩組罩幕)、形成鄰近特徵部件的間隙壁及移除特徵部件以提供一間隙壁圖案、光阻凍結(resist freezing)及/或其他合適製程。可理解的是，可以類似方式形成多個平行的鰭結構204。
用以形成鰭結構204的合適材料包括矽及矽鍺。在一些實施例中，鰭結構204包括設置於鰭上的一蓋層，例如一矽蓋層。鰭結構204也可包括各種摻雜區。舉例來說，各種摻雜區可包括輕摻雜源/汲極區及源/汲極區(亦被稱作重摻雜源/汲極區)。實施一植入製程(例如一接面植入)以形成源/汲極區。植入製程可使用任何合適摻質。摻質可依欲製造的裝置(例如一NMOS或PMOS裝置)之種類而定。舉例來說，源/汲極區的摻雜可使用例如硼或二氟化硼之p型摻質；例如磷或砷的n型摻質；及/或上述任意組合。源/汲極區可包括各種摻雜輪廓。可實施一個或更多的退火製程以活化源/汲極區。退火製程包括快速退火(rapid thermal annealing,RTA)及/或雷射退火製程。
在一範例中，隔離區206係形成於基板202上以隔離基板202的主動區。隔離區206使用隔離技術，例如淺溝槽隔離(shallow trench isolation,STI)以定義及電性隔離各區。隔離區206包括氧化矽、氮化矽、氮氧化矽、氣隙(air gap)、其他合適材料、或上述任意組合。隔離區206的形成係藉由任何合適 製程。舉例來說，淺溝槽隔離的形成包括一微影製程、在基板中蝕刻一溝槽(例如使用一乾式蝕刻及/或濕式蝕刻)、及以一種或以上的介電材料填入溝槽(例如使用一化學氣相沉積製程)。可如本實施例局部填充溝槽，其中留在溝槽之間的基板形成一鰭結構。在一些範例中，被填充的溝槽可具有一多層結構，例如一同填入的氮化矽或氧化矽及熱氧化襯層。
可在基板202上方(包括鰭結構204一部份的上方)形成一個或更多的閘極結構208，。閘極結構208包括一閘極堆疊且可包括一密封層(sealing layer)及其他合適結構。閘極堆疊具有一界面層210、一閘極介電層212、一閘極電極層214、及一硬式罩幕層216。可理解的是，閘極堆疊可包括額外的層，例如界面層、蓋層、擴散/阻障層、介電層、導電層、其他合適層、及/或上述任意組合。閘極結構208的界面層210形成於基板202及鰭結構204上方。界面層210的形成係藉由任何合適製程且其可具有任何合適厚度。在一範例中，界面層210包括氧化矽(例如熱氧化物或化學氧化物)及/或氮氧化矽。
閘極介電層212係藉由任何合適製程形成於界面層210上方。閘極介電層212包括一介電材料，例如氧化矽、氮化矽、氮氧化矽、高介電常數材料、其他合適介電材料、及/或上述任意組合。高介電常數的範例包括二氧化鉿(HfO2)、矽氧化鉿(HfSiO)、氮氧矽鉿(HfSiON)、氧鉭化鉿(HfTaO)、氧鈦化鉿(HfTiO)、氧鋯化鉿(HfZrO)、氧化鋯(zirconium oxide)、氧化鋁、二氧化鉿-氧化鋁(hafnium dioxide-alumina)合金、其他合適高介電常數介電材料、及/或上述任意組合。
閘極電極層214係藉由任何合適製程形成於閘極介電層212上方。閘極電極層214包括任何合適材料，例如多晶矽、鋁、銅、鈦、鉭、鎢、鉬、氮化鉭、鎳矽化物(nickel silicide)、鈷矽化物(cobalt silicide)、氮化鈦(TiN)、氮化鎢(WN)、鋁化鈦(TiAl)、氮鋁化鈦(TiAlN)、氮碳化鉭(TaCN)、碳化鉭(TaC)、氮矽化鉭(TaSiN)、金屬合金、其他合適材料、及/或上述任意組合。
硬式罩幕層216係藉由任何合適製程形成於閘極電極層214上。硬式罩幕層216包括任何合適材料，例如氮化矽、氮氧化矽、碳化矽、含氧碳化矽(SiOC)、旋塗式玻璃、低介電常數膜、四乙基矽酸鹽(tetraethylorthosilicate,TEOS)、電漿輔助化學氣相沉積氧化物(plasma enhanced CVD oxide(PE-oxide)、高深寬比製程(high-aspect-ratio-process,HARP)所形成之氧化物、及/或其他合適材料。
閘極結構208的閘極堆疊係藉由任何合適製程形成。舉例來說，閘極堆疊可藉由包括沉積、微影圖案化及蝕刻製程的一程序形成。沉積製程包括化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠距電漿化學氣相沉積(remote plasma CVD,RPCVD)、電漿輔助化學氣相沉積、電鍍(plating)、其他合適製程及/或上述任意組合。微影圖案化製程包括光阻覆膜(例如旋轉塗佈)、軟烘烤、光罩對齊、曝光、曝光後烘烤、對光阻顯影、清洗、乾燥(例如硬烘烤)、其他合適製程及/或上述任意組合。或者，藉由例如無光罩微影(maskless photolithography)、 電子束刻寫(electron-beam writing)及離子束刻寫(ion-beam writing)的其他合適製程實施或取代微影曝光製程。蝕刻製程包括乾式蝕刻、濕式蝕刻及或其他蝕刻製程(例如反應離子蝕刻)。
閘極結構208可更包括一閘極間隙壁218。置於閘極堆疊兩側(於閘極堆疊側壁上)的閘極間隙壁218可包括一介電材料，例如氮化矽、碳化矽、氮氧化矽、其他合適材料及/或上述任意組合。在一些實施例中，閘極間隙壁218是用來偏移後續形成的摻雜區，例如源/汲極區。可進一步用閘極間隙壁218來設計或改良源/汲極區(接面)輪廓。
參見第2b圖，在一些實施例中，鳍式場效電晶體前體200包括一基板202，其表面上方具有提高的裝置主體220。提高的裝置主體具有源/汲極區222。在一些實施例中，一源/汲極區222為一源極區，且另一源/汲極區222為一汲極區。一閘極區域224位於源/汲極區222之間。一閘極結構208係形成於提高的裝置主體220的閘極區域224之上方。第2b圖並未繪示出其中一個閘極結構208，以更清楚顯示其下的閘極區域224。隔離區域206使提高的裝置主體220彼此隔開。
一旦提供鳍式場效電晶體前體200，對其進行步驟104-110中的一應力記憶技術。應力記憶技術增加了通過通道的電荷遷移率。此使裝置的效能大幅提升。對於特定通道尺寸及供應電壓，進行應力記憶技術的鳍式場效電晶體展現出更高的驅動能力。簡略來說，此方法包括於鳍式場效電晶體前體200上形成應力記憶技術蓋層。鳍式場效電晶體200經過一預先非 晶化植入(pre-amorphization implantation,PAI)，其中於鰭結構204中注入原子並擾亂鰭結構204中的半導體晶格。實施退火以再結晶。移除應力記憶技術蓋層，然而鰭結構204保留了應力記憶技術所造成的應力效應。這些應力效應可被稱為應力記憶，也是應力記憶技術名字的源由。在完成應力記憶技術後，可實施更進一步的鳍式場效電晶體製程步驟。
將更詳細地檢視應力記憶技術技術並參照步驟104及第3a及3b圖，在鳍式場效電晶體前體200上形成一應力記憶技術蓋層300並覆蓋鰭結構204、閘極結構208，且在一些實施例中，更覆蓋隔離區206的一暴露部分。蓋層300包括氮化矽或其他合適材料，例如氧化矽。蓋層300可包括以低壓化學氣相沉積形成的氮化矽、以一電漿輔助化學氣相沉積形成的氮化矽、以一化學氣相沉積製程形成的四乙基矽酸鹽、以一高深寬比製程形成的氧化矽、或其他合適材料。在一實施例中，蓋層300具有一約230埃的厚度。在其他實施例中，蓋層300具有一約200埃至2000埃的厚度。
再參見步驟106及第4圖，一旦形成蓋層300，實施一預非晶化植入。預先非晶化植入將原子注入源極/汲極區中的鰭結構204。植入係藉由引入活性摻質，例如矽、鍺、氬、氙、二氟化硼、砷及/或銦至源極/汲極區中，然其卻損害了分子晶格。這造成一非晶區400形成於鰭結構204的半導體材料中且下至一深度402的位置。深度402係根據設計需求設計且可藉由預先非晶化植入製程的植入能量、摻質、植入角度及/或植入劑量來控制。鰭結構204可經過多個使用各種能量、摻質、 角度及劑量的植入。在一特定實施例中，鍺為所植入的摻質，且植入能量約從25 KeV至約30 KeV。
在一些實施例中，可使用一圖案化光阻層定義非晶區400所形成的區域及保護鳍式場效電晶體200的其他區域不受植入的損害。舉例來說，圖案化的光阻層暴露出鰭結構204，使源極/汲極區被暴露於預先非晶化植入製程(形成非晶區400)時，閘極結構208(及鳍式場效電晶體200的其它部分)不受預先非晶化植入製程影響。或者，使用一圖案化硬式罩幕層，例如一氮化矽或氮氧化矽層，以定義非晶區400。圖案化光阻層或圖案化硬式罩幕層可為硬式罩幕層216。重複使用已形成的硬式罩幕層216可降低費用及製造時間。
在步驟108中，在鳍式場效電晶體前體200上實施一退火製程。當正確地實施退火製程時，就算蓋層300已被移除，其仍保留由蓋層300所造成的應力效應。退火製程使在預先非晶化植入時所形成的非晶區再結晶。然而，在退火時的應力使結晶形成不規則。再結晶的區域將含有不規則處，例如可能局部規則，但是與其他區域錯位的區域。錯位可造成所知為「差排(dislocation)」的缺陷。
退火製程可為一快速熱退火或一毫秒退火(millisecond thermal annealing,MSA)，例如毫秒雷射退火。在一實施例中，退火製程係在一快速熱退火工具中實施。在另一實施例中，係於約2000℃至1050℃的溫度範圍之間於鳍式場效電晶體200實施該退火製程。在另一實施例中，對鳍式場效電晶體前體200實施退火製程且持續約5-30秒。退火製程可包括 一長程(long range)預熱，其可最小化或甚至消除射程末端(end of range,EOR)缺陷。長程預熱的合適範圍可從約200℃至約700℃，且可包括其他合適溫度及範圍。可實施約50至約300秒的長程預熱。在一特定實施例中，長程預熱具有約550℃的溫度且持續約180秒。
在步驟110中，從鳍式場效電晶體200移除蓋層330。移除製程可包括一濕式蝕刻或一乾式蝕刻製程。在具有一氮化矽蓋層300之鳍式場效電晶體前體200的範例中，係以使用磷酸的蝕刻製程移除蓋層300。在另一具有一氧化矽蓋層300之鳍式場效電晶體前體200的範例中，係使用氫氟酸或氫氟酸緩衝液蝕刻移除氧化矽。在另一範例中，是藉由一化學機械研磨製程移除氧化矽蓋層300。在一些實施例中，較佳在移除蓋層300時移除其他層，例如一罩幕層。
參見第5a-7b圖，由於在應力記憶技術步驟(例如應力記憶技術層沉積、植入及退火)中所施加的應力，鰭結構204的半導體晶格含有差排。差排始於一夾止點(pinchoff point)500。夾止點500的深度和位置係根據設計需求設定且為預非晶植入及退火製程的函數。從夾止點開始，差排沿著一個或更多的平面傳播。為清楚說明平面，未繪示蓋層300於第5a-7b圖中。將配合鰭結構204的長軸502及縱軸504敘述這些平面。將以平面506說明一範例平面。平面506與鰭結構204的長軸502平行但朝向基板202的表面。在一些實施例中，平面506對應至米勒指數111。此平面506與基板202以約55度角相交。類似地，平面508與鰭結構204的長軸502平行且朝向基板202的 表面。在一些實施例中，平面508與基板202的表面以約55度角相交。將以一平面600作為一另外範例，其平行於基板202的表面及長軸502及縱軸504。平面700平行於鰭結構204的縱軸504但以一角度朝向基板202的表面。這些範例平面並不意圖限定，且鰭結構204可在這些平面之一個或更多的平面上具有差排。
在一些實施例中，在鳍式場效電晶體前體200經過一應力記憶技術後，可形成第二源極/汲極區。要達成此目的，在步驟112中，可如第8圖所示局部移除鰭結構204。可移除任何合適量的材料。然而，所移除的量將影響後續形成的第二源極/汲極區中所存在的記憶應力。因此，可設定深度以產生或者移除第二源極/汲極中想要的應力效應及錯位並控制裝置通道的其它特性。
移除鰭結構204的一部分可包括於鳍式場效電晶體前體200上方形成一光阻層或一蓋層(例如一氧化物蓋層)、圖案化光阻層或蓋層以形成暴露出鰭結構204的源極/汲極的開口、及回蝕鰭結構204的材料。在所繪示的實施例中，係由一乾式蝕刻製程蝕刻移除鰭結構204。或者，蝕刻製程為一濕式蝕刻製程或者綜合濕式及乾式蝕刻。移除可包括一微影製程以促進該蝕刻製程的實施。微影製程可包括光阻覆膜(例如旋轉塗佈)、軟烘烤、光罩對準、曝光、曝光後烘烤、對光阻顯影、清洗、乾燥(例如硬烘烤)、其他合適製程及/或上述任意組合。或者，藉由其他合適製程(例如無光罩微影、電子束刻寫及離子束刻寫(ion-beam writing))實施或取代微影曝光製程。在又另 一替代實施例中，微影製程可以奈米刻印技術來實施。
參見第9圖及步驟114，第二源極/汲極區900形成於鰭結構204的源極/汲極區上方。可藉由一個或更多的磊晶製程形成第二源極/汲極區900，使矽特徵部件、矽鍺特徵部件及/或其他合適特徵部件可以結晶態形成於鰭結構204上。磊晶製程包括化學氣相沉積技術(例如氣相磊晶法(vapor-phase epitaxy(VPE))及/或超高真空化學氣相沉積法(ultra-high vacuum CVD(UHV-CVD))、原子束磊晶法(molecular beam epitaxy)及/或其他合適製程)。磊晶製程可使用氣體及/或液體前體，其與鰭結構204的組成(例如矽)相互作用。因此，可達成一應變通道以增加載子遷移率及提升裝置效能。第二源極/汲極區900可為原位(in-situ)摻雜。摻質包括p型摻質，例如硼或二氟化硼(BF2)、n型摻質，例如磷或砷、或包括上述任意組合之合適摻質。若第二源極/汲極區900非原位摻雜，實施第二植入製程(例如一接面植入製程)以摻雜第二源極/汲極區900。可實施一個或更多的退火製程以活化第二源極/汲極區900。退火製程包括快速熱退火及/或雷射退火製程。
由應力記憶技術造成的鰭結構204之半導體晶格的改變可傳播到形成於鰭結構204上的第二源極/汲極區900。因此，第二源極/汲極區900可具有應力效應，包括沿著如第10圖所示之一個或更多平面的差排。將以平面506說明一範例平面。平面506與鰭204的長軸502平行但朝向基板202的表面。在一些實施例中，表面506對應至米勒指數111。此平面506與基板202的表面以約55度角相交。相似地，平面508與鰭結構的長 軸502平行且朝向基板202的表面。在一些實施例中，平面508與基板202的表面以約55度角相交。平面600為另一用來作為範例的平面，其與基板202的表面及鰭結構204的長軸502及縱軸504平行。平面700與鰭結構204的縱軸504平行且以一角度朝向基板202的平面。這些平面並不意圖限定，且一第二源極/汲極區900可具有沿著這些平面的其中一個或更多平面的差排。
參見步驟116，鳍式場效電晶體200可經過更進一步CMOS或MOS科技製程以形成習知技術中的各種特徵部件。舉例來說，可對表面實施一清潔技術以準備形成源極/汲極接觸窗(例如源極/汲極矽化物)。接續製程可於基板202上形成各種接觸窗(contacts)/介層窗(vias)/導線(lines)及多層內連線特徵部件(例如金屬層及內層介電層)，用以連接鳍式場效電晶體200的各種特徵部件或結構。這些額外的特徵部件可提供電性內連線至包括所形成閘極結構的裝置。舉例來說，一多層內連線包括垂直內連線(例如傳統介層窗或接觸窗)以及水平內連線(例如金屬導線)。各種內連線特徵部件可使用各種導電材料，包括銅、鎢及/或矽化物。在一範例中，使用一鑲嵌及/或雙鑲嵌製程以形成一含銅多層內連線結構。
因此，本發明提供一種實施應力記憶技術於一鳍式場效電晶體上的方法，及提供具有包括多層差排之應力效果的鳍式場效電晶體。在一實施例中，方法包括提供一鳍式場效電晶體前體，其中鰭式場效電晶體包括：一基板；一鰭結構，形成於基板上；一隔離區，形成於基板上且隔離鰭結構；及一閘極堆疊，形成於鰭結構的一部分上方，藉以分離鰭結構的一 源極區及一汲極區且於源極區及汲極區之間形成一閘極區；在每一個鰭結構的至少一部分、隔離區、及閘極堆疊上形成一應力記憶技術蓋層；在鳍式場效電晶體前體上藉由植入一活性摻質實施一預非晶化植入；在鳍式場效電晶體前體上實施一退火製程；及移除應力記憶技術蓋層。
在另一實施例中，半導體裝置包括：一基板，具有一表面；一鰭結構，形成於基板之表面的上方，且鰭結構具有一長形主體、一長軸、及一平行於基板之表面的縱軸，其中鰭結構具有一差排；一隔離區，形成於基板之表面上且隔離鰭結構；及一閘極堆疊，形成於鰭結構的一部分上方，藉此分離鰭的一源極區及一汲極且在源極區及汲極區之間形成一閘極區。
在又一實施例中，半導體裝置包括：一基板，具有一表面；一提高的裝置主體，形成於基板之表面上方，且提高的裝置主體包括一汲極區、一源極區、及一位於汲極區及源極區之間的閘極區，其中提高的裝置主體具有一長軸及平行於基板之表面的一縱軸；一差排，形成於提高的裝置主體中；一隔離區，形成於基板之表面上且隔離提高的裝置主體；及一閘極堆疊，形成於提高的裝置主體的閘極區的一部分上方。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧方法
102、104、106、108、110、112、114、116‧‧‧步驟

Claims (6)

  1. 一種半導體裝置的製造方法，包括：提供一鰭式場效電晶體前體，其中該鰭式場效電晶體前體包括：一基板；一鰭結構，形成於該基板上；一隔離區，形成於該基板上且隔離該鰭結構；及一閘極堆疊，形成於該鰭結構的一部分上方，藉以分離該鰭結構的一源極區及一汲極區且在該源極區及該汲極區之間形成一閘極區；在每一個該鰭結構、該隔離區、及該閘極堆疊的每一者的至少一部份上形成一應力記憶技術蓋層；在鳍式場效電晶體前體上藉由植入一活性摻質實施一預非晶化植入；在該鳍式場效電晶體前體上實施一退火製程；及移除該應力記憶技術蓋層。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：移除該鰭結構的一部分；及在移除該鰭結構的一部分之後於該鰭結構的頂部形成一第二源極/汲極區。
  3. 一種半導體裝置，包括：一基板，具有一表面； 一鰭結構，形成於該基板之表面的上方，且該鰭結構具有一長形主體、一長軸、及一平行於該基板之表面的縱軸，其中該鰭結構具有一第一差排面於該鰭結構中；一隔離區，形成於該基板之表面上且隔離該鰭結構，使該鰭結構的下部分的設置低於該隔離區的上表面，以及該鰭結構的上部分的設置高於該隔離區的上表面；及一閘極堆疊，形成於該鰭結構的一部分上方，藉以分離該鰭的一源極區及一汲極且在該源極區及該汲極區之間形成一閘極區，其中該第一差排面延伸至該隔離區的上表面上方的該鰭結構的上部分之中，其中該第一差排面終止於位於該鰭結構的下部分之中的一夾止點，其中該夾止點與該鰭結構的每一表面分隔開。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該半導體裝置更包括一第二差排面形成於該鰭結構之中；及該第一差排面及該第二差排面非共平面。
  5. 一種半導體裝置，包括：一基板，具有一表面；一提高的裝置主體，形成於該基板之表面上方，且該提高的裝置主體包括一汲極區、一源極區、及位於該汲極區及該源極區之間的一閘極區，其中該提高的裝置主體具有一長軸及平行於該基板之表面的一縱軸； 複數差排，形成於該提高的裝置主體中，且該等差排沿著一平面設置；一隔離區，形成於該基板之表面上且隔離該提高的裝置主體，使該提高的裝置主體的上部分延伸至高於該隔離區的上表面，以及該提高的裝置主體的下部分設置於低於該隔離區的上表面；及一閘極堆疊，形成於該提高的裝置主體的該閘極區的一部分上方，其中該等差排中的至少一差排設置於該提高的裝置主體的上部分之中，其中該至少一差排延伸並終止於該提高的裝置主體的下部分中，其中該至少一差排的終止處和該基板的表面分隔開，並且該至少一差排的終止處也和該提高的裝置主體與任何隔離區之間的任何界面分隔開。
  6. 如申請專利範圍第9項所述之半導體裝置，其中該平面延伸於該提高的裝置主體之該源極區及該汲極區的其中一者及該閘極區中。
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