CN108630533B - 一种半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，所述半导体衬底包括MOS器件区，在所述半导体衬底上形成层间介电层；在所述层间介电层中形成第一接触孔开口，其中，所述第一接触孔开口分别露出所述MOS器件区的半导体衬底中预定形成源区和漏区的区域表面；在从所述第一接触孔开口中露出的所述源区和所述漏区的区域表面形成保护层；对露出的所述源区和所述漏区的区域进行预非晶化离子注入；去除所述保护层。本发明的制造方法，使预非晶化离子注入的深度更加均一，质量更好，有利于改善后续金属硅化物的均匀性，进而降低接触电阻，提高器件的性能。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
随着半导体器件集成度不断增大，半导体器件相关的临界尺寸不断减小，相应的出现了很多问题，如器件源漏区的表面电阻和接触电阻相应增加，导致器件的响应速度降低，信号出现延迟。因此，低电阻率的互连结构成为制造高集成度半导体器件的一个关键要素。
为了降低器件源漏区的接触电阻，引入了金属硅化物的工艺方法，通常金属硅化物形成在器件源漏区的表面上，所述金属硅化物具有较低的电阻率，可以显著减小源漏区的接触电阻。金属硅化物和自对准金属硅化物及形成工艺已被广泛地用于降低器件源极和漏极的表面电阻和接触电阻，从而降低电阻电容延迟时间。
后金属硅化物工艺是指形成接触孔开口后再通过自对准硅化物工艺形成金属硅化物，通常后金属硅化物工艺需要进行预非晶化离子注入(PAI)以降低肖特基势垒高度(SBH)，从而提高器件性能，因此预非晶化离子注入的质量的好坏例如注入深度的均一性等对于器件的影响很大，另外，后金属硅化物工艺中通常先形成露出源区和漏区表面的接触孔开口，再通过光刻工艺和刻蚀工艺形成露出栅极结构的部分顶面的接触孔开口，再形成该接触孔开口后往往通过灰化工艺将光阻去除，然而在灰化的过程中，露出的源区和漏区表面的预非晶化离子注入后的非晶硅很容易被氧化，进而阻碍后续金属硅化物(例如，TiSi)的形成，使源/漏区的接触电阻增大，从而影响器件的性能。
因此，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，所述半导体衬底包括MOS器件区，在所述半导体衬底上形成层间介电层；
在所述层间介电层中形成第一接触孔开口，其中，所述第一接触孔开口分别露出所述MOS器件区的半导体衬底中预定形成源区和漏区的区域表面；
在从所述第一接触孔开口中露出的所述源区和所述漏区的区域表面形成保护层；
对露出的所述源区和所述漏区的区域进行预非晶化离子注入；
去除所述保护层。
进一步，所述保护层形成在所述第一接触孔开口的侧壁和底部。
进一步，在所述MOS器件区的半导体衬底上形成有栅极结构，所述层间介电层包括形成在所述半导体衬底表面上的第一层间介电层以及覆盖所述第一层间介电层以及所述栅极结构的第二层间介电层，其中，在所述预非晶化离子注入之后，去除所述保护层之前，还包括以下步骤：
在所述第二层间介电层中形成第二接触孔开口，所述第二接触孔开口露出所述栅极结构的部分顶面。
进一步，形成所述第二接触孔开口的方法包括以下步骤：
形成第一光刻胶层，以填充所述第一接触孔开口并覆盖所述第二层间介电层的表面；
图案化所述第一光刻胶层，以形成图案化的第一光刻胶层，所述图案化的第一光刻胶层定义有所述第二接触孔开口的图案；
以所述图案化的第一光刻胶层为掩膜，刻蚀所述第二层间介电层，停止于所述栅极结构的顶面，以形成所述第二接触孔开口；
去除所述第一光刻胶层。
进一步，使用灰化的方法和/或湿法刻蚀的方法去除所述第一光刻胶层。
进一步，所述MOS器件区包括PMOS器件区和NMOS器件区中的至少一个。
进一步，所述MOS器件区包括PMOS器件区和NMOS器件区，所述第一接触孔开口分别露出所述PMOS器件区的半导体衬底中预定形成源区和漏区的区域表面以及露出所述NMOS器件区的半导体衬底中预定形成源区和漏区的区域表面。
进一步，在形成所述第一接触孔开口之后，形成所述保护层之前，还包括以下步骤：
先对所述PMOS器件区进行源/漏离子注入，以在所述PMOS器件区的所述半导体衬底中形成源区和漏区，再对所述NMOS器件区进行源/漏离子注入，以在所述NMOS器件区的所述半导体衬底中形成源区和漏区，或者，先对所述NMOS器件区进行源/漏离子注入，以在所述NMOS器件区的所述半导体衬底中形成源区和漏区，再对所述PMOS器件区进行源/漏离子注入，以在所述PMOS器件区的所述半导体衬底中形成源区和漏区。
进一步，在形成所述保护层之后，所述预非晶化离子注入之前，还包括：进行退火处理，以活化所述源区和所述漏区中的掺杂杂质。
进一步，在去除所述保护层的步骤之后，还包括以下步骤：
在所述第一接触孔开口的底部和侧壁上依次沉积金属层和覆盖层；
进行退火处理，以在所述源区和所述漏区的表面形成金属硅化物；
形成导电层填充所述第一接触孔开口，以形成第一接触孔。
本发明的制造方法，先在从所述第一接触孔开口中露出的所述源区和所述漏区的区域表面形成保护层，再进行预非晶化离子注入(PAI)，预非晶化离子注入的离子穿过保护层进入源区和漏区，因此预非晶化离子注入的深度更加均一，质量更好，有利于改善后续金属硅化物的均匀性，进而降低接触电阻，提高器件的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1L示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图；
图2示出了本发明一个实施方式的半导体器件的制造方法的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
为了解决前述的技术问题，本发明提供一种半导体器件的制造方法，如图2所述，主要包括以下步骤：
步骤S1，提供半导体衬底，所述半导体衬底包括MOS器件区，在所述半导体衬底上形成层间介电层；
步骤S2，在所述层间介电层中形成第一接触孔开口，其中，所述第一接触孔开口分别露出所述MOS器件区的半导体衬底中预定形成源区和漏区的区域表面；
步骤S3，在从所述第一接触孔开口中露出的所述源区和所述漏区的区域表面形成保护层；
步骤S4，对露出的所述源区和所述漏区的区域进行预非晶化离子注入；
步骤S5，去除所述保护层。
本发明的制造方法，先在从所述第一接触孔开口中露出的所述源区和所述漏区的区域表面形成保护层，再进行预非晶化离子注入(PAI)，预非晶化离子注入的离子穿过保护层进入源区和漏区，因此预非晶化离子注入的深度更加均一，质量更好，有利于改善后续金属硅化物的均匀性，进而降低接触电阻，提高器件的性能。
下面，参考图1A至图1L对本发明的半导体器件的制造方法做详细描述，其中，图1A至图1L示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图。
首先，执行步骤一，提供半导体衬底，所述半导体衬底包括MOS器件区，在所述半导体衬底上形成层间介电层。
具体地，如图1A所示，半导体衬底100为体硅衬底，其可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在一个示例中，所述MOS器件区包括PMOS器件区、NMOS器件区中的至少一个。
本实施例中，主要以所述半导体衬底包括NMOS器件区和PMOS器件区的情况为例对本发明的方法进行详细描述，其中，在所述PMOS器件区的半导体衬底上形成有第一栅极结构1021，在所述NMOS器件区的半导体衬底上形成有第二栅极结构1022。
示例性地，本发明的半导体器件为FinFET器件，在每个所述PMOS器件区的半导体衬底上形成有第一鳍片结构，则在所述NMOS器件区的半导体衬底上形成有第二鳍片结构，所述第一栅极结构1021横跨所述第一鳍片结构，第二栅极结构1022横跨所述第二鳍片结构。
在一个示例中，以FinFET器件为例，为了获得如图1A所示的结构，可以执行以下步骤A1至A7：
首先，执行步骤A1，在半导体衬底上形成多个鳍片结构，例如，在所述半导体衬底上的所述PMOS器件区和所述NMOS器件区内分别形成有第一鳍片结构和第二鳍片结构，鳍片结构的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片结构组，鳍片结构的长度也可不相同。
具体地，所述鳍片结构的形成方法并不局限于某一种，下面给出一种示例性的形成方法：在半导体衬底上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻半导体衬底以在其上形成鳍片结构。
随后，还可执行步骤A2，沉积隔离材料层，以覆盖前述的所有鳍片结构。
具体地，沉积隔离材料层，以完全填充鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如高深宽比工艺(HARP)氧化物，具体可以为氧化硅。
然后回蚀刻所述隔离材料层，至所述鳍片结构的目标高度，以形成隔离结构，所述隔离结构的顶面低于第一鳍片结构和所述第二鳍片结构的顶面。具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片结构，进而形成具有特定高度的鳍片结构。
接着，执行步骤A3，形成横跨所述第一鳍片结构的第一伪栅极结构和横跨第二鳍片结构的第二伪栅极结构，其中伪栅极结构均包括伪栅极介电层和伪栅极材料层。
需要指出的是，本发明中所使用的术语“横跨”，例如横跨鳍片结构(例如第一鳍片结构、第二鳍片结构等)的伪栅极结构(或者栅极结构)，是指在鳍片结构的部分的上表面和侧面均形成有伪栅极结构，并且该伪栅极结构还形成在半导体衬底的部分表面上。
在一个示例中，可先在半导体衬底上依次沉积形成伪栅极介电层和伪栅极材料层。
其中，所述伪栅极介电层可以选用常用的氧化物，例如SiO2，所述伪栅极材料层可以选用本领域常用的半导体材料，例如可以选用多晶硅等，并不局限于某一种，在此不再一一列举、
所述伪栅极材料层的沉积方法可以选用化学气相沉积或者原子层沉积等方法。
然后图案化所述伪栅极介电层和伪栅极材料层，以形成所述第一伪栅极结构和第二伪栅极结构。具体地，在所述伪栅极材料层上形成光刻胶层，然后曝光显影，以形成开口，然后以所述光刻胶层为掩膜蚀刻所述伪栅极材料层，最后去除光刻胶层。
之后，还可选择性地，在所述第一伪栅极结构和第二伪栅极结构的侧壁上形成偏移侧墙。
具体地，所述偏移侧墙可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述偏移侧墙为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成偏移侧墙。也可以在伪栅极结构的顶面和侧壁上均形成侧墙材料层，在之后的步骤中通过平坦化的方法，例如化学机械研磨，将顶面上的侧墙材料层去除，形成仅仅位于侧壁上的偏移侧墙。
可选地，对第一伪栅极结构以及第二伪栅极结构两侧分别执行LDD离子注入步骤并退火活化。
LDD离子注入以在源/漏区形成轻掺杂漏(LDD)结构可以降低电场，并可以显著改进热电子效应。
对PMOS区内的第一伪栅极结构两侧的第一鳍片结构进行LDD离子注入，以形成P型轻掺杂漏(LDD)，其注入离子可以为任意的P型掺杂离子，包括但不限于硼(B)离子、铟(In)离子。
对NMOS区内的第二伪栅极结构两侧的第二鳍片结构进行LDD离子注入进行LDD离子注入，以形成N型轻掺杂漏(LDD)，其注入离子可以为任意适合的N型掺杂离子，包括但不限于磷(P)离子、砷(As)离子。
可选地，在所述伪栅极结构的偏移侧墙上形成间隙壁。
具体地，在所形成的偏移侧墙上形成间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
接着，执行步骤A4，在第一伪栅极结构两侧所述PMOS器件区内的预定形成第一源区和第一漏区的区域形成第一应力层1031。
在一个示例中，形成第一应力层1031的方法包括：刻蚀所述第一栅极结构1021两侧的部分所述第一鳍片结构，以在预定形成第一源区和第一漏区的区域形成第一凹槽；再在所述第一凹槽中选择性外延生长所述第一应力层1031。更优选，第一凹槽还可以为“∑”形凹槽。
选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
第一应力层1031的材料可以包括SiGe或其他可提供压应力的适合的材料。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiGe，用硅烷或者乙硅烷作为硅源，同时加入一定量的锗烷。例如，选用GeH4和SiH2Cl2作为反应气体，并选择H2作为载气，其中反应气体和载气的流量比为0.01-0.1，沉积的温度为300-1000℃，优选为650-750℃，气体压力为1-50Torr，优选为20-40Torr。
在PMOS内形成具有压应力的应力层，CMOS器件的性能可以通过将压应力作用于PMOS来提高。
进一步地，所述第一应力层1031形成于所述第一鳍片结构中，并且所述第一应力层1031的顶面高于所述第一鳍片结构的顶面。
接着，执行步骤A5，在第二伪栅极结构两侧所述NMOS器件区内的预定形成第二源区和第二漏区的区域形成第二应力层1032。
在所述NMOS区内的第二栅极结构1022两侧的所述第二鳍片结构中的预定形成第二源区和第二漏区的区域形成第二应力层1032。
具体地，形成第二应力层1032的方法包括：刻蚀所述第二栅极结构1022两侧的部分所述第二鳍片结构，以在预定形成NMOS器件的第二源区和第二漏区的区域形成第二凹槽；再在所述第二凹槽中选择性外延生长所述第二应力层1032。
选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
在NMOS中，第二应力层1032通常具有拉应力。第二应力层1032的材料可以为SiP、SiC或其他可提供拉应力的适合的材料。本实施例中，较佳地选择SiP作为第二应力层1032。具体地，可采用化学气相沉积方法或者气体源分子束外延方法生长SiP，用硅烷或者乙硅烷作为硅源，磷烷作为磷源。
进一步地，所述第二应力层1032形成于所述第二鳍片结构中，并且所述第二应力层1032的顶面高于所述第二鳍片结构的顶面。
值得一提的是，步骤A4和步骤A5的顺序还可以进行调换。
接着，执行步骤A6，沉积第一层间介电层101并平坦化，以填充各个伪栅极结构之间的间隙。
具体地，沉积第一层间介电层101并平坦化，平坦化所述对第一层间介电层101至第一伪栅极结构和第二伪栅极结构的顶部。
其中，所述第一层间介电层101可以选用本领域中常用的介电材料，例如各种氧化物等，在该实施例中第一层间介电层可以选用SiO2，其厚度并不局限于某一数值。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
之后，去除第一伪栅极结构和第二伪栅极结构，包括依次去除伪栅极介电层和伪栅极材料层，以在PMOS器件区的半导体衬底100上形成栅极沟槽，在NMOS器件区的半导体衬底100上形成栅极沟槽，该PMOS器件区内的栅极沟槽在所述第一鳍片结构的延伸方向上露出部分所述第一鳍片结构，NMOS器件区的栅极沟槽在所述第二鳍片结构的延伸方向上露出部分所述第二鳍片结构。
随后，执行步骤A7，在所述PMOS器件区内的栅极沟槽中形成第一栅极结构1021，在所述NMOS器件区内的栅极沟槽中形成第二栅极结构1022。
其中，第一栅极结构1021和第二栅极结构1022均为金属栅极叠层结构。
示例性地，第一栅极结构1021包括形成在所述PMOS器件区内的栅极沟槽底部的界面层，依次形成在栅极沟槽的底部和侧壁上并位于所述界面层上方的高k介电层、第一扩散阻挡层、P型功函数层、N型功函数和第二扩散阻挡层，以及填充所述栅极沟槽的栅电极层。
示例性地，所述第二栅极结构1022包括形成在所述NMOS器件区内的栅极沟槽底部的界面层，依次形成在栅极沟槽的底部和侧壁上并位于所述界面层上方的高k介电层、第一扩散阻挡层、N型功函数和第二扩散阻挡层，以及填充所述栅极沟槽的栅电极层。
其中，可以使用本领域技术人员熟知的任何适合的方法形成所述第一栅极结构和第二栅极结构，在此不做一一赘述。
值得一提的是，本发明的所述第一栅极结构1021和第二栅极结构1022还可以为其他类型的栅极结构，例如栅极结构包括自下而上依次层叠的栅极介电层和栅极层，栅极介电层可以为氧化硅等介电材料，栅极层可以为多晶硅等材料。
至此，经过上述步骤获得如图1A所述的结构。
之后，执行步骤二，在所述第一层间介电层以及所述第一栅极结构和所述第二栅极结构的表面上形成第二层间介电层。
具体地，如图1B所示，所述第二层间介电层104覆盖所述第一层间介电层101以及所述第一栅极结构1021和所述第二栅极结构1022的表面，并平坦化。
所述第二层间介电层104可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
所述第二层间介电层104的厚度可以为任意适合的数值，在此不做具体限定，第二层间介电层104的顶面高于所述第一栅极结构1021和第二栅极结构1022的顶面。
接着，执行步骤三，在所述层间介电层中形成第一接触孔开口，其中，所述第一接触孔开口分别露出所述MOS器件区的半导体衬底中预定形成源区和漏区的区域表面。
在一个示例中，形成所述第一接触孔开口的方法包括以下步骤：
首先，如图1C所示，蚀刻所述层间介电层(包括第二层间介电层104和第一层间介电层101)停止于所述半导体衬底的表面上，以形成若干第一接触孔开口1051，所述第一接触孔开口1051分别露出PMOS器件区内的第一源区和第一漏区以及NMOS器件区的第二源区和第二漏区，本实施例中，在PMOS器件区内形成有第一应力层1031，在NMOS器件区内形成有第二应力层1032，所述第一接触孔开口1051的底部分别位于所述第一应力层1031和所述第二应力层中。
进一步地，PMOS器件区内的所述第一接触孔开口1051的底部位于所述第一应力层1031的顶面以下所述半导体衬底的顶面以上(例如第一鳍片结构的顶面以上)，NMOS器件区内的第一接触孔开口1051的底部位于所述第二应力层1032的顶面以下所述半导体衬底的顶面以上(例如第二鳍片结构的顶面以上)。
具体地，可首先在第二层间介电层104的表面上形成图案化的光刻胶层，该光刻胶层定义预定形成的第一接触孔开口的位置和尺寸等，再以该图案化的光刻胶为掩膜依次蚀刻第二层间介电层和第一层间介电层，分别停止于所述第一应力层和第二应力层中，以形成若干第一接触孔开口1051。
随后，去除图案化的光刻胶层，例如使用灰化的方法去除所述光刻胶层。
接着，执行步骤四，对PMOS器件区进行源/漏离子注入，以在PMOS器件区的半导体衬底中形成所述第一源区和所述第一漏区。
在一个示例中，如图1D所示，首先形成图案化的光刻胶层106n，以覆盖所述NMOS器件区，其中，在图案化的光刻胶层106n位于所述第二层间介电层104上以及NMOS器件区内的所述第一接触孔开口中。
示例性地，以所述图案化的光刻胶层106n为掩膜，对从所述第一接触孔开口中露出的预定形成所述第一源区和所述第一漏区的区域进行源/漏离子注入，所述源/漏离子注入的掺杂离子为P型掺杂杂质。
其中，P型掺杂杂质包括但不限于硼(B)、铟(In)或者氟化硼(BF2)。
进一步地，使源/漏离子注入的掺杂离子注入到部分所述第一应力层中。
其中，所述源/漏离子注入的注入剂量可以根据实际的工艺需要进行合理设定，通常所述源/漏离子注入为P型掺杂杂质重掺杂的离子注入工艺。
随后，可通过例如灰化工艺或者湿法刻蚀的工艺去除光刻胶层。
接着，执行步骤五，对所述NMOS器件区进行源/漏离子注入，以形成所述NMOS器件区的半导体衬底中形成第二源区和第二漏区。
示例性地，如图1E所示，形成图案化的光刻胶层106p以覆盖PMOS器件区而露出NMOS器件区，再对所述NMOS器件区进行源/漏离子注入，以形成所述NMOS器件区的第二源区和第二漏区。
示例性地，以所述图案化的光刻胶层106p为掩膜，对从所述第一接触孔开口1051中露出的预定形成所述第二源区和所述第二漏区的区域进行源/漏离子注入，所述源/漏离子注入的掺杂离子为N型掺杂杂质。
其中，N型掺杂杂质可以包括磷(P)或砷(As)或它们的组合。
进一步地，使源/漏离子注入的掺杂离子注入到部分所述第二应力层中。
其中，所述源/漏离子注入的注入剂量可以根据实际的工艺需要进行合理设定，通常所述源/漏离子注入为N型掺杂杂质重掺杂的离子注入工艺。
随后，如图1F所示，可通过例如灰化工艺或者湿法刻蚀的工艺去除光刻胶层。
值得一提的是，步骤四和步骤五的顺序可以进行调换，也可以实现同样的功能。
接着，执行步骤六，在从所述第一接触孔开口中露出的源区和漏区的区域表面形成保护层。
示例性地，如图1F所示，在从所述第一接触孔开口1051中露出的源区和漏区的区域表面形成保护层107，进一步地，所述保护层形成在所述第一接触孔开口1051的侧壁和底部。
在一个示例中，在所述PMOS器件区的第一源区和第一漏区内设置有第一应力层，则位于PMOS器件区内的所述第一接触孔开口1051底部和部分侧壁上的所述保护层107形成在露出的第一应力层1031的表面，同样，在NMOS器件区的第二源区和第二漏区内设置有第二应力层，则位于NMOS器件区内的所述第一接触孔开口的底部和部分侧壁上的所述保护层107形成在露出的第二应力层1032的表面。
可选地，所述保护层107的材料包括氮化物和氧化物中的至少一种，氮化物可以为氮化硅，氧化物可以为氧化硅等。
可以采用热氧化、化学氧化、化学气相沉积(CVD)、原子层沉积(ALD)或者物理气相沉积(PVD)等适合的工艺形成所述保护层107。本实施例中，较佳地使用原子层沉积工艺形成该保护层。
其中，所述保护层107的厚度可以为任意适合的厚度，例如保护层107的厚度范围为5埃～20埃，例如，5埃、10埃、15埃、20埃等。
随后，执行退火处理，以活化源区和漏区中的掺杂杂质。
在一个示例中，在上述步骤之后，还可选择性地执行退火处理的步骤，以活化源区和漏区中掺杂的P型掺杂杂质和N型掺杂杂质。
该退火处理可以为峰值退火(spike anneal)工艺，所述峰值退火工艺采用的退火温度范围为500～1050℃，退火时间为10s～60min，具体可根据实际工艺进行适当调整。所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行，退火步骤高温来活化源区和漏区中掺杂的P型掺杂杂质和N型掺杂杂质。
在本发明中的退火处理步骤还可以选用以下几种方式中的一种：炉管退火、脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等，但并非局限于所举示例。
接着，执行步骤七，对所述源区和所述漏区进行预非晶化离子注入(PAI)。
在一个示例中，如图1G所示，对所述PMOS器件区内从所述第一接触孔开口1051中露出的所述第一源区和第一漏区以及对所述NMOS器件区内从第一接触孔开口中露出的第二源区和第二漏区均进行预非晶化离子注入(PAI)。
其中，由于层间介电层的阻挡作用，所述预非晶化离子注入为毯式(blanket)预非晶化离子注入。
可选地，所述预非晶化离子注入的注入离子包括Ge，或者也可以为其他适合的离子。
示例性地，所述第一预非晶化离子注入的能量范围为100eV～3KeV，掺杂剂量范围为1E15/cm2～1E16/cm2，上述参数仅作为示例，对于其他适合的数值范围也可以适用于本发明。
通过高能量离子流对源区和漏区的表面进行离子轰击使其非晶化，以在源区和漏区内形成非晶化注入区。
示例性地，在所述第一源区和第一漏区内形成有第一应力层时，所述预非晶化离子注入使从所述第一接触孔开口1051中露出的部分所述第一应力层非晶化，形成非晶化注入区1081，在所述第一源区和第一漏区内形成有第二应力层1032时，所述预非晶化离子注入使从所述第一接触孔开口1051中露出的部分所述第二应力层非晶化，形成非晶化注入区1082。
预非晶化离子注入的目的防止在金属硅化物形成的过程中，硅化物会沿着位错快速向里面扩散，可能会穿过节导致节的失效的问题的出现，也即防止形成管道(piping)，进而有利于金属硅化物的形成，并且可以降低器件的肖特基势垒高度(e-SBH)。
预非晶化离子注入的离子穿过保护层进入源区和漏区，因此预非晶化离子注入的深度更加均一，质量更好，有利于改善后续金属硅化物的均匀性，进而降低接触电阻。
随后，执行步骤八，在所述层间介电层中形成第二接触孔开口，所述第二接触孔开口露出栅极结构的部分顶面。
示例性地，所述第二层间介电层中形成若干第二接触孔开口，其中，位于所述PMOS器件区内的第二接触孔开口露出所述第一栅极结构的部分顶面，位于所述NMOS器件区内的第二接触孔开口露出所述第二栅极结构的部分顶面。
在一个示例中，形成所述第二接触孔开口的方法包括以下步骤：
首先，如图1H所示，形成第一光刻胶层109，以填充所述第一接触孔开口并覆盖所述第二层间介电层104的表面，其中，可以使用例如旋涂的方法形成所述第一光刻胶层109。
示例性地，还可选择性地依次形成有机分布层(Organic distribution layer,ODL)和所述第一光刻胶层109。
随后，如图1I所示，对所述第一光刻胶层109进行图案化，以形成图案化的第一光刻胶层109，该图案化的第一光刻胶层109定义预定形成的第二接触孔开口的位置、尺寸和图案等参数，再以图案化的第一光刻胶层109为掩膜，蚀刻所述第二层间介电层104停止于第一栅极结构1021和第二栅极结构1022的表面上，以形成所述第二接触孔开口1052。
随后，如图1J，去除所述第一光刻胶层，其中，可以使用例如灰化的方法或者湿法刻蚀的方法去除该第一光刻胶层。
示例性地，灰化的方法是使用包含氧基或氧离子的等离子气体来去除第一光刻胶层，灰化过程一般在高温下进行，例如灰化温度可以为80～300℃。
其中，在去除第一光刻胶的过程中，保护层107对于源区和漏区中的非晶化注入区具有保护作用，能够防止在灰化的过程中，非晶化注入区(例如非晶硅)表面的氧化，避免在源区和漏区的表面形成氧化层，进而有利于之后金属硅化物的形成。
随后，执行步骤九，去除所述保护层，
如图1K所示，可以使用本领域技术人员熟知的任何适合的方法去除所述保护层，例如湿法刻蚀或者干法刻蚀的方法。
可以使用对保护层具有高的刻蚀速率，而不对层间介电层和半导体衬底造成刻蚀或者对层间介电层和半导体衬底具有很低的刻蚀速率的刻蚀方法来去除所述保护层。
在一个示例中，例如所述保护层的材料包括氮化硅时，可以使用热的磷酸作为蚀刻剂，湿法刻蚀去除所述保护层。
接着，执行步骤十，在所述第一接触孔开口的底部和侧壁上依次沉积金属层和覆盖层，进行退火处理，以在所述源区和所述漏区的表面形成金属硅化物，形成导电层填充所述第一接触孔开口，以形成第一接触孔。
在一个示例中，在形成所述金属层之前，进行预清洗步骤，以去除自然氧化层。具体地，进行预清洗步骤，以去除所述第一接触孔开口和第二接触孔开口底部的氧化层，例如自然氧化层。
该预清洗可以使用本领域技术人员熟知的任何适合的方法，例如使用包括氢氟酸的清洗液等。
示例性地，如图1L所示，在所述第一接触孔开口和所述第二接触孔开口的底部和侧壁上依次形成金属层110和覆盖层(未示出)。
其中，金属层110的材料可以使用钛(Ti)、含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。
可以使用本领域技术人员熟知的任何适合的方法沉积形成所述金属层110，包括但不限于化学气相沉积方法或物理气相沉积方法等。
其中覆盖层的制备方法可选用物理气相沉积(PVD)，覆盖层可于介于-40℃～400℃的温度与约介于0.1毫托(mTorr)～100毫托(mTorr)的压力下形成。覆盖层材料为金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。此外，覆盖层亦可能包括多个膜层，本实施例中，所述覆盖层包括TiN层。
随后，进行退火处理，以在所述源区和所述漏区的表面形成金属硅化物。
该退火步骤可以使用任何适合的退火方法，例如炉管退火、激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火。本实施例中，较佳地，退火处理使用激光退火(laser anneal)。
其中，退火的温度范围可以为800～1100℃，较佳地，退火的温度为900℃。退火时间可以为任意适合的时间，例如，退火时间范围可以为400μs～800μs，该退火时间也即使用激光退火时的停留时间(Dwell time)。
在此步骤的退火过程中，使PMOS器件区内的第一接触孔开口底部的所述金属层和与所述金属层接触的所述半导体衬底(例如Si，或者，例如第一应力层)反应生成第一金属硅化物层108p(例如，TiSi)，使NMOS器件区内的第一接触孔开口底部的所述金属层与所述金属层接触的所述半导体衬底(例如Si，或者，例如第二应力层)反应生成第二金属硅化物层108n(例如，TiSi)。
在一个示例中，第一金属硅化物层108p包围所述第一接触孔开口的底部，并且第一金属硅化物层108p的底部位于第一应力层1031中并高于所述半导体衬底的顶面。
在一个示例中，第二金属硅化物层108n包围所述第一接触孔开口的底部，并且第二金属硅化物层108n的底部位于第二应力层1032中并高于所述半导体衬底的顶面。
进而，在所述第一源区和所述第一漏区表面均形成了第一金属硅化物层，在所述第二漏区和所述第二源区表面均形成了第二金属硅化物层。
之后，形成导电层111填充所述第一接触孔开口和第二接触孔开口并进行平坦化，以分别形成第一接触孔和第二接触孔。
导电层可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。
其中，导电层可以为本领域技术人员熟知的任何适合的导电材料，包括但不限金属材料。较佳地，导电层为钨材料。在另一实施例中，导电层可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。
所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。所述平坦化停止于所述第二层间介电层104的表面上。
PMOS器件区内的第一接触孔与所述PMOS器件区内的源/漏区电连接，NMOS器件区内的所述第一接触孔与所述NMOS器件区内的源/漏区电连接，PMOS器件区内的所述第二接触孔结构电连接所述第一栅极结构，NMOS器件区内的所述第二接触孔结构电连接所述第二栅极结构。
至此完成了对本发明的半导体器件的制造方法的关键步骤的介绍，对于完整的器件的制备还需其他的步骤，在此不做一一赘述。
综上所述，根据本发明的制造方法，先在从所述第一接触孔开口中露出的所述源区和所述漏区的区域表面形成保护层，再进行预非晶化离子注入(PAI)，预非晶化离子注入的离子穿过保护层进入源区和漏区，因此预非晶化离子注入的深度更加均一，质量更好，有利于改善后续金属硅化物的均匀性，同时在形成第二接触孔开口的步骤中，保护层对于源区和漏区中的非晶化注入区具有保护作用，能够防止在灰化的过程中，非晶化注入区(例如非晶硅)表面的氧化，避免在源区和漏区的表面形成氧化层，进而有利于金属硅化物的形成。因此本发明的方法能够降低接触电阻，提高器件的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供半导体衬底，所述半导体衬底包括MOS器件区，在所述半导体衬底上形成层间介电层；其中，在所述MOS器件区的半导体衬底上形成有栅极结构，所述层间介电层包括形成在所述半导体衬底表面上的第一层间介电层以及覆盖所述第一层间介电层以及所述栅极结构的第二层间介电层；
在所述层间介电层中形成第一接触孔开口，其中，所述第一接触孔开口分别露出所述MOS器件区的半导体衬底中预定形成源区和漏区的区域表面；
在从所述第一接触孔开口中露出的所述源区和所述漏区的区域表面形成保护层；
对露出的所述源区和所述漏区的区域进行预非晶化离子注入；
在所述第二层间介电层中形成第二接触孔开口，所述第二接触孔开口露出所述栅极结构的部分顶面；
去除所述保护层。
2.如权利要求1所述的制造方法，其特征在于，所述保护层形成在所述第一接触孔开口的侧壁和底部。
3.如权利要求1所述的制造方法，其特征在于，形成所述第二接触孔开口的方法包括以下步骤：
形成第一光刻胶层，以填充所述第一接触孔开口并覆盖所述第二层间介电层的表面；
图案化所述第一光刻胶层，以形成图案化的第一光刻胶层，所述图案化的第一光刻胶层定义有所述第二接触孔开口的图案；
以所述图案化的第一光刻胶层为掩膜，刻蚀所述第二层间介电层，停止于所述栅极结构的顶面，以形成所述第二接触孔开口；
去除所述第一光刻胶层。
4.如权利要求3所述的制造方法，其特征在于，使用灰化的方法和/或湿法刻蚀的方法去除所述第一光刻胶层。
5.如权利要求1所述的制造方法，其特征在于，所述MOS器件区包括PMOS器件区和NMOS器件区中的至少一个。
6.如权利要求5所述的制造方法，其特征在于，所述MOS器件区包括PMOS器件区和NMOS器件区，所述第一接触孔开口分别露出所述PMOS器件区的半导体衬底中预定形成源区和漏区的区域表面以及露出所述NMOS器件区的半导体衬底中预定形成源区和漏区的区域表面。
7.如权利要求6所述的制造方法，其特征在于，在形成所述第一接触孔开口之后，形成所述保护层之前，还包括以下步骤：
先对所述PMOS器件区进行源/漏离子注入，以在所述PMOS器件区的所述半导体衬底中形成源区和漏区，再对所述NMOS器件区进行源/漏离子注入，以在所述NMOS器件区的所述半导体衬底中形成源区和漏区，或者，先对所述NMOS器件区进行源/漏离子注入，以在所述NMOS器件区的所述半导体衬底中形成源区和漏区，再对所述PMOS器件区进行源/漏离子注入，以在所述PMOS器件区的所述半导体衬底中形成源区和漏区。
8.如权利要求7所述的制造方法，其特征在于，在形成所述保护层之后，所述预非晶化离子注入之前，还包括：进行退火处理，以活化所述源区和所述漏区中的掺杂杂质。
9.如权利要求1所述的制造方法，其特征在于，在去除所述保护层的步骤之后，还包括以下步骤：
在所述第一接触孔开口的底部和侧壁上依次沉积金属层和覆盖层；
进行退火处理，以在所述源区和所述漏区的表面形成金属硅化物；
形成导电层填充所述第一接触孔开口，以形成第一接触孔。
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