CN103247535B - Finfet器件及其形成方法 - Google Patents

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Abstract

本发明公开了一种用于对FinFET执行应力记忆技术(SMT)的方法和具有包括多平面位错的记忆应变效果的FinFET。示例性实施例包括:接收FinFET前体,FinFET前体具有衬底、衬底上的鳍状件结构、鳍状件结构之间的隔离区、以及鳍状件结构的一部分之上的栅极堆叠件。栅极堆叠件使鳍状件结构的源极区与鳍状件结构的漏极区分离并且在两者之间创建栅极区。实施例还包括:在鳍状件结构、隔离区、以及栅极堆叠件中的每个的至少一部分之上形成应力记忆技术(SMT)保护层,通过注入能量掺杂物质,对FinFET前体执行退火工艺,并且去除SMT保护层,对FinFET前体执行预非晶化注入。本发明还提供了一种用于FINFET器件的位错SMT。

Description

FINFET器件及其形成方法

技术领域

[0001]本发明涉及半导体领域,更具体地,本发明涉及FINFET器件及其形成方法。

背景技术

[0002]随着半导体工业发展到追求较高器件密度、较高性能、以及较低成本的纳米技术工艺节点,来自制造和设计问题的挑战推进了诸如类似鳍式场效应晶体管(FinFET)的三维设计的发展。示例性FinFET通过从衬底延伸的薄“鳍状件”(或鳍结构)制造,例如蚀刻到衬底的硅层。在该垂直鳍状件中形成FET的沟道。在鳍状件之上(例如,包围)提供栅极。将栅极设置在沟道的两侧上是有益的,从而允许从两侧对沟道进行栅极控制。FinFET器件的优点包括减小短沟道效应和较高电流。

[0003]由于诸如FinFET的非平面器件固有的复杂性,因此,制造平面晶体管中使用的多个技术在制造非平面器件中不可用。例如,在高性能环境中应用应力记忆技术(SMT)以改进nMOS器件。通过谨慎地控制平面器件沟道的非晶化和重结晶(re-crystal Iizat1n),即使应激源被去除,被施加至器件的应力的效果仍然存在。应力效果通过沟道改进电荷移动性,从而改进器件性能。需要一种将SMT应用至三维器件的方法以获得器件性能的类似改进。

发明内容

[0004]为了解决现有技术中所存在的问题,根据本发明的一个方面,提供了一种制造半导体器件的方法,包括:接收FinFET前体,所述FinFET前体包括:衬底;鳍状件结构,形成在所述衬底上;隔离区,形成在所述衬底上并且隔离所述鳍状件结构;以及栅极堆叠件,形成在所述鳍状件结构的一部分之上,从而将所述鳍状件结构的源极区与所述鳍状件结构的漏极区相分离,并且在所述源极区和所述漏极区之间形成所述鳍状件结构的栅极区;在所述鳍状件结构、所述隔离区、和所述栅极堆叠件中的每个的至少一部分之上形成应力记忆技术(SMT)保护层;通过注入能量掺杂物质,对所述FinFET前体执行预非晶化注入;对所述FinFET前体执行退火工艺;以及去除所述SMT保护层。

[0005]在该方法中,所述方法进一步包括:去除所述鳍状件结构的一部分;以及此后,在所述鳍状件结构的顶部上形成次级源极/漏极区。

[0006]在该方法中,将去除所述鳍状件结构的一部分执行至特定深度,并且其中,选择所述特定深度以控制所述次级源极/漏极区中的应力效应的存在。

[0007] 在该方法中,所述方法进一步包括:在去除所述SMT保护层之后,对所述FinFET前体执行制造工艺。

[0008]根据本发明的另一方面,提供了一种半导体器件,包括:衬底,具有表面;鳍状件结构,形成在所述衬底的所述表面之上,所述鳍状件结构具有与所述衬底的所述表面平行的伸长主体、纵轴、以及横轴,其中,所述鳍状件结构具有位错;隔离区,形成在所述衬底的所述表面上并且隔离所述鳍状件结构;以及栅极堆叠件,形成在所述鳍状件结构的一部分之上,从而将所述鳍状件结构的源极区和所述鳍状件结构的漏极区相分离,并且在所述源极区和所述漏极区之间形成所述鳍状件结构的栅极区。

[0009]在该半导体器件中:所述位错是第一位错;所述半导体器件进一步包括形成在所述鳍状件结构内的第二位错;并且所述第一位错和所述第二位错不共面。

[0010]在该半导体器件中,所述位错平行于所述衬底的所述表面。

[0011]在该半导体器件中,所述位错与相应的所述鳍状件结构平行的所述纵轴并且在所述衬底的方向上延伸。

[0012]在该半导体器件中,所述位错与相应的所述鳍状件结构平行的所述横轴并且在所述衬底的方向上延伸。

[0013]在该半导体器件中,所述鳍状件结构包括第一鳍状件部分和第二鳍状件部分,并且其中,所述第二鳍状件部分是次级源极/漏极区。

[0014]在该半导体器件中,所述位错完全形成在所述第二鳍状件部分内。

[0015]在该半导体器件中,所述位错形成在所述第一鳍状件部分和所述第二鳍状件部分内。

[0016]根据本发明的又一方面,提供了一种半导体器件,包括:衬底,具有表面;凸起器件主体,形成在所述衬底的所述表面之上,所述凸起器件主体包括漏极区、源极区、和位于所述漏极区和所述源极区之间的栅极区,其中,所述凸起器件主体具有与所述衬底的所述表面平行的纵轴和横轴;位错,形成在所述凸起器件主体内;隔离区,形成在所述衬底的所述表面上并且隔离所述凸起器件主体;以及栅极堆叠件,形成在所述凸起器件主体的所述栅极区的一部分之上。

[0017]在该半导体器件中,所述位错是第一位错;所述半导体器件进一步包括形成在所述凸起器件主体内的第二位错;所述第一位错和所述第二位错形成在所述凸起器件主体的所述漏极区、所述源极区、和所述栅极区中相同区域内;并且所述第一位错和所述第二位错不共面。

[0018]在该半导体器件中,所述位错平行于所述衬底的所述表面。

[0019]在该半导体器件中,所述位错与相应的所述凸起器件主体平行的所述纵轴并且在所述衬底的方向上延伸。

[0020]在该半导体器件中,所述位错与相应的所述凸起器件主体平行的所述横轴并且在所述衬底的方向上延伸。

[0021 ]在该半导体器件中,所述位错完全形成在所述凸起器件主体的所述源极区内。

[0022]在该半导体器件中,所述位错完全形成在所述凸起器件主体的所述漏极区内。

[0023]在该半导体器件中,所述位错形成在所述凸起器件主体的所述源极区和所述漏极区之一以及所述栅极区内。

附图说明

[0024]根据以下结合附图的详细描述可以最好地理解本发明。需要强调的是,根据工业中的标准实践,各种不同部件没有按比例绘制,并且只是用于图示的目的。实际上,为了使论述清晰,可以任意增加或减小各种部件的尺寸。

[0025]图1是根据本发明的多个方面的用于对FinFET前体执行应力记忆技术的方法的流程图。

[0026]图2a和图2b是根据本发明的实施例的经过处理的FinFET前体的示意性立体图。

[0027]图3a和图3b是根据本发明的经过处理的FinFET前体的示意性横截面图。

[0028]图4是根据本发明的实施例的经过处理的FinFET前体的示意性横截面图。

[0029]图5a和图5b分别是根据本发明的实施例的经过处理的FinFET前体的示意性立体图和示意性横截面图。

[0030]图6a和图6b分别是根据本发明的实施例的经过处理的FinFET前体的示意性立体图和示意性横截面图。

[0031]图7a和图7b分别是根据本发明的实施例的经过处理的FinFET前体的示意性立体图和示意性横截面图。

[0032]图8是根据本发明的实施例的经过处理的FinFET前体的示意性立体图。

[0033]图9是根据本发明的实施例的经过处理的FinFET前体的示意性立体图。

[0034]图10是根据本发明的实施例的经过处理的FinFET前体的示意性横截面图。

具体实施方式

[0035]本发明主要涉及IC器件制造,并且更特别地,涉及用于对FinFET执行应力记忆技术(SMT)的过程以及所得到的器件。

[0036]以下公开的内容提供用于实现本发明的不同特征的多个不同实施例或实例。以下描述组件和布置的特定实例,以简化本发明。当然,这些仅是实例并且不用于限制。例如,在以下说明中的第一部件在第二部件之上或上形成可以包括第一和第二部件直接接触的实施例,并且还可以包括附加部件可以在第一和第二部件之间形成,使得第一和第二部件可以不直接接触的实施例。另外,本发明可以在多种实例中重复参考数字和/或字母。该重复用于简化和清楚的目的,并且其本身不指示所论述的多种实施例和/或配置之间的关系。

[0037]而且,诸如“下面”、“之下”、“较低”、“之上”、“上部”等的空间相对术语可以在此用于便于说明,以描述如图中所示的一个元件或特征与另一个元件或特征的关系。除了图中描述的方位之外,空间相对术语旨在包括使用户或操作的器件的不同方位。例如,如果图中的器件被翻转,被描述为在其他元件或特征“之下”或“下面”的元件可以被定向为在其他元件或特征“之上”。从而,示例性术语“之下”可以包括之上和之下的方位。装置可以被另外地定向(旋转90度或在其他方位),并且从而在此使用的空间相对描述符可以类似地解释。

[0038]图1是根据本发明的多个方面的用于对FinFET执行应力记忆技术的方法的流程图。图2a、图2b、图5a、图6a、图7a、图8和图9是根据本发明的实施例的FinFET前体的示意性立体图。图3a、图3b、图4、图5b、图6b、图7b和图10是根据本发明的实施例的FinFET前体的截面图。参考图1至图10共同描述方法100和FinFET前体200。将理解,可以在方法100之前、期间和之后提供附加步骤,并且对于方法的其他实施例,所描述的一些步骤可以被替换或删除。

[0039]方法100开始于框102,其中,接收适用于应力记忆技术(SMT)的FinFET前体200。如图2a中所示,前体200包括衬底202。衬底202可以是体硅衬底。可选地,衬底202可以包括:元素半导体,诸如晶体结构的硅或锗;化合物半导体,诸如,硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟;或其结合。可能的衬底202还包括绝缘体上硅(SOI)衬底。SOI衬底通过注氧隔离(SIM0X)、晶圆接合、和/或其他合适方法制造。

[0040] —些示例性衬底202包括绝缘体层。绝缘体层包括任何合适材料,包括氧化娃、蓝宝石、其他合适绝缘材料、和/或其结合。示例性绝缘体层可以是埋置氧化物层(BOX)。绝缘体通过任何合适工艺形成,诸如,注入(例如,SIMOX)、氧化、沉积、和/或其他合适工艺。在一些示例性FinFET前体200中,绝缘体层是绝缘体上娃衬底的部件(例如,层)。

[0041]根据本领域中已知的设计要求(例如,P-型阱或η-型阱),衬底202可以包括多个掺杂区。掺杂区通过以下掺杂:诸如硼或BF2的P-型掺杂物;诸如磷或砷的η-型掺杂物;其结合。掺杂区可以直接在衬底202上、在P-阱结构中、在N-阱结构中、在双阱结构中、或使用突出的结构形成。半导体衬底202可以进一步包括多个有源区,诸如,被配置用于N-型金属氧化物半导体晶体管器件的区域和被配置用于P-型金属氧化物半导体晶体管器件的区域。

[0042]在衬底202上形成鳍状件结构204。在一些实施例中,前体200包括多于一个鳍状件结构204。鳍状件结构204通过任何合适工艺形成,包括多种沉积、光刻、和/或蚀刻工艺。示例性光刻工艺包括:在衬底下面(例如,在硅层上)形成光刻胶层(抗蚀剂),使抗蚀剂暴露至图案,执行曝光后烘烤工艺,以及使抗蚀剂显影以形成包括抗蚀剂的掩模元件。然后,掩模元件被用于将鳍状件结构蚀刻到硅层中。不被掩蔽元件保护的区域使用反应离子蚀刻(RIE)工艺和/或其他合适工艺蚀刻。在一个实例中,硅鳍状件204通过图案化和蚀刻硅衬底202的一部分形成。在另一个实例中,鳍状件结构204通过图案化和蚀刻沉积在绝缘体层上面的硅层形成(例如,SOI衬底的硅-绝缘体-硅堆叠件的上部硅层)。作为传统光刻的可选方案,鳍状件结构204可以通过双图案化光刻(DPL)工艺形成。DPL是通过将图案划分成两个交错图案在衬底上构建图案的方法。DPL能够产生增强的部件(例如,鳍状件)密度。多种DPL方法包括:双曝光(例如,使用两个掩模集合),形成邻近部件的隔离结构,并且去除部件,以提供隔离结构的图案,抗蚀剂冷冻,和/或其他合适工艺。将理解,多个平行鳍状件结构204可以通过类似方式形成。

[0043]用于形成鳍状件结构204的合适材料包括硅和硅锗。在一些实施例中,鳍状件结构204包括设置在鳍状件上的保护层(capping layer),诸如,娃保护层。鳍状件结构204还可以包括多个掺杂区。例如,多个掺杂区可以包括轻掺杂的源极/漏极(LDD)区和源极/漏极(S/D)区(还被称为重掺杂的S/D区)。执行注入工艺(即,结注入(junct1n implantat1n))以形成S/D区。注入工艺利用任何合适掺杂种类。掺杂种类可能取决于正被制造的器件的类型,诸如NMOS或PMOS器件。例如,S/D区通过以下掺杂物掺杂:p_型掺杂物,诸如,硼或BF2 ; n_型掺杂物,诸如磷或砷;和/或其结合。S/D区可以包括多种掺杂轮廓。可以执行一个或多个退火工艺以激活S/D区。退火工艺包括快速热退火(RTA)和/或激光退火工艺。

[0044]在衬底202上形成示例性隔离区206,以隔离衬底202的有源区。隔离区206利用诸如浅沟槽隔离(STI)的隔离技术,以限定和电隔离多种区域。隔离区206包括氧化硅、氮化硅、氮氧化硅、气隙、其他合适材料、或其结合。隔离区206通过任何合适工艺形成。作为一个实例,STI的形成包括光刻工艺、在衬底中蚀刻沟槽(例如,通过使用干蚀刻和/或湿蚀刻)、以及用一个或多个介电材料填充沟槽(例如,通过使用化学气相沉积工艺)。如在本实施例中,沟槽可以被部分地填充,其中,保留在沟槽之间的衬底形成鳍状件结构。在一些实例中,填充后的沟槽可以具有多层结构,诸如,用氮化硅或氧化硅填充的热氧化物衬里层。

[0045]在衬底202之上,包括在鳍状件结构204的一部分之上,形成一个或多个栅极结构208。栅极结构208包括栅极堆叠件,并且可以包括密封层(sealing layer)和其他合适结构。栅极堆叠件具有界面层210、栅极介电层212、栅电极层214、以及硬掩模层216。可以理解,栅极堆叠件可以包括附加层,诸如界面层、保护层、扩散/阻挡层、介电层、导电层、其他合适层、和/或其结合。在衬底202和鳍状件结构204之上形成栅极结构208的界面层210。界面层210通过任何合适工艺被形成为任何合适厚度。示例性界面层210包括氧化硅(例如,热氧化物或化学氧化物)和/或氮氧化硅(S1N)。

[0046]通过任何合适工艺在界面层210之上形成栅极介电层212。栅极介电层212包括介电材料,诸如,氧化硅、氮化硅、氮氧化硅、高_k介电材料、其他合适介电材料、和/或其结合。高;介电材料的实例包括把02、!^3丨0、!^3丨(^、!1打30、!^110、!^2”、氧化锆、氧化铝、二氧化铪-铝(Hf O2-Al 203)合金、其他合适高_k介电材料、和/或其结合。

[0047]通过任何合适工艺在栅极介电层212之上形成栅电极层214。栅电极层214包括任何合材料,诸如,多晶硅、铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适材料、和/或其结合。

[0048] 通过任何合适工艺在栅电极层214之上形成硬掩模层216。硬掩模层216包括任何合适材料,例如,氮化硅、S i ON、S i C、S i OC、旋涂玻璃(SOG )、低-k膜、四乙氧基硅烷(TEOS )、等离子体增强CVD氧化物(PE-氧化物)、高纵横比工艺(HARP)形成的氧化物、和/或其他合适材料。

[0049]栅极结构208的栅极堆叠件通过任何合适工艺形成。例如,栅极堆叠件可以通过包括沉积、光刻图案化、以及蚀刻工艺的过程形成。沉积工艺包括:化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、电镀、其他合适方法、和/或其结合。光刻图案化工艺包括光刻胶涂布(例如,旋涂)、软烘、掩模对准、曝光、曝光后烘焙、将光刻胶显影、冲洗、干燥(例如,硬烘焙)、其他合适工艺、和/或其结合。可替换地,光刻曝光工艺被实现或通过其他合适方法代替,诸如,无掩模光刻、电子束写入、以及离子束写入。蚀刻工艺包括干式蚀刻、湿式蚀刻、和/或其他蚀刻方法(例如,反应离子蚀刻)。

[0050]栅极结构208可以进一步包括栅极隔离结构218。位于栅极堆叠件的每侧(在栅极堆叠件的侧壁上)上的栅极隔离结构218可以包括介电材料,诸如,氮化硅、碳化硅、氮氧化硅、其他合适材料、和/或其结合。在一些实施例中,栅极隔离结构218可以用于偏移随后形成掺杂区,诸如,源极/漏极区。栅极隔离结构218可以进一步用于设计或修改源极/漏极区(结)轮廓。

[0051 ]现在参考图2b,在一些实施例中,FinFET前体200包括具有在衬底的表面之上形成的凸起器件主体220的衬底202。凸起器件主体具有源极/漏极区222。在一些实施例中,源极/漏极区222是源极区,并且另一个源极/漏极区222是漏极区。栅极区224位于源极/漏极区222之间。栅极结构208在凸起器件主体220的栅极区224之上形成。在图2b中,未示出一个栅极结构208,以更好地示出下部栅极区224。隔离区206将凸起器件主体220与其他分开。

[0052] 一旦接收了FinFET前体200,在框104-110中,其就经过应力记忆技术(SMT)

过沟道增加电荷移动性。这导致器件性能的显著改进。经过SMT的FinFET展示出用于给定沟道尺寸和电源电压的较高驱动强度。简而言之,该方法涉及在FinFET前体200上形成SMT保护层。FinFET 200经过预非晶化注入(PAI),其将原子注入到鳍状件结构204中并且破坏鳍状件结构204内的半导体晶格。热退火被执行用于重结晶。SMT保护层被去除,但是鳍状件结构204保留由SMT导致的应力效果。这些保留的效果可以被称为应力记忆,从而给予SMT这个名称。在完成SMT之后,可以执行进一步FinFET制造步骤。

[0053]更详细地检验SMT技术并且参考框104和图3a和图3b,在覆盖鳍状件结构204、栅极结构208以及在一些实施例中的隔离区206的暴露部分的FinFET 200上形成SMT保护层300。保护层300包括氮化硅或诸如氧化硅的其他合适材料。保护层300可以包括通过低压CVD(LPCVD)形成的氮化硅、通过等离子体增强CVD (PECVD)形成的氮化硅、通过CVD工艺形成的原硅酸四乙酯、通过高纵横比工艺(HARP)形成的氧化硅、或其他合适材料。在一个实施例中,保护层300包括约230埃的厚度。在另一个实施例中,保护层300具有在约200埃和约2000埃范围内的厚度。

[0054] 参考框106和图4,一旦应用保护层300,就执行预非晶化注入(PAIKPAI将原子注入到源极/漏极(S/D)区中的鳍状件结构204中。通过将诸如S1、Ge、Ar、Xe、BF2、ASJP/Sln的能量掺杂种类引入到S/D区中,注入损害分子晶格。这在鳍状件结构204的半导体材料内向下到深度402创建非晶区400。深度402根据设计规格确定并且可以通过PAI工艺注入能量、注入种类、注入角和/或注入剂量控制。鳍状件结构204可以经过利用多种能量、种类、角和剂量的多次注入。在一个给定实施例中,锗(Ge)是被注入的种类,并且注入能量在约25KeV和约30KeV的范围内。

[0055]在一些实施例中,可以利用图案化的光刻胶层来限定在哪里形成非晶区400并且保护FinFET 200的其他区域不受注入损害。例如,图案化的光刻胶层暴露鳍状件结构204,使得源极/漏极区被暴露至PAI工艺(形成非晶区400),同时保护栅极结构208(和FinFET200的其他部分)免于PAI工艺。可替换地,利用诸如SiN或S1N层的图案化硬掩模层来限定非晶区400。图案化光刻胶层或图案化硬掩模层可以是硬掩模层216。在适当时重新使用硬掩模层216可以减少成本和制造时间。

[0056] 在框108,对FinFET前体200执行退火工艺。当适当地执行时,甚至在不存在层300的情况下,退火工艺也保留通过保护层300导致的沟道应力效应。退火工艺使PAI期间形成的非晶区重结晶。然而,退火期间的应力阻止均匀晶体形成。重结晶区将包含不规则事物,诸如,局部均匀但是与其他区域呈现不对准的区域。该不对准可能导致被公知为位错的缺陷。

[0057]退火工艺可以是快速热退火(RTA)或毫秒热退火(MSA),诸如,毫秒激光热退火。在一个实施例中,在快速热退火(RTA)工具中实现退火工艺。在另一个实施例中,退火工艺在约2000°C和约1050°C之间的退火温度下被应用至FinFET 200。在另一个实施例中,热退火工艺被应用至半导体结构200在约5毫秒和约30秒之间的退火持续时间。退火工艺可以包括远程预热,其最小化甚至消除射程末端(EOR)缺陷。用于远程预热(long range pre-heat)的合适范围在从约200°C至约700°C,并且包括其他合适温度和范围。远程预热可以被执行用于约50至约300秒。在特定实施例中,远程预热具有约550°C的温度约180秒。

[0058] 在框110 JAFinFET 200去除保护层300。去除工艺可以包括湿式蚀刻或干式蚀刻工艺。在具有氮化硅保护层300的FinFET前体200的一个实例中,通过涉及磷酸的蚀刻工艺去除保护层300。在具有氧化硅保护层300的另一个实例中,氧化硅通过氢氟酸(HF)或HF缓冲液被蚀刻掉。在另一个实例中,氧化硅保护层300通过CMP工艺被去除。在一些实施例中,在去除保护层300的同时去除诸如掩模层的其他层是有益的。

[0059] 参考图5a_图7b,由于在诸如SMT层沉积、注入、以及退火的SMT步骤期间施加的应力,鳍状件结构204可以包含半导体晶格中的位错。位错开始于夹断点(pinchoff point)500。夹断点500的深度和位置根据设计规格设置并且是预非晶化注入和退火工艺的函数。从夹断点看,位错沿着一个或多个平面传播。为了清楚地示出平面,保护层300在图5a-图7b中未示出。平面通过参考鳍状件结构204的纵轴502和横轴504轴描述。一个示例性平面通过平面506示出。平面506平行于鳍状件结构204的纵轴502但是朝向衬底202的表面走向(run)。在一些实施例中,平面506对应于111密勒指数(Miller index)。这样的平面506以约55度角与衬底202的表面交叉(intersect)。同样地,平面508类似地平行于鳍状件结构204的纵轴502并且指向衬底202的表面。在一些实施例中,平面508以约55度角与衬底202的表面交叉。进一步示例性平面是平面600,其平行于衬底202的表面并且平行于纵轴502和横轴504。平面700平行于鳍状件结构204的横轴504但是角朝向衬底202的表面。这些示例性平面不用于限制,并且鳍状件结构204沿着这些平面中的任一个或多个可能存在位错。

[0060] 在一些实施例中,在FinFET前体200经过应力记忆技术之后,可以形成次级源极/漏极(S/D)区。这样做,在框112中,鳍状件结构204可以被部分地去除,如图8中所示。可以去除任何合适量材料。然而,所去除的量对次级源极/漏极区中的记忆应力的存在有影响,这将在随后描述。从而,可以定制(tailored)深度,以在次级S/D区内产生或去除期望应力效果和位错,并且控制器件沟道的其他特性。

[0061 ]去除鳍状件结构204的一部分可以包括:在FinFET前体200之上形成光刻胶层或保护层(诸如,氧化物保护层);图案化光刻胶或保护层以具有暴露鳍状件结构204的S/D区的开口 ;以及从鳍状件结构204回蚀刻材料。在所描述的实施例中,鳍状件结构204通过干蚀刻工艺被蚀刻。可替换地,蚀刻工艺是湿式蚀刻工艺、或结合干式蚀刻工艺和湿式蚀刻工艺。去除可以包括光刻工艺以便于蚀刻工艺。光刻工艺可以包括光刻胶涂布(例如,旋涂)、软烘、掩模对准、曝光、曝光后烘焙、将光刻胶显影、冲洗、干燥(例如,硬烘焙)、其他合适工艺、或其结合。可选地,光刻工艺通过其他方法实现或代替,诸如,无掩模光刻、电子束写入、以及离子束写入。在还有的另一个选择中,光刻工艺可以实现纳米压印技术。

[0062] 参考框114和图9,在鳍状件结构204的S/D区之上形成次级源极/漏极(S/D)区900。次级S/D区900可以通过一个或多个外延(epi)工艺形成,使得Si特征、SiGe特征、和/或其他合适特征可以在鳍状件结构204上以晶体状态形成。外延工艺包括CVD沉积技术(例如,气相外延(VPE)和/或紫外线高真空CVD(UHV-CVD))、分子束外延、和/或其他合适工艺。外延工艺可以使用气体和/或液体前体,其与鳍状件结构204(例如,硅)的成分反应。从而,可以实现应变的沟道,以增加载流子移动性并且增强器件性能。次级S/D区900可以被原位掺杂。掺杂种类包括P-型掺杂物,诸如,硼或BF2; η-型掺杂物,诸如磷或砷;和/或包括其结合的其他合适掺杂物。如果次级S/D区900不被原位掺杂,则执行第二注入工艺(S卩,结注入工艺)以掺入次级S/D区900。可以执行一个或多个退火工艺,以激活S/D区900。退火工艺包括快速热退火(RTA)和/或激光退火工艺。

[0063]由应力记忆技术导致的鳍状件结构204的半导体晶格的改变可能传播到在鳍状件结构204上形成的次级S/D区900。从而,S/D区900可以存在包括沿着一个或多个平面的位错的应力效应,如图10中所示。一个示例性平面通过平面506示出。平面506平行于鳍状件结构204的纵轴502但是指向衬底202的表面走向。在一些实施例中,平面506对应于111密勒指数。这样的平面506以约55度角与衬底202的表面交叉。同样地,平面508类似地平行于鳍状件结构204的纵轴502并且指向衬底202的表面。在一些实施例中,平面508以约55度角与衬底202的表面交叉。进一步示例性平面,平面600,平行于衬底202的表面并且平行于鳍状件结构204的纵轴502和横轴对准。平面700平行于鳍状件结构204的横轴504但是角朝向衬底202的表面放置。这些示例性平面不用于限制,并且次级S/D区900沿着这些平面中的任一个或多个可能存在位错。

[0064] 参考框116,FinFET 200可以经过其他COMS或MOS技术工艺以形成本领域中已知的多个部件。例如,可以执行清洗工艺以制备用于S/D接触件形成(例如,S/D硅化物形成)的表面。随后工艺可以在衬底202上形成多种接触件/通孔/线和多层互连部件(例如,金属层和层间电介质),被配置成连接FinFET 200的多个部件或结构。附加部件可以将电互连件提供给包括所形成的栅极结构的器件。例如,多层互连包括诸如传统通孔或接触件的垂直互连、以及诸如金属线的水平互连。多种互连部件可以注入包括铜、钨和/或硅化物的多种导电材料。在一个实例中,使用镶嵌工艺和/或双镶嵌工艺形成铜相关多层互连结构。

[0065]从而,本发明提供用于对FinFET执行应力记忆技术(SMT)的方法并且提供具有包括多个平面位错的应力效果的FinFETο在一个实施例中,该方法包括:接收FinFET前体,FinFET前体包括:衬底、在衬底上形成的鳍状件结构;在衬底上形成并且隔离鳍状件结构的隔离区;以及在鳍状件结构的一部分之上形成的栅极堆叠件,从而将鳍状件结构的源极区与鳍状件结构的漏极区分离并且在其间产生栅极区;在鳍状件结构、隔离区、以及栅极堆叠件的每个的至少一部分之上形成应力记忆技术(SMT)保护层;通过注入能量掺杂种类对FinFET前体执行预非晶化注入;对FinFET前体执行退火工艺;以及去除SMT保护层。

[0066]在进一步实施例中,半导体器件包括:衬底,具有表面;鳍状件结构,在衬底的表面之上形成,鳍状件结构具有伸长主体(elongated body)、平行于衬底的表面的纵轴以及横轴,其中,鳍状件结构具有位错;隔离区,形成在衬底的表面上并且隔离鳍状件结构;以及栅极堆叠件,形成在鳍状件结构的一部分之上,从而将鳍状件结构的源极区和鳍状件结构的漏极区分离并且在其间产生鳍状件结构的栅极区。

[0067]在又一个实施例中,半导体器件包括:衬底,具有表面;凸起器件主体,形成在衬底的表面之上,凸起器件主体包括漏极区、源极区、以及位于漏极区和源极区之间的栅极区,其中,凸起器件主体具有平行于衬底的表面的纵轴和横轴;位错,形成在凸起器件主体内;隔离区,形成在衬底的表面上并且隔离凸起器件主体;以及栅极堆叠件,形成在凸起器件主体的栅极区的一部分之上。

[0068]上面论述了多个实施例的部件,使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解,可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员还应该意识到,这种等效构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,可以进行多种变化、替换以及改变。

Claims (20)

1.一种制造半导体器件的方法,包括: 提供FinFET前体,所述FinFET前体包括: 衬底; 鳍状件结构,形成在所述衬底上; 隔离区,形成在所述衬底上并且隔离所述鳍状件结构,所述鳍状件结构的底部设置在所述隔离区的顶面之下,所述鳍状件结构的顶部设置在所述隔离区的顶面之上;和 栅极堆叠件,形成在所述鳍状件结构的一部分之上,从而将所述鳍状件结构的源极区与所述鳍状件结构的漏极区相分离,并且在所述源极区和所述漏极区之间形成所述鳍状件结构的栅极区; 在所述鳍状件结构、所述隔离区、和所述栅极堆叠件中的每个的至少一部分之上形成应力记忆技术保护层; 通过注入能量掺杂物质,对所述FinFET前体执行预非晶化注入; 对所述FinFET前体执行退火工艺,在所述鳍状件结构内形成延伸至所述隔离区的顶面之上的位错平面,所述位错平面在所述鳍状件结构的底部内的位错点处终止,并且与所述鳍状件结构的所有表面均间隔开;以及去除所述应力记忆技术保护层。
2.根据权利要求1所述的方法,所述方法进一步包括: 去除所述鳍状件结构的一部分;以及 此后,在所述鳍状件结构的顶部上形成次级源极/漏极区。
3.根据权利要求2所述的方法,其中,将去除所述鳍状件结构的一部分执行至特定深度,并且其中,选择所述特定深度以控制所述次级源极/漏极区中的应力效应的存在。
4.根据权利要求1所述的方法,所述方法进一步包括:在去除所述应力记忆技术保护层之后,对所述FinFET前体执行CMOS或MOS的制造工艺。
5.—种半导体器件,包括: 衬底,具有表面; 鳍状件结构,形成在所述衬底的所述表面之上,所述鳍状件结构具有与所述衬底的所述表面平行的伸长主体、纵轴以及横轴,其中,所述鳍状件结构具有位于所述鳍状件结构内的第一位错平面; 隔离区,形成在所述衬底的所述表面上并且隔离所述鳍状件结构,使得所述鳍状件结构的底部设置在所述隔离区的顶面之下,所述鳍状件结构的顶部设置在所述隔离区的顶面之上;以及 栅极堆叠件,形成在所述鳍状件结构的一部分之上,从而将所述鳍状件结构的源极区和所述鳍状件结构的漏极区相分离,并且在所述源极区和所述漏极区之间形成所述鳍状件结构的栅极区, 其中,所述第一位错平面延伸至所述隔离区的顶面之上,所述第一位错平面终止于所述鳍状件结构的底部内的位错点,并且所述位错点与所述鳍状件结构的所有表面均间隔开。
6.根据权利要求5所述的半导体器件,其中: 所述半导体器件进一步包括形成在所述鳍状件结构内的第二位错平面;并且 所述第一位错平面和所述第二位错平面不共面。
7.根据权利要求5所述的半导体器件,其中,所述第一位错平面平行于所述衬底的所述表面。
8.根据权利要求5所述的半导体器件,其中,所述第一位错平面平行于相应的所述鳍状件结构的所述纵轴延伸并且在所述衬底的方向上延伸。
9.根据权利要求5所述的半导体器件,其中,所述第一位错平面平行于相应的所述鳍状件结构的所述横轴延伸并且在所述衬底的方向上延伸。
10.根据权利要求5所述的半导体器件,其中,所述鳍状件结构包括第一鳍状件部分和第二鳍状件部分,并且其中,所述第二鳍状件部分是次级源极/漏极区。
11.根据权利要求10所述的半导体器件,其中,所述第一位错平面完全在所述第二鳍状件部分内延伸。
12.根据权利要求10所述的半导体器件,其中,所述第一位错平面在所述第一鳍状件部分和所述第二鳍状件部分内延伸。
13.—种半导体器件,包括: 衬底,具有表面; 凸起器件主体,形成在所述衬底的所述表面之上,所述凸起器件主体包括漏极区、源极区和位于所述漏极区和所述源极区之间的栅极区,其中,所述凸起器件主体具有与所述衬底的所述表面平行的纵轴和横轴; 第一位错,形成在所述凸起器件主体内,并且沿着第一平面设置; 隔离区,形成在所述衬底的所述表面上并且隔离所述凸起器件主体,所述凸起器件主体的最顶部延伸在所述隔离区的顶面之上,并且所述凸起器件主体的底部设置在所述隔离区的顶面之下;以及 栅极堆叠件,形成在所述凸起器件主体的所述栅极区的一部分之上, 其中,所述第一位错设置在所述凸起器件主体的最顶部内,并且所述第一位错延伸至并且终止于所述凸起器件主体的底部内,所述第一位错终止的位置与所述衬底的表面间隔开并且与所述凸起器件主体与所述隔离区之间的任意界面均间隔开。
14.根据权利要求13所述的半导体器件,其中: 所述半导体器件进一步包括形成在所述凸起器件主体内并且沿第二平面设置的第二位错; 所述第一平面和所述第二平面在所述凸起器件主体的所述漏极区、所述源极区和所述栅极区中相同区域内延伸;并且 所述第一平面和所述第二平面不共面。
15.根据权利要求13所述的半导体器件,其中,所述第一平面平行于所述衬底的所述表面延伸。
16.根据权利要求13所述的半导体器件,其中,所述第一平面平行于相应的所述凸起器件主体的所述纵轴延伸并且在所述衬底的方向上延伸。
17.根据权利要求13所述的半导体器件,其中,所述第一平面平行于相应的所述凸起器件主体的所述横轴延伸并且在所述衬底的方向上延伸。
18.根据权利要求13所述的半导体器件,其中,所述第一平面完全在所述凸起器件主体的所述源极区内延伸。
19.根据权利要求13所述的半导体器件,其中,所述第一平面完全在所述凸起器件主体的所述漏极区内延伸。
20.根据权利要求13所述的半导体器件,其中,所述第一平面在所述凸起器件主体的所述源极区和所述漏极区之一以及所述栅极区内延伸。
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