CN106952822A - 改善鳍式场效应管性能的方法 - Google Patents

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    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
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Abstract

一种改善鳍式场效应管性能的方法，包括：提供衬底，所述衬底表面形成有分立的鳍部；在所述鳍部侧壁表面、或者在所述鳍部顶部表面和侧壁表面形成化学氧化层；在所述化学氧化层表面形成掺杂层，所述掺杂层内具有掺杂离子；对所述掺杂层进行退火处理，使所述掺杂离子扩散进入鳍部内，形成掺杂区。本发明在鳍部表面形成化学氧化层，从而防止鳍部与外界环境接触而形成自然氧化物，还防止鳍部与形成掺杂层过程中的氧相接触形成致密度高的自然氧化物，本发明中掺杂层与鳍部之间的扩散界面性能好，掺杂层内的掺杂离子经由化学氧化层易扩散至鳍部内，提高掺杂效率，从而改善形成的鳍式场效应管的性能。

Description

改善鳍式场效应管性能的方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种改善鳍式场效应管性能的方法。
背景技术
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
然而，现有技术形成的鳍式场效应管的电学性能有待提高。
发明内容
本发明解决的问题是提供一种改善鳍式场效应管性能的方法，提高固态源掺杂法对鳍部进行掺杂的掺杂效率，从而改善形成的鳍式场效应管的电学性能。
为解决上述问题，本发明提供一种改善鳍式场效应管性能的方法，包括：提供衬底，所述衬底表面形成有分立的鳍部；在所述鳍部侧壁表面、或者在所述鳍部顶部表面和侧壁表面形成化学氧化层；在所述化学氧化层表面形成掺杂层，所述掺杂层内具有掺杂离子；对所述掺杂层进行退火处理，使所述掺杂离子扩散进入鳍部内，形成掺杂区。
可选的，采用化学氧化的方法形成所述化学氧化层；所述化学氧化层的材料为氧化硅。可选的，所述化学氧化层的厚度为0.5纳米至3纳米。可选的，在进行所述退火处理之前，还包括，在所述掺杂层表面形成盖帽层，所述盖帽层的材料致密度大于所述掺杂层的致密度。可选的，形成所述掺杂层的源材料包括氧源气体。
可选的，所述掺杂层的材料为掺杂有N型掺杂离子或P型掺杂离子的氧化硅。可选的，采用原位自掺杂的原子层沉积工艺，形成所述掺杂层。
可选的，所述掺杂区为轻掺杂区，所述轻掺杂区位于栅极结构两侧的鳍部内；其中，所述掺杂区为N型轻掺杂区时，所述掺杂层的材料为掺杂有N型掺杂离子的氧化硅；所述掺杂区为P型轻掺杂区时，所述掺杂层的材料为掺杂有P型掺杂离子的氧化硅。
可选的，在形成所述化学氧化层之前，还包括，在所述衬底表面形成隔离层，所述隔离层覆盖鳍部部分侧壁表面，且所述隔离层顶部低于鳍部顶部，其中，所述化学氧化层位于高于隔离层的鳍部顶部和侧壁表面。
可选的，所述掺杂区为防穿通区；所述掺杂区为N型防穿通区时，所述掺杂层的材料为掺杂有N型掺杂离子的氧化硅；所述掺杂区为P型防穿通区时，所述掺杂层的材料为掺杂有P型掺杂离子的氧化硅。
可选的，在进行所述退火处理之前，还包括：在所述掺杂层表面形成隔离层，所述隔离层填充相邻鳍部之间的区域，且所述隔离层顶部低于鳍部顶部：刻蚀去除高于隔离层的掺杂层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供一种改善鳍式场效应管性能的方法的技术方案中，在鳍部侧壁表面、或者在所述鳍部顶部表面和侧壁表面形成化学氧化层，所述化学氧化层适于阻隔鳍部与外界环境中的氧接触，还适于阻隔鳍部表面暴露在形成掺杂层的工艺环境中，防止鳍部表面形成自然氧化物层，并且，化学氧化层的致密度比自然氧化物层的致密度小的多；在所述化学氧化层表面形成掺杂层，所述掺杂层内具有掺杂离子；对所述掺杂层进行退火处理，使所述掺杂离子扩散进入鳍部内，形成掺杂区。本发明通过在鳍部表面形成化学氧化层的方式，防止鳍部表面形成自然氧化物层，使得掺杂层与鳍部之间的扩散界面性能好，掺杂离子易经由化学氧化层扩散至鳍部内，提高掺杂离子的掺杂效率，从而改善鳍式场效应管的性能。
进一步，所述掺杂区为轻掺杂区，使得形成的轻掺杂区的掺杂浓度更符合预设目标，提高轻掺杂区的掺杂效率。
更进一步，所述掺杂区为防穿通区，使得防穿通区起到的防止源区和漏区之间穿通的效果更好，更能有效的起到反向隔离源区和漏区的作用，进一步改善鳍式场效应管的性能。
附图说明
图1至图8为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图；
图9至图18为本发明另一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的鳍式场效应管的性能有待提高。
研究发现，为了改善鳍式场效应管的电学性能，通常需要对鳍式场效应管的鳍部进行掺杂处理，例如，对鳍部进行掺杂处理以形成轻掺杂区(LDD)，或者，对鳍部进行掺杂处理以形成防穿通(anti-Punch Through)区，防止源区和漏区之间发生穿通。一般的，采用离子注入工艺(Implant)进行所述掺杂处理，然而，离子注入工艺易对鳍部表面造成注入损伤，导致鳍部的形貌不良且产生晶格损伤，并且，还易导致鳍部内不期望区域注入离子。为此，提出固态源掺杂(SSD，Solid Source Doping)的方法，具体的，在鳍部表面形成掺杂层，所述掺杂层内具有掺杂离子；接着，对所述掺杂层进行退火处理，使掺杂离子扩散进入鳍部内，以改善鳍式场效应管的电学性能。
然而，采用固态源掺杂的方法，形成的轻掺杂区或者防穿通区的性能仍有待提高。进一步研究发现，掺杂层与鳍部之间的界面性能，对掺杂离子扩散进入鳍部的能力具有较大的影响；由于在形成掺杂层之前，所述鳍部暴露在外界环境中，使得鳍部表面易形成自然氧化物(native oxide)层，所述自然氧化物层阻挡掺杂离子向鳍部内扩散，且自然氧化物层的致密度高，因此掺杂离子向鳍部内扩散的能力被减弱，使得形成的鳍式场效应管的性能有待提高。
并且，形成所述掺杂层的源材料包括氧源气体，由于鳍部暴露在形成掺杂层的工艺环境中，且氧源气体通常被等离子体化形成等离子体氧，所述等离子体氧与鳍部表面相接触后形成的氧化物材料性能与自然氧化物性能相接近，所述氧化物材料堆叠形成的层可称为类自然氧化物层，所述类自然氧化物层具有高致密度，使得掺杂离子向鳍部内扩散的能力被减弱。
为解决上述问题，本发明提供一种改善鳍式场效应管性能的方法，提供衬底，所述衬底表面形成有分立的鳍部；在所述鳍部侧壁表面、或者在所述鳍部顶部表面和侧壁表面形成化学氧化层；在所述化学氧化层表面形成掺杂层，所述掺杂层内具有掺杂离子；对所述掺杂层进行退火处理，使所述掺杂离子扩散进入鳍部内，形成掺杂区。本发明通过在鳍部表面形成化学氧化层的方式，防止鳍部表面形成自然氧化物层，防止形成掺杂层的工艺将鳍部表面氧化，使得掺杂层与鳍部之间的扩散界面性能好，掺杂离子易经由化学氧化层扩散至鳍部内，提高掺杂离子的掺杂效率，从而改善鳍式场效应管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图8为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
本实施例中，以采用固态源掺杂的方法形成鳍式场效应管的轻掺杂区为例。
参考图1，提供衬底101，所述衬底101表面形成有分立的鳍部102。
本实施例以形成的鳍式场效应管为CMOS器件为例，所述衬底101包括PMOS区域I和NMOS区域II，所述PMOS区域I衬底101表面形成有若干分立的鳍部102，所述NMOS区域II衬底101表面形成有若干分立的鳍部102。所述PMOS区域I为待形成PMOS器件的区域，所述NMOS区域II为待形成NMOS器件的区域，所述PMOS区域I和NMOS区域II为相邻的区域。在其他实施例中，所述NMOS区域和PMOS区域也可以相隔。在其他实施例中，所述衬底也可以仅包括NMOS区域或者仅包括PMOS区域。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底101为硅衬底。
所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述鳍部102的材料为硅。
本实施例中，形成所述衬底101、鳍部102的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于衬底101表面的凸起作为鳍部102。本实施例中，所述鳍部102顶部尺寸小于底部尺寸，在其他实施例中，所述鳍部顶部尺寸还能够与底部尺寸相同。
在一个实施例中，形成所述硬掩膜层的工艺步骤包括：首先形成初始硬掩膜；在所述初始硬掩膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述初始硬掩膜，在初始衬底表面形成硬掩膜层；去除所述图形化的光刻胶层。在其他实施例中，所述硬掩膜层的形成工艺还能够包括：自对准双重图形化(SADP，Self-aligned Double Patterned)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-alignedDouble Double Patterned)工艺。所述双重图形化工艺包括LELE(Litho-Etch-Litho-Etch)工艺或LLE(Litho-Litho-Etch)工艺。
还包括步骤：在所述衬底101表面形成隔离层103，所述隔离层103覆盖鳍部102的部分侧壁表面，且所述隔离层103的顶部低于鳍部102顶部。所述隔离层103起到电绝缘相邻鳍部102的作用，所述隔离层103的材料为氧化硅或氮氧化硅。本实施例中，形成所述隔离层103的工艺步骤包括：在所述衬底101表面形成隔离膜，所述隔离膜顶部高于鳍部102顶部；研磨去除高于鳍部102顶部的隔离膜；接着，回刻蚀去除部分厚度的隔离膜，暴露出鳍部102部分侧壁表面，形成所述隔离层103。
还包括步骤：在所述PMOS区域I基底表面形成第一栅极结构(未图示)，后续形成的P型掺杂区位于所述第一栅极结构两侧的基底内；在所述NMOS区域II基底表面形成第二栅极结构(未图示)。具体到本实施例中，在所述PMOS区域I隔离层103表面形成第一栅极结构，所述第一栅极结构横跨PMOS区域I鳍部102，且覆盖PMOS区域I鳍部102部分顶部和侧壁表面，后续形成的P型掺杂区位于第一栅极结构两侧的PMOS区域I鳍部102内；在所述NMOS区域II隔离层103表面形成第二栅极结构，所述第二栅极结构横跨NMOS区域II鳍部102内，且覆盖NMOS区域II鳍部102部分顶部和侧壁表面，后续形成的N型掺杂区位于第二栅极结构两侧的NMOS区域II鳍部102内。参考图2，在所述鳍部102顶部表面和侧壁表面形成化学氧化层(chemical oxide layer)。
具体到本实施例中，所述化学氧化层为位于PMOS区域I鳍部102顶部和侧壁表面的第一化学氧化层104，所述第一化学氧化层104还位于NMOS区域II鳍部102顶部和侧壁表面，且所述第一化学氧化层104位于高于隔离层103的鳍部102顶部和侧壁表面。
本实施例中，采用化学氧化(chemical oxidation)的方法形成所述第一化学氧化层104，所述第一化学氧化层104的材料为氧化硅。
在一个实施例中，形成所述第一化学氧化层104的方法包括：采用硫酸和双氧水的混合溶液对所述鳍部102进行浸润处理，浸润处理的反应温度为120摄氏度至180摄氏度，硫酸和双氧水的体积比为1:1至5:1。
在另一实施例中，形成所述第一化学氧化层104的方法包括：采用氨水和双氧水的混合溶液对所述鳍部102进行浸润处理，浸润处理的反应温度为25摄氏度至45摄氏度，氨水和双氧水的体积比为1:4至1:25。
采用化学氧化的方法形成的第一化学氧化层104的致密度适中，使得第一化学氧化层104既能够阻隔外界环境中的氧与鳍部102相接触，防止鳍部102顶部和侧壁表面形成自然氧化物，又能够使后续形成的第一掺杂层中的掺杂离子经由第一化学氧化层104扩散至PMOS区域I鳍部102内，且所述第一化学氧化层104对掺杂离子的扩散阻挡作用弱，使得第一掺杂层内的掺杂离子尽可能多的扩散进入PMOS区域I鳍部102内。
若不在PMOS区域鳍部表面形成第一化学氧化层，则由于在后续形成第一掺杂层之前，所述PMOS区域鳍部在一定时间内会暴露在外界环境中，外界环境中的氧与PMOS区域鳍部相接触后易导致PMOS区域鳍部表面被氧化，从而在PMOS区域鳍部表面形成自然氧化物，所述自然氧化物的致密度高，对后续形成的第一掺杂层内的掺杂离子的扩散阻挡作用强，造成扩散进入鳍部内的掺杂离子量少。
若所述第一化学氧化层104的厚度过薄，则外界环境中的氧仍能够经由第一化学氧化层104扩散至鳍部102表面，导致PMOS区域I鳍部102侧壁表面形成自然氧化物；若所述第一化学氧化层104的厚度过厚，则后续掺杂离子经由第一化学氧化层104扩散至鳍部102内的扩散路径过长，且后续刻蚀去除第一化学氧化层104的工艺时间长，刻蚀去除第一化学氧化层104的工艺会导致隔离层103被刻蚀去除的量过大。
为此，本实施例中，所述第一化学氧化层104的厚度为0.5纳米至3纳米。
在形成所述第一化学氧化层104之前，还包括：对所述鳍部102进行清洗处理，能够去除鳍部102表面的杂质，且还刻蚀去除位于鳍部102表面的自然氧化物。在一具体实施例中，采用氢氟酸溶液进行所述清洗处理。
参考图3，在所述第一化学氧化层104表面形成第一掺杂层105。
本实施例中，所述第一掺杂层105还位于隔离层103表面。后续会刻蚀去除NMOS区域II的第一掺杂层105，所述第一掺杂层105内具有P型掺杂离子，位于PMOS区域I的第一掺杂层105内的P型掺杂离子扩散进入PMOS区域I鳍部102内，在PMOS区域I鳍部102内形成P型轻掺杂区。
所述第一掺杂层105的材料为绝缘材料，从而使得所述第一掺杂层105不会对鳍部102的特征尺寸造成影响。并且，所述第一掺杂层105的材料还为易于被去除的材料，且去除第一掺杂层105材料的工艺不会对鳍部102造成损伤。
形成所述第一掺杂层105的源材料包括氧源气体，例如O2或H2O蒸汽。
综合上述因素考虑，所述第一掺杂层105的材料为掺杂有P型掺杂离子的氧化硅、氮氧化硅、碳氧化硅或碳氮氧化硅。本实施例中，所述第一掺杂层105的材料为掺杂有P型掺杂离子的氧化硅。所述P型掺杂离子为硼、镓或铟，本实施例中，所述第一掺杂层105的材料为掺杂有硼离子的氧化硅，所述第一掺杂层105内硼离子浓度为1E20atom/cm3～1E21atom/cm3。在其他实施例中，根据工艺需求确定第一掺杂层105内的掺杂离子浓度。
采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第一掺杂层105。本实施例中，采用原位自掺杂(in-situ doping)的原子层沉积工艺形成所述第一掺杂层105，使得第一掺杂层105内的P型掺杂离子浓度分布均匀，且形成的第一掺杂层105具有较高的台阶覆盖能力，所述第一掺杂层105的厚度均匀性好，因此扩散至PMOS区域I鳍部102各处的P型掺杂离子浓度均匀性也相对较好。
由于鳍部102表面形成有第一化学氧化层104，使得鳍部102表面未暴露在形成第一掺杂层105的环境中，因此鳍部102未与形成所述第一掺杂层105中的氧源气体相接触，从而避免在鳍部102表面形成致密度高的氧化物材料。
本实施例中，所述第一掺杂层105的厚度为2纳米至10纳米。需要说明的是，本发明不对第一掺杂层105的厚度进行限制，在其他实施例中，还能够根据实际工艺需求确定第一掺杂层的厚度。
继续参考图3，在所述第一掺杂层105表面形成第一盖帽层106。
所述第一盖帽层106的材料致密度大于第一掺杂层105的材料致密度。所述第一盖帽层106的作用在于：一方面，后续在对第一掺杂层105进行退火处理时，由于第一盖帽层106的阻挡作用，使得第一掺杂层105内的掺杂离子尽可能多的向PMOS区域I鳍部102内扩散；另一方面，后续会在NMOS区域II形成第二掺杂层，且所述第二掺杂层还位于PMOS区域I第一盖帽层106表面，所述第一盖帽层106使得第一掺杂层105与第二掺杂层相互隔离开，阻挡第二掺杂层内的掺杂离子扩散至第一掺杂层105内，因此在进行退火处理之前，无需刻蚀去除PMOS区域I的第二掺杂层，从而节约了工艺步骤以及采用的光罩数量。
本实施例中，所述第一盖帽层106的材料为氮化硅。为了使第一盖帽层106对第一掺杂层105内的掺杂离子提供足够的阻挡作用，且为了使第一盖帽层106对后续形成的第二掺杂层内的掺杂离子也提供足够的阻挡作用，所述第一盖帽层106的厚度不宜过薄；同时，为了使后续刻蚀去除第一盖帽层106的工艺时长较短，所第一盖帽层106的厚度也不宜过厚。为此，本实施例中，所述第一盖帽层106的厚度为5纳米至20纳米。
参考图4，刻蚀去NMOS区域II的第一掺杂层105以及第一化学氧化层104。
在刻蚀去除NMOS区域II的第一掺杂层105以及第一化学氧化层104之前，还包括步骤，刻蚀去除NMOS区域II的第一盖帽层106。
在一具体实施例中，在所述PMOS区域I的第一盖帽层106表面形成第一图形层；以所述第一图形层为掩膜，刻蚀去除NMOS区域II的第一盖帽层106、第一掺杂层105以及第一化学氧化层104；接着，去除所述第一图形层。
采用干法刻蚀工艺、湿法刻蚀工艺或者SiCoNi刻蚀系统中的一种或多种，刻蚀去除所述NMOS区域II的第一掺杂层105以及第一化学氧化层104。
参考图5，在所述NMOS区域II鳍部102顶部和侧壁表面形成第二化学氧化层107。
本实施例中，所述第二化学氧化层107位于高于隔离层103的NMOS区域II鳍部102顶部和侧壁表面。
有关第二化学氧化层107的形成工艺、材料以及作用可参考前述对第一化学氧化层104的说明，在此不再赘述。
本实施例中，所述第二化学氧化层107的材料为氧化硅，厚度为0.5纳米至3纳米。
参考图6，在所述第二化学氧化层107表面形成第二掺杂层108。
本实施例中，所述第二掺杂层108还位于隔离层103表面，所述第二掺杂层108还位于PMOS区域I的第一盖帽层106表面，所述第一盖帽层106将第一掺杂层105与第二掺杂层108隔离开。
所述第二掺杂层108内具有N型掺杂离子，位于NMOS区域II的第二掺杂层108内的N型掺杂离子扩散进入NMOS区域II鳍部102内，在NMOS区域II鳍部102内形成N型轻掺杂区。
形成所述第二掺杂层108的源材料包括氧源气体，例如O2或H2O蒸汽。
所述第二掺杂层108的材料为绝缘材料，从而使得所述第二掺杂层108不会对鳍部102的特征尺寸造成影响。并且，所述第二掺杂层108的材料还为易于被去除的材料，且去除第二掺杂层108材料的工艺不会对鳍部102造成损伤。
综合上述因素考虑，所述第二掺杂层108的材料为掺杂有N型掺杂离子的氧化硅、氮氧化硅、碳氧化硅或碳氮氧化硅。本实施例中，所述第二掺杂层108的材料为掺杂有N型掺杂离子的氧化硅。所述N型掺杂离子为磷、砷或锑，本实施例中，所述第二掺杂层108的材料为掺杂有磷离子的氧化硅，所述第二掺杂层108内磷离子浓度为1E21atom/cm3～5E22atom/cm3。
采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第二掺杂层108。本实施例中，采用原位自掺杂的原子层沉积工艺形成所述第二掺杂层108，使得第二掺杂层108内的N型掺杂离子浓度分布均匀，且形成的第二掺杂层108具有较高的台阶覆盖能力，所述第二掺杂层108的厚度均匀性好，因此扩散至NMOS区域II鳍部102各处的N型掺杂离子浓度均匀性也相对较好。
本实施例中，所述第二掺杂层108的厚度为2纳米至10纳米。需要说明的是，本发明不对第二掺杂层的厚度进行限制，在其他实施例中，还能够根据实际工艺需求确定第二掺杂层的厚度。
继续参考图6，在所述第二掺杂层108表面形成第二盖帽层109。
所述第二盖帽层109的材料致密度大于第二掺杂层108的材料致密度。有关第二盖帽层109的材料以及作用可参考前述对第一盖帽层106的说明，在此不再赘述。
本实施例中，所述第二盖帽层109的材料为氮化硅，所述第二盖帽层109的厚度为5纳米至20纳米。
参考图7，对所述掺杂层进行退火处理，使掺杂离子扩散进入鳍部102内，形成掺杂区。
本实施例中，所述掺杂区包括位于PMOS区域I鳍部102内的P型掺杂区(未标示)、以及位于NMOS区域II鳍部102内的N型掺杂区(未标示)。具体的，在同一道退火工艺中，使第一掺杂层105内的P型掺杂离子扩散进入PMOS区域I鳍部102内，形成P型掺杂区，使第二掺杂层108内的N型掺杂离子扩散进入NMOS区域II鳍部102内，形成N型掺杂区。
本实施例中，采用快速热退火工艺进行所述退火处理，其中，退火温度为1000摄氏度至1150摄氏度，退火时长为1秒至10秒。
由于第一化学氧化层104以及第二化学氧化层107的阻挡作用，使得PMOS区域I鳍部102以及NMOS区域II鳍部102表面未形成自然氧化物，因此，第一掺杂层105内的P型掺杂离子经由第一化学氧化层104容易扩散至PMOS区域I鳍部102内，第二掺杂层108内的N型掺杂离子经由第二化学氧化层107容易扩散至NMOS区域II鳍部102内。并且，相对于自然氧化物层对P型掺杂离子或N型掺杂离子的阻挡能力而言，第一化学氧化层104对P型掺杂离子的阻挡能力弱的多，第一化学氧化层104对P型掺杂离子的阻挡能力可以忽略不计，第二化学氧化层107对N型掺杂离子的阻挡能力弱的多，第二化学氧化层107对N型掺杂离子的阻挡能力可以忽略不计。因此，所述第一掺杂层105与PMOS区域I鳍部102之间的扩散界面性能得到改善，第二掺杂层108与NMOS区域II鳍部102之间的扩散界面性能得到改善，从而使得形成的N型掺杂区和P型掺杂区内掺杂离子浓度更加的符合预设目标，N型掺杂区和P型掺杂区的掺杂效率得到提高，进而改善形成的鳍式场效应管的性能。
并且，本实施例还避免了形成第一掺杂层105的工艺对PMOS区域I鳍部102进行氧化，相应的，第一掺杂层105内的P型掺杂离子也更易扩散至PMOS区域I鳍部102内；避免了形成第二掺杂层108的工艺对NMOS区域II鳍部102进行氧化，相应的，第二掺杂层108内的N型离子也更易扩散至NMOS区域II鳍部102内。
需要说明的是，在其他实施例中，还能够在进行退火处理之前，刻蚀去除PMOS区域的第二盖帽层以及第二掺杂层。还需要说明的是，本实施例以先形成第一掺杂层105、后形成第二掺杂层108为例，在其他实施例中，还能够先形成第二掺杂层、后形成第一掺杂层。
参考图8，刻蚀去除所述第二盖帽层109(参考图7)、第二掺杂层108(参考图7)、第一盖帽层106(参考图7)、第一掺杂层105(参考图7)、第一化学氧化层104(参考图7)以及第二化学氧化层107(参考图7)。
本实施例中，采用湿法刻蚀工艺，刻蚀去除所述第二盖帽层109、第二掺杂层108、第一盖帽层106、第一掺杂层105、第一化学氧化层104以及第二化学氧化层107。
本发明另一实施例还提供一种改善鳍式场效应管性能的方法，以采用固态源掺杂的方法形成鳍式场效应管的防穿通区为例。
图9至图18为本发明另一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
参考图9，提供衬底201，所述衬底201表面形成有分立的鳍部202。
本实施例以形成的鳍式场效应管为CMOS器件为例，所述衬底201包括PMOS区域I和NMOS区域II，所述PMOS区域I衬底201表面形成有若干分立的鳍部202，所述NMOS区域II衬底201表面形成有若干分立的鳍部202。所述PMOS区域I为待形成PMOS器件的区域，所述NMOS区域II为待形成NMOS器件的区域，所述PMOS区域I和NMOS区域II为相邻的区域。在其他实施例中，所述NMOS区域和PMOS区域也可以相隔。在其他实施例中，所述衬底也可以仅包括NMOS区域或者仅包括PMOS区域。
有关衬底201、鳍部202的描述可参考前一实施例的相应说明，在此不再赘述。
本实施例中，在形成所述鳍部202之后，保留位于鳍部202顶部表面的硬掩膜层200。所述硬掩膜层200的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层200顶部表面能够作为平坦化工艺的停止位置，起到保护鳍部202顶部的作用。
继续参考图9，对所述鳍部202表面进行氧化处理，在所述鳍部202表面形成氧化层203。由于所述鳍部202为通过对初始衬底刻蚀后形成，所述鳍部202通常具有凸出的棱角且表面具有缺陷，在后续形成鳍式场效应管后会影响器件性能。因此，本实施例对鳍部202进行氧化处理形成氧化层203，在氧化处理过程中，由于鳍部202突出的棱角部分的比表面(SSA，specific surfacearea)更大，更容易被氧化，后续去除所述氧化层203之后，不仅鳍部202表面的缺陷层被去除，且凸出棱角部分也被去除，使所述鳍部202的表面光滑，晶格质量改善，避免鳍部202顶角尖端放电问题，有利于改善鳍式场效应管的性能。
所述氧化处理可以采用氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。所述氧化处理还会对衬底201表面进行氧化，使得形成的氧化层203还位于衬底201表面。
本实施例中，采用ISSG(原位蒸汽生成，In-situ Stream Generation)氧化工艺对鳍部202进行氧化处理，形成所述氧化层203，由于鳍部202的材料为硅，相应形成的氧化层203的材料为氧化硅。
参考图10，去除所述氧化层203(参考图9)；在所述鳍部202侧壁表面形成第一化学氧化层204。
采用湿法刻蚀工艺去除所述氧化层203。本实施例中，所述氧化层203的材料为氧化硅，湿法刻蚀工艺采用的刻蚀液体包括氢氟酸溶液。
去除所述氧化层203之后，所述鳍部202表面晶格质量得到提高，使得鳍部202顶角更圆滑，避免了鳍部202尖端放电问题。
本实施例中，所述第一化学氧化层204位于PMOS区域I鳍部102侧壁表面，还位于NMOS区域II鳍部102侧壁表面，且还位于衬底201表面。
所述第一化学氧化层204的材料为氧化硅，所述第一化学氧化层204的厚度为0.5纳米至3纳米。采用化学氧化的方法形成所述第一化学氧化层204，有关第一化学氧化层204的描述可参考前一实施例的相应说明，在此不再赘述。
参考图11，在所述第一化学氧化层204表面形成第一掺杂层205；在所述第一掺杂层205表面形成第一盖帽层206。
后续会刻蚀去除NMOS区域II的第一掺杂层205，所述第一掺杂层205内具有N型掺杂离子，位于PMOS区域I的第一掺杂层205内的N型掺杂离子扩散进入PMOS区域I鳍部102内，在所述PMOS区域I鳍部102内形成N型防穿通区。
形成所述第一掺杂层205的源材料包括氧源气体；所述第一掺杂层205的材料为绝缘材料。本实施例中，所述第一掺杂层205的材料为掺杂有N型掺杂离子的氧化硅、氮氧化硅、碳氧化硅或碳氮氧化硅。本实施例中，所述第一掺杂层205的材料为掺杂有N型掺杂离子的氧化硅，所述N型掺杂离子为磷、砷或锑。在一具体实施例中，所述第一掺杂层205的材料为掺杂有磷离子的氧化硅，所述第一掺杂层205内磷离子浓度为1E20atom/cm3～1E21atom/cm3。在其他实施中，还能够实际工艺需求确定第一掺杂层205内N型掺杂离子的掺杂浓度。
采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第一掺杂层205。本实施例中，采用原位自掺杂的原子层沉积工艺形成所述第一掺杂层205，使得第一掺杂层205内的N型掺杂离子浓度分布均匀，且形成的第一掺杂层205具有较高的台阶覆盖能力，所述第一掺杂层205的厚度均匀性好，因此扩散至PMOS区域I鳍部202各处的N型掺杂离子浓度均匀性也相对较好。
在形成第一掺杂层205的工艺过程中，第一化学氧化层204避免鳍部202暴露在第一掺杂层205的形成环境中，从而避免在鳍部202表面形成致密度高的类自然氧化物层。
本实施例中，所述第一掺杂层205的厚度为2纳米至10纳米。需要说明的是，本发明不对第一掺杂层的厚度进行限制，在其他实施例中，还能够根据实际工艺需求确定第一掺杂层的厚度。
有关第一盖帽层206的描述可参考前一实施例的相应说明，在此不再赘述。本实施例中，所述第一盖帽层206的材料为氮化硅。
需要说明的是，本实施例中，为了使后续形成隔离层的工艺的填孔能力强，使后续形成隔离层的工艺窗口较大，所述第一盖帽层206的厚度不宜过厚，所述第一盖帽层206的厚度为5纳米至15纳米。
参考图12，刻蚀去除位于NMOS区域II的第一掺杂层205以及第一化学氧化层204。
在刻蚀去除NMOS区域II的第一掺杂层205以及第一化学氧化层204之前，还包括步骤，刻蚀去除NMOS区域II的第一盖帽层206。
在一具体实施例中，在所述PMOS区域I的第一盖帽层206表面形成第一图形层；以所述第一图形层为掩膜，刻蚀去除NMOS区域II的第一盖帽层206、第一掺杂层205以及第一化学氧化层204；接着，去除所述第一图形层。
采用干法刻蚀工艺、湿法刻蚀工艺或SiCoNi刻蚀系统中的一种或多种，刻蚀去除所述NMOS区域II的第一掺杂层205以及第一化学氧化层204。
参考图13，在所述NMOS区域II鳍部102侧壁表面形成第二化学氧化层207。
本实施例中，所述第二化学氧化层207还位于NMOS区域II衬底201表面。有关第二化学氧化层207的形成工艺、材料及作用可参考前一实施例的相应说明，在此不再赘述。本实施例中，所述第二化学氧化层207的材料为氧化硅，厚度为0.5纳米至3纳米。
继续参考图13，在所述第二化学氧化层207表面形成第二掺杂层208。
本实施例中，所述第二掺杂层208还位于PMOS区域I的第一盖帽层206表面，所述第一盖帽层206将第一掺杂层205与第二掺杂层208隔离开。
所述第二掺杂层208内具有P型掺杂离子，位于NMOS区域II的第二掺杂层208内的P型掺杂离子扩散进入NMOS区域II鳍部202内，在NMOS区域II鳍部202内形成P型防穿通区。
形成所述第二掺杂层208的源材料包括氧源气体；所述第二掺杂层208的材料为绝缘材料。本实施例中，所述第二掺杂层208的材料为掺杂有P型掺杂离子的氧化硅、氮氧化硅、碳氧化硅或碳氮氧化硅。本实施例中，所述第二掺杂层208的材料为掺杂有P型掺杂离子的氧化硅，所述P型掺杂离子为硼、镓或铟。在一具体实施例中，所述第二掺杂层208的材料为掺杂有硼离子的氧化硅，所述第二掺杂层208内硼离子浓度为1E21atom/cm3～5E22atom/cm3。
本实施例中，采用原位自掺杂的原子层沉积工艺形成所述第二掺杂层208，使得第二掺杂层208内的P型掺杂离子浓度分布均匀，且形成的第二掺杂层208具有较高的台阶覆盖能力，所述第二掺杂层208的厚度均匀性好，因此扩散至NMOS区域II鳍部202各处的P型掺杂离子浓度均匀性也相对较好。
在形成第二掺杂层208的工艺过程中，第二化学氧化层207避免鳍部202暴露在第二掺杂层208的形成环境中，从而避免在鳍部202表面形成致密度高的类自然氧化物层。
本实施例中，所述第二掺杂层208的厚度为2纳米至10纳米。需要说明的是，本发明不对第二掺杂层的厚度进行限制，在其他实施例中，还能够根据实际工艺需求确定第二掺杂层的厚度。
有关第二盖帽层209的描述可参考前一实施例的相应说明，在此不再赘述。需要说明的是，本实施例中，为了使后续形成隔离层的填孔能力强，使后续形成隔离层的工艺窗口较大，所述第二盖帽层209的厚度不宜过厚，所述第二盖帽层209的厚度为5纳米至15纳米。
参考图14，刻蚀去除位于PMOS区域I的第二盖帽层209以及第二掺杂层208。
具体的，在所述NMOS区域II的第二盖帽层209表面形成第二图形层；以所述第二图形层为掩膜，刻蚀去除位于PMOS区域I的第二盖帽层209以及第二掺杂层208；接着，去除所述第二图形层。
需要说明的是，由于第一掺杂层205与第二掺杂层208之间被第一盖帽层206阻隔开，当第一盖帽层206阻挡第一掺杂层205和第二掺杂层208内的掺杂离子相互扩散能力足够强时，也能够保留位于PMOS区域I的第二盖帽层209以及第二掺杂层208，从而节约半导体生产成本。
本实施例中，以先形成第一掺杂层205、后形成第二掺杂层208为例，在其他实施例中，还能够先形成第二掺杂层、后形成第一掺杂层。
参考图15，在相邻鳍部202之间的区域填充满隔离膜210，所述隔离膜210顶部高于硬掩膜层200顶部。
本实施例中，所述隔离膜210位于PMOS区域I的第一盖帽层206表面、以及NMOS区域II的第二盖帽层209表面
所述隔离膜210为后续形成鳍式场效应管的隔离结构提供工艺基础。所述隔离膜210的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述隔离膜210的材料为氧化硅。
所述隔离膜210所需填充的开口深宽比较大，为了提高隔离膜210的填孔(gap-filling)能力，使得后续形成的隔离层与第一盖帽层206以及第二盖帽层209接触紧密，且避免后续形成的隔离层内形成空洞，采用流动性化学气相沉积(FCVD)工艺形成所述隔离膜210。
具体的，流动性化学气相沉积工艺参数为：反应前驱物材料以100sccm至3000sccm的流速进入反应腔室内，O3以20sccm至1000sccm的流速进入反应腔室内，反应腔室压强为0.1T至10T，反应腔室温度为20℃至150℃，还可以向反应腔室内通入Ar、He或Xe等惰性气体，惰性气体流速为1000sccm至10000sccm。
本实施例中，在形成隔离膜210之后，还包括步骤：对所述隔离膜210进行退火固化处理，所述退火固化处理在含氧氛围下进行。在固化处理过程中，隔离膜210内化学键重组，隔离膜210内的Si-O键、O-Si-O键增加，且使隔离膜210的致密度得到提高。
由于第一掺杂层205内含有N型掺杂离子，所述第二掺杂层208内含有P型掺杂离子，且隔离膜210致密度较差且质地较软，若退火固化处理的处理温度过高，则第一掺杂层205内的N型掺杂离子易扩散至致密度差、质地软的第隔离膜210内，同样的，第二掺杂层208内的P型掺杂离子易扩散至致密度差、质地软的隔离膜210内。
为此，本实施例中，所述退火固化处理的处理温度较低，处理温度为350摄氏度至650摄氏度。经历所述退火固化处理之后，所述隔离膜210的致密度有所提升，且在退化固化处理过程中，所述第一掺杂层205内的N型掺杂离子不会扩散至隔离膜210内，所述第二掺杂层208内的P型掺杂离子也不会扩散至隔离膜210内。
参考图16，平坦化所述隔离膜210(参考图15)；回刻蚀去除部分厚度的隔离膜210形成隔离层211。
具体的，采用化学机械研磨工艺，去除高于硬掩膜层200顶部表面的隔离膜201，还去除高于硬掩膜层200顶部的第一掺杂层205和第二掺杂层208。
采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀和湿法刻蚀相结合的工艺，刻蚀去除部分厚度的隔离膜210。
在其他实施例中，还能够在回刻蚀去除部分厚度的隔离膜之前，刻蚀去除所述硬掩膜层。
参考图17，刻蚀去除高于隔离层211的掺杂层。
具体的，刻蚀去除高于隔离层211的第一盖帽层206、第一掺杂层205、第二盖帽层209以及第二掺杂层208。还刻蚀去除所述硬掩膜层200(参考图16)。
参考图18，对所述掺杂层进行退火处理，使掺杂离子扩散进入鳍部202内，形成掺杂区。
本实施例中，所述掺杂区包括位于PMOS区域I鳍部202内的N型防穿通区(未标示)、以及位于NMOS区域II鳍部202内的P型防穿通区(未标示)。具体的，在同一道退火工艺中，使位于隔离层211内的第一掺杂层205内的N型掺杂离子扩散进入PMOS区域I鳍部202内，形成N型防穿通区，使位于隔离层211内的第二掺杂层208内的P型掺杂离子扩散进入NMOS区域II鳍部202内，形成P型防穿通区。
本实施例中，采用快速热退火工艺进行所述退火处理，其中，退火温度为1000摄氏度至1150摄氏度，退火时长为1秒至10秒。
由于第一化学氧化层204以及第二化学氧化层207的阻挡作用，使得PMOS区域I鳍部202以及NMOS区域II鳍部202表面未形成自然氧化物，因此，第一掺杂层205内的N型掺杂离子经由第一化学氧化层204容易扩散至PMOS区域I鳍部202内，第二掺杂层208内的P型掺杂离子经由第二化学氧化层207容易扩散至NMOS区域II鳍部202内。并且，相对于自然氧化物层对P型掺杂离子或N型掺杂离子的阻挡能力而言，第一化学氧化层204对N型掺杂离子的阻挡能力更弱，第二化学氧化层207对P型掺杂离子的阻挡能力更弱，因此，所述第一掺杂层205与PMOS区域I鳍部202之间的扩散界面性能得到改善，第二掺杂层208与NMOS区域II鳍部202之间的扩散界面性能得到改善。
综上，与现有技术相比，本实施例中N型掺杂离子更易扩散至PMOS区域I鳍部202内，使得N型防穿通区内的掺杂离子浓度更加的符合预设目标，所述N型防穿通区与后续形成于PMOS区域I鳍部202内的源区或漏区形成PN结，有效的提高N型防穿通区的反向隔离能力，进一步防止在PMOS区域I鳍部202内的源区和漏区之间发生穿通现象。同样的，本实施例中P型掺杂离子更易扩散至NMOS区域II鳍部202内，使得P型防穿通区内的掺杂离子浓度更加的符合预设目标，所述P型防穿通区与后续形成于NMOS区域II鳍部202内的源区或漏区形成PN结，有效的提高P型防穿通区的反向隔离能力，进一步防止在NMOS区域II鳍部202内的源区和漏区之间发生穿通现象。
需要说明的是，本发明不对在鳍部内形成的掺杂区的类型进行限制，在其他实施例中，形成的掺杂区还能够为阈值电压调节区。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种改善鳍式场效应管性能的方法，其特征在于，包括：
提供衬底，所述衬底表面形成有分立的鳍部；
在所述鳍部侧壁表面、或者在所述鳍部顶部表面和侧壁表面形成化学氧化层；
在所述化学氧化层表面形成掺杂层，所述掺杂层内具有掺杂离子；
对所述掺杂层进行退火处理，使所述掺杂离子扩散进入鳍部内，形成掺杂区。
2.如权利要求1所述的方法，其特征在于，采用化学氧化的方法形成所述化学氧化层；所述化学氧化层的材料为氧化硅。
3.如权利要求1所述的方法，其特征在于，所述化学氧化层的厚度为0.5纳米至3纳米。
4.如权利要求1所述的方法，其特征在于，在进行所述退火处理之前，还包括，在所述掺杂层表面形成盖帽层，所述盖帽层的材料致密度大于所述掺杂层的致密度。
5.如权利要求1所述的方法，其特征在于，形成所述掺杂层的源材料包括氧源气体。
6.如权利要求1所述的方法，其特征在于，所述掺杂层的材料为掺杂有N型掺杂离子或P型掺杂离子的氧化硅。
7.如权利要求1所述的方法，其特征在于，采用原位自掺杂的原子层沉积工艺，形成所述掺杂层。
8.如权利要求1所述的方法，其特征在于，所述掺杂区为轻掺杂区，所述轻掺杂区位于栅极结构两侧的鳍部内；其中，所述掺杂区为N型轻掺杂区时，所述掺杂层的材料为掺杂有N型掺杂离子的氧化硅；所述掺杂区为P型轻掺杂区时，所述掺杂层的材料为掺杂有P型掺杂离子的氧化硅。
9.如权利要求8所述的方法，其特征在于，在形成所述化学氧化层之前，还包括，在所述衬底表面形成隔离层，所述隔离层覆盖鳍部部分侧壁表面，且所述隔离层顶部低于鳍部顶部，其中，所述化学氧化层位于高于隔离层的鳍部顶部和侧壁表面。
10.如权利要求8所述的方法，其特征在于，所述衬底包括PMOS区域和NMOS区域；其中，所述化学氧化层包括位于PMOS区域鳍部顶部和侧壁表面的第一氧化层、以及位于NMOS区域鳍部顶部和侧壁表面的第二氧化层；所述掺杂层包括位于第一氧化层表面的第一掺杂层、以及位于第二氧化层表面的第二掺杂层，所述第一掺杂层内具有P型掺杂离子，所述第二掺杂层内具有N型掺杂离子；所述掺杂区包括位于PMOS区域鳍部内的P型掺杂区、以及位于NMOS区域鳍部内的N型掺杂区。
11.如权利要求10所述的方法，其特征在于，形成所述第一氧化层、第二氧化层、第一掺杂层以及第二掺杂层的工艺步骤包括：在所述NMOS区域和PMOS区域的鳍部顶部和侧壁表面形成第一化学氧化层；在所述第一化学氧化层表面形成第一掺杂层，所述第一掺杂层内具有P型掺杂离子；刻蚀去除所述NMOS区域的第一掺杂层和第一化学氧化层；接着，在所述NMOS区域的鳍部顶部和侧壁表面形成第二化学氧化层；在所述第二化学氧化层表面形成第二掺杂层，所述第二掺杂层内具有N型掺杂离子。
12.如权利要求11所述的方法，其特征在于，还包括，在所述第一掺杂层表面形成第一盖帽层，所述第一盖帽层的材料致密度大于第一掺杂层的材料致密度，且在刻蚀去除NMOS区域的第一掺杂层和第一化学氧化层之前，刻蚀去除NMOS区域的第一盖帽层；其中，所述第二掺杂层还位于PMOS区域的第一盖帽层表面；且在所述第二掺杂层表面形成第二盖帽层，所述第二盖帽层的材料致密度大于第二掺杂层的材料致密度。
13.如权利要求10所述的方法，其特征在于，在同一道退火处理工艺中，使P型掺杂离子扩散进入PMOS区域鳍部内，形成P型掺杂区，使N型掺杂离子扩散进入NMOS区域鳍部内，形成N型掺杂区。
14.如权利要求13所述的方法，其特征在于，采用快速热退火工艺进行所述退火处理，其中，退火温度为1000摄氏度至1150摄氏度，退火时长为1秒至10秒。
15.如权利要求1所述的方法，其特征在于，所述掺杂区为防穿通区；所述掺杂区为N型防穿通区时，所述掺杂层的材料为掺杂有N型掺杂离子的氧化硅；所述掺杂区为P型防穿通区时，所述掺杂层的材料为掺杂有P型掺杂离子的氧化硅。
16.如权利要求15所述的方法，其特征在于，在进行所述退火处理之前，还包括：在所述掺杂层表面形成隔离层，所述隔离层填充相邻鳍部之间的区域，且所述隔离层顶部低于鳍部顶部：刻蚀去除高于隔离层的掺杂层。
17.如权利要求15所述的方法，其特征在于，所述衬底包括PMOS区域和NMOS区域；其中，所述化学氧化层包括位于PMOS区域鳍部侧壁表面的第一氧化层、以及位于NMOS区域鳍部侧壁表面的第二氧化层；所述掺杂层包括位于第一氧化层表面的第一掺杂层、以及位于第二氧化层表面的第二掺杂层，所述第一掺杂层内具有N型掺杂离子，所述第二掺杂层内具有P型掺杂离子；所述掺杂区包括位于PMOS区域鳍部内的N型防穿通区、以及位于NMOS区域鳍部内的P型防穿通区。
18.如权利要求17所述的方法，其特征在于，形成所述第一氧化层、第二氧化层、第一掺杂层以及第二掺杂层的工艺步骤包括：在所述NMOS区域和PMOS区域鳍部侧壁表面形成第一化学氧化层；在所述第一化学氧化层表面形成第一掺杂层，所述第一掺杂层内具有N型掺杂离子；刻蚀去除所述NMOS区域的第一掺杂层和第一化学氧化层；接着，在所述NMOS区域的鳍部侧壁表面形成第二化学氧化层；在所述第二化学氧化层表面形成第二掺杂层，所述第二化学氧化层内具有P型掺杂离子。
19.如权利要求18所述的方法，其特征在于，还包括，还包括，在所述第一掺杂层表面形成第一盖帽层，所述第一盖帽层的材料致密度大于第一掺杂层的材料致密度，且在刻蚀去除NMOS区域的第一掺杂层和第一化学氧化层之前，刻蚀去除NMOS区域的第一盖帽层；其中，所述第二掺杂层还位于PMOS区域的第一盖帽层表面；且还在第二掺杂层表面形成第二盖帽层，所述第二盖帽层的材料致密度大于第二掺杂层的材料致密度。
20.如权利要求1所述的方法，其特征在于，所述掺杂区为阈值电压调节区。
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US16/402,757 US11004752B2 (en) 2016-01-07 2019-05-03 Fin field-effect transistor

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109786457A (zh) * 2017-11-10 2019-05-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110890279A (zh) * 2018-09-11 2020-03-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI704622B (zh) 2016-11-15 2020-09-11 聯華電子股份有限公司 半導體元件及其製作方法
US10522417B2 (en) * 2017-04-27 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with different liners for PFET and NFET and method of fabricating thereof
US10032672B1 (en) * 2017-08-02 2018-07-24 United Microelectronics Corp. Method of fabricating a semiconductor device having contact structures
US10340343B2 (en) * 2017-10-31 2019-07-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
US10978357B2 (en) * 2018-11-30 2021-04-13 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of manufacture

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594341A (zh) * 2012-08-14 2014-02-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其掺杂方法、鳍式场效应管的形成方法
CN104425620A (zh) * 2013-09-03 2015-03-18 三星电子株式会社 半导体器件及其制造方法
US20150243739A1 (en) * 2014-02-21 2015-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Doping for FinFET
CN105097518A (zh) * 2014-04-30 2015-11-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8980719B2 (en) * 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8956983B2 (en) * 2010-04-15 2015-02-17 Novellus Systems, Inc. Conformal doping via plasma activated atomic layer deposition and conformal film deposition
JP2013045901A (ja) * 2011-08-24 2013-03-04 Toshiba Corp 半導体装置および半導体装置の製造方法
TWI606136B (zh) * 2011-11-04 2017-11-21 Ａｓｍ國際股份有限公司 沉積摻雜氧化矽的方法以及用於沉積摻雜氧化矽至基板上的原子層沉積製程
US20130200455A1 (en) 2012-02-08 2013-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dislocation smt for finfet device
GB2529583B (en) 2013-06-20 2018-08-08 Intel Corp Non-planar semiconductor device having doped sub-fin region and method to fabricate same
US9105559B2 (en) * 2013-09-16 2015-08-11 International Business Machines Corporation Conformal doping for FinFET devices
CN105990239B (zh) * 2015-02-06 2020-06-30 联华电子股份有限公司 半导体元件及其制作方法
US9455204B1 (en) * 2015-06-01 2016-09-27 Globalfoundries Inc. 10 nm alternative N/P doped fin for SSRW scheme

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594341A (zh) * 2012-08-14 2014-02-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其掺杂方法、鳍式场效应管的形成方法
CN104425620A (zh) * 2013-09-03 2015-03-18 三星电子株式会社 半导体器件及其制造方法
US20150243739A1 (en) * 2014-02-21 2015-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Doping for FinFET
CN105097518A (zh) * 2014-04-30 2015-11-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109786457A (zh) * 2017-11-10 2019-05-21 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109786457B (zh) * 2017-11-10 2021-11-12 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110890279A (zh) * 2018-09-11 2020-03-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110890279B (zh) * 2018-09-11 2023-09-15 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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