CN106571339B - 鳍式场效应管的形成方法 - Google Patents

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Abstract

一种鳍式场效应管的形成方法，包括：NMOS区域衬底表面形成有第一鳍部，PMOS区域衬底表面形成有第二鳍部；形成覆盖第一鳍部侧壁表面的第一掺杂层，第一掺杂层内含有第一防穿通离子；形成覆盖第二鳍部侧壁表面的第二掺杂层，第二掺杂层内含有第二防穿通离子；在衬底表面形成介质层，且介质层顶部低于第一鳍部顶部以及第二鳍部顶部；去除高于介质层顶部的第一掺杂层；去除高于介质层顶部的第二掺杂层；对剩余第一掺杂层以及第二掺杂层进行退火处理，使第一防穿通离子扩散进入第一鳍部内形成第一防穿通层，使第二防穿通离子扩散进入第二鳍部内形成第二防穿通层。本发明改善了形成的鳍式场效应管的电学性能。

Description

鳍式场效应管的形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种鳍式场效应管的形成方法。
背景技术
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
然而，现有技术形成的鳍式场效应管的电学性能有待提高。
发明内容
本发明解决的问题是提供一种鳍式场效应管的形成方法，改善鳍式场效应管的电学性能。
为解决上述问题，本发明提供一种鳍式场效应管的形成方法，包括：提供衬底，所述衬底包括NMOS区域和PMOS区域，所述NMOS区域衬底表面形成有若干分立的第一鳍部，所述PMOS区域衬底表面形成有若干分立的第二鳍部；形成覆盖所述第一鳍部侧壁表面的第一掺杂层，所述第一掺杂层内含有第一防穿通离子；形成覆盖所述第二鳍部侧壁表面的第二掺杂层，所述第二掺杂层内含有第二防穿通离子；在所述衬底表面形成介质层，所述介质层覆盖部分第一掺杂层表面以及部分第二掺杂层表面，且所述介质层顶部低于第一鳍部顶部以及第二鳍部顶部；去除高于所述介质层顶部的第一掺杂层，暴露出所述第一鳍部的部分侧壁表面；去除高于所述介质层顶部的第二掺杂层，暴露出所述第二鳍部的部分侧壁表面；对剩余第一掺杂层以及第二掺杂层进行退火处理，使所述第一防穿通离子扩散进入第一鳍部内形成第一防穿通层，使所述第二防穿通离子扩散进入第二鳍部内形成第二防穿通层。
可选的，所述第一防穿通离子为P型离子；所述第二防穿通离子为N型离子。
可选的，所述第一防穿通离子包括硼离子；所述第二防穿通离子包括磷离子。
可选的，所述第一掺杂层内第一防穿通离子的浓度为1E20atom/cm3～1E21atom/cm3；所述第二掺杂层内第二防穿通离子的浓度为1E20atom/cm3～1E21atom/cm3。
可选的，所述第一掺杂层的材料包括氧化硅、氮化硅、碳氮化硅、碳氧化硅或碳氮氧化硅；所述第二掺杂层的材料包括氧化硅、氮化硅、碳氮化硅或碳氮氧化硅。
可选的，所述第一掺杂层还位于第一鳍部顶部，且在进行退火处理之前，去除所述位于第一鳍部顶部的第一掺杂层；所述第二掺杂层还位于第二鳍部顶部，且在进行退火处理之前，去除所述位于第二鳍部顶部的第二掺杂层。
可选的，先形成所述第一掺杂层后形成所述第二掺杂层；或者，先形成所述第二掺杂层后形成所述第一掺杂层。
可选的，形成所述第一掺杂层、第二掺杂层的工艺步骤包括：在所述第一鳍部顶部和侧壁、第二鳍部顶部和侧壁、以及衬底表面形成第一掺杂膜；在所述NMOS区域的第一掺杂膜表面形成第一图形层；以所述第一图形层为掩膜，刻蚀去除位于PMOS区域的第一掺杂膜，形成覆盖第一鳍部侧壁表面的第一掺杂层；在所述第二鳍部顶部和侧壁、第一掺杂层表面、以及PMOS区域衬底表面形成第二掺杂膜；在所述PMOS区域的第二掺杂膜表面形成第二图形层；以所述第二图形层为掩膜，刻蚀去除位于NMOS区域的第二掺杂膜，形成覆盖所述第二鳍部侧壁表面的第二掺杂层。
可选的，所述介质层包括第一介质层以及位于第一介质层顶部表面的第二介质层，所述第二介质层的致密度大于所述第一介质层的致密度，其中，所述第一介质层经由流动性化学气相沉积工艺形成，所述第二介质层经由高纵宽比沉积工艺形成。
可选的，形成所述介质层的工艺步骤包括：在所述相邻第一鳍部之间、相邻第二鳍部之间、以及第一鳍部与第二鳍部之间的衬底表面填充满第一介质膜，且所述第一介质膜顶部高于第一鳍部顶部以及第二鳍部顶部；平坦化所述第一介质膜；回刻蚀去除部分厚度的第一介质膜形成第一介质层，且所述第一介质层的厚度小于所述介质层的厚度；在所述第一介质层表面形成第二介质膜，所述第二介质膜覆盖第一掺杂层表面以及第二掺杂层表面，且所述第二介质膜顶部高于第一鳍部顶部以及第二鳍部顶部；平坦化所述第二介质膜；回刻蚀去除部分厚度的第二介质层膜形成第二介质层。
可选的，采用流动性化学气相沉积工艺形成所述第一介质膜；采用高纵宽比沉积工艺形成所述第二介质膜。
可选的，在采用流动性化学气相沉积工艺形成所述第一介质膜之后，对所述第一介质膜进行退火固化处理，退火固化处理的退火温度为350摄氏度至650摄氏度。
可选的，所述第一鳍部顶部表面、以及第二鳍部顶部表面形成有硬掩膜层；所述平坦化第一介质膜的停止位置为硬掩膜层顶部表面；所述平坦化第二介质膜的停止位置为硬掩膜层顶部表面。
可选的，在回刻蚀去除部分厚度的第二介质膜之前，还包括步骤：去除所述硬掩膜层。
可选的，所述退火处理的工艺参数包括：退火温度为750摄氏度至1200摄氏度，退火时长为20秒至2小时。
可选的，所述第一防穿通层的顶部高于介质层顶部或与所述介质层顶部齐平；所述第二防穿通层的顶部高于所述介质层顶部或与所述介质层顶部齐平。
本发明还提供一种鳍式场效应管的形成方法，包括：提供衬底，所述衬底表面形成有若干分立的鳍部；形成覆盖所述鳍部侧壁表面的掺杂层，所述掺杂层内含有防穿通离子；在所述衬底表面形成介质层，所述介质层覆盖部分掺杂层表面，且所述介质层顶部低于鳍部顶部；去除高于所述介质层的掺杂层，暴露出所述鳍部的部分侧壁表面；对剩余掺杂层进行退火处理，使所述防穿通离子扩散进入鳍部内形成防穿通层。
可选的，所述防穿通离子为N型离子或P型离子。
可选的，所述介质层包括第一介质层以及位于第一介质层顶部表面的第二介质层，所述第二介质层的致密度大于所述第一介质层的致密度，其中，所述第一介质层经由流动性化学气相沉积工艺形成，所述第二介质层经由高纵宽比沉积工艺形成。
可选的，所述退火处理的工艺参数包括：退火温度为750摄氏度至1200摄氏度，退火时长为20秒至2小时。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的鳍式场效应管的形成方法的技术方案中，形成覆盖第一鳍部侧壁表面的第一掺杂层，所述第一掺杂层内含有第一防穿通离子；形成覆盖第二鳍部侧壁表面的第二掺杂层，所述第二掺杂层内含有第二防穿通离子；在衬底表面形成介质层，所述介质层覆盖部分第一掺杂层表面以及部分第二掺杂层表面，且介质层顶部低于第一鳍部顶部和第二鳍部顶部；去除高于介质层顶部的第一掺杂层和第二掺杂层，暴露出第一鳍部的部分侧壁表面和第二鳍部的部分侧壁表面，剩余第一掺杂层为第一鳍部内形成第一防穿通层提供第一防穿通离子，剩余第二掺杂层为第二鳍部内形成第二防穿通层提供第二防穿通离子；然后，对剩余第一掺杂层以及第二掺杂层进行退火处理，使第一防穿通离子扩散进入第一鳍部内形成第一防穿通层，使第二防穿通离子扩散进入第二鳍部内形成第二防穿通离子。本发明形成第一防穿通层的工艺不会对第一鳍部造成不良影响，使得第一鳍部保持良好的形貌以及较高的晶格质量，同样的第二鳍部保持良好的形貌以及较高的晶格质量，且第一防穿通层内的第一防穿通离子浓度分布均匀，第二防穿通层内的第二防穿通离子浓度分布均匀，提高了第一防穿通层和第二防穿通层的防穿通作用。因此本发明形成的鳍式场效应管的电学性能得到提高。
进一步，所述介质层包括第一介质层以及位于第一介质层顶部表面的第二介质层，所述第二介质层的致密度大于所述第一介质层的致密度，其中，所述第一介质层经由流动性化学气相沉积工艺形成，因此第一介质层的填孔性能好，减少第一介质层内的空洞，且使得第一介质层与第一掺杂层之间的界面性能好，第一介质层与第二掺杂层之间的界面性能好。所述第二介质层经由高纵宽比沉积工艺形成，由于第二介质层的致密度较高，因此所述第二介质层具有较高的电隔离作用，从而提高介质层整体的电隔离作用。
更进一步，本发明在采用流动性化学气相沉积工艺形成第一介质膜之后，对第一介质膜进行固化退火处理，且固化退火处理的退火温度为350摄氏度至650摄氏度，所述固化退火处理的退火温度适中，防止在固化退火处理过程中第一防穿通离子和第二防穿通离子扩散至致密性差材料疏松的第一介质膜内。
附图说明
图1至图17为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的鳍式场效应管的电学性能有待提高。
经研究发现，鳍式场效应管的鳍部底部与栅极结构的距离较远，栅极结构对鳍部的底部的控制能力较弱，且所述鳍部的掺杂浓度较小，沟道区域的空间电荷区在电场下展宽，源区和漏区空间电荷区连通，导致了鳍式场效应管的底部存在源区和漏区之间的穿通现象(punch through)，造成鳍式场效应管的电学性能低下。
为了防止所述穿通现象，提出了一种解决方法：在鳍部的底部形成防穿通层。具体的，在衬底表面形成鳍部之后，采用离子注入工艺在鳍部底部形成防穿通层，然后在衬底表面形成隔离层，所述隔离层顶部与防穿通层顶部齐平或者低于防穿通层顶部。所述防穿通层的掺杂离子与源区或漏区内的掺杂离子类型相反，以此避免源区和漏区发生穿通。
然而，形成所述防穿通层的离子注入工艺会对鳍部的表面造成注入损伤，导致鳍部的形貌不良且产生晶格损伤，造成鳍式场效应管的性能低下。并且，采用离子注入工艺形成所述防穿通层时，易导致在鳍部内不期望区域内注入离子，且所述防穿通层内的注入离子分布均匀度有待提高，通常防穿通层顶部的注入离子浓度高于防穿通层底部的注入离子浓度，进一步造成鳍式场效应管的性能低下。
为此，本发明提供一种鳍式场效应管的形成方法，提供衬底，所述衬底包括NMOS区域和PMOS区域，所述NMOS区域衬底表面形成有若干分立的第一鳍部，所述PMOS区域衬底表面形成有若干分立的第二鳍部；形成覆盖所述第一鳍部侧壁表面的第一掺杂层，所述第一掺杂层内含有第一防穿通离子；形成覆盖所述第二鳍部侧壁表面的第二掺杂层，所述第二掺杂层内含有第二防穿通离子；在所述衬底表面形成介质层，所述介质层覆盖部分第一掺杂层表面以及部分第二掺杂层表面，且所述介质层顶部低于第一鳍部顶部以及第二鳍部顶部；去除高于所述介质层顶部的第一掺杂层，暴露出所述第一鳍部的部分侧壁表面；去除高于所述介质层顶部的第二掺杂层，暴露出所述第二鳍部的部分侧壁表面；对剩余第一掺杂层以及第二掺杂层进行退火处理，使所述第一防穿通离子扩散进入第一鳍部内形成第一防穿通层，使所述第二防穿通离子扩散进入第二鳍部内形成第二防穿通层。
本发明中，采用固态源掺杂的方法形成所述第一防穿通层，避免了离子注入工艺引入的注入损伤，使得第一鳍部保持良好的形貌和较高的晶格质量，且第一防穿通层内的第一防穿通离子浓度分布更均匀；采用固态源掺杂的方法形成所述第二防穿通层，避免了离子注入工艺引入的注入损伤，使得第二鳍部保持良好的形貌和较高的晶格质量，且第二防穿通层内的第二防穿通离子浓度分布更均匀。因此，本发明形成的鳍式场效应管的电学性能得到提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图17为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
参考图1，提供衬底101，所述衬底101包括NMOS区域I和PMOS区域II，所述NMOS区域I衬底101表面形成有若干分立的第一鳍部102，所述PMOS区域II衬底101表面形成有若干分立的第二鳍部103。
本实施例以形成的鳍式场效应管为CMOS器件为例，所述NMOS区域I为待形成NMOS器件的区域，所述PMOS区域II为待形成PMOS器件的区域，所述NMOS区域I和PMOS区域II为相邻的区域。在其他实施例中，所述NMOS区域和PMOS区域也可以相隔。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底101为硅衬底。
所述第一鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述第二鳍部103的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述第一鳍部102的材料为硅，所述第二鳍部103的材料为硅。
本实施例中，形成所述衬底101、第一鳍部102以及第二鳍部103的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层104；以所述硬掩膜层104为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于NMOS区域I衬底101表面的凸起作为第一鳍部102，位于PMOS区域II衬底101表面的凸起作为第二鳍部103。
在一个实施例中，形成所述硬掩膜层104的工艺步骤包括：首先形成初始硬掩膜；在所述初始硬掩膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述初始硬掩膜，在初始衬底表面形成硬掩膜层104；去除所述图形化的光刻胶层。在其他实施例中，所述硬掩膜层的形成工艺还能够包括：自对准双重图形化(SADP，Self-alignedDouble Patterned)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned)工艺。所述双重图形化工艺包括LELE(Litho-Etch-Litho-Etch)工艺或LLE(Litho-Litho-Etch)工艺。
本实施例中，在形成所述第一鳍部102和第二鳍部103之后，保留位于第一鳍部102顶部表面的硬掩膜层104，保留位于第二鳍部103顶部表面的硬掩膜层104。所述硬掩膜层104的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层104顶部表面能够作为平坦化工艺的停止位置。
本实施例中，所述第一鳍部102的顶部尺寸小于底部尺寸，所述第二鳍部103的顶部尺寸小于底部尺寸。在其他实施例中，所述第一鳍部的侧壁还能够与衬底表面相垂直，即第一鳍部的顶部尺寸等于底部尺寸，所述第二鳍部的侧壁还能够与衬底表面相垂直，即第二鳍部的顶部尺寸等于底部尺寸。
继续参考图1，对所述第一鳍部102表面以及第二鳍部103表面进行氧化处理，在第一鳍部102表面以及第二鳍部103表面形成氧化层105。
由于所述第一鳍部102、第二鳍部103为通过对初始衬底刻蚀后形成，所述第一鳍部102通常具有凸出的棱角且表面具有缺陷，所述第二鳍部103通常具有凸出的棱角且表面具有缺陷，在后续形成鳍式场效应管后会影响器件性能。因此，本实施例对第一鳍部102和第二鳍部103进行氧化处理形成氧化层105，在氧化处理过程中，由于第一鳍部102突出的棱角部分的比表面(SSA，specific surface area)更大，更容易被氧化，后续去除所述氧化层105之后，不仅第一鳍部102表面的缺陷层被去除，且凸出棱角部分也被去除，使所述第一鳍部102的表面光滑，晶格质量改善，避免第一鳍部102顶角尖端放电问题，有利于改善鳍式场效应管的性能；同样的，在后续去除氧化层105之后，第二鳍部103表面的缺陷层也被去除，且凸出棱角部分也被去除，使所述第二鳍部103的表面光滑，晶格质量改善，避免第二鳍部103顶角尖端放电问题，有利于改善鳍式场效应管的性能。
所述氧化处理可以采用氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。所述氧化处理还会对衬底101表面进行氧化，使得形成的氧化层105还位于衬底101表面。
本实施例中，采用ISSG(原位蒸汽生成，In-situ Stream Generation)氧化工艺对第一鳍部102以及第二鳍部103进行氧化处理，形成所述氧化层105，由于第一鳍部102和第二鳍部103的材料为硅，相应形成的氧化层105的材料为氧化硅。
参考图2，去除所述氧化层105(参考图1)。
采用湿法刻蚀工艺去除所述氧化层105。本实施例中，所述氧化层105的材料为氧化硅，湿法刻蚀工艺采用的刻蚀液体包括氢氟酸溶液。
去除所述氧化层105之后，所述第一鳍部102表面晶格质量得到提高，使得第一鳍部102顶角更圆滑，避免了第一鳍部102尖端放电问题；所述第二鳍部103表面晶格质量得到提高，使得第二鳍部103顶角更圆滑，避免了第二鳍部103尖端放电问题。
参考图3，在所述第一鳍部102顶部和侧壁、第二鳍部103顶部和侧壁、以及衬底101表面形成第一掺杂膜115。
本实施例中，由于所述第一鳍部102顶部形成有硬掩膜层104，所述第二鳍部103顶部形成有硬掩膜层104，因此所述第一掺杂膜115覆盖硬掩膜层104表面。在其他实施例中，在形成所述第一掺杂膜之前，当第一鳍部顶部和第二鳍部顶部被暴露出来时，则所述第一掺杂膜除位于第一鳍部侧壁表面和第二鳍部侧壁表面外，还位于第一鳍部顶部表面和第二鳍部顶部表面。
后续刻蚀去除PMOS区域II的第一掺杂膜115，形成位于第一鳍部102侧壁表面的第一掺杂层。所述第一掺杂膜115内含有第一防穿通离子，所述第一防穿通离子为P型离子，后续位于第一掺杂层内的第一防穿通离子会扩散进入第一鳍部102的底部，在第一鳍部102底部形成第一防穿通层。
本实施例中，所述第一防穿通离子包括硼离子，所述第一掺杂膜115内硼离子浓度为1E20atom/cm3～1E21atom/cm3。
所述第一掺杂膜115的材料为绝缘材料，相应的后续形成的第一掺杂层的材料也为绝缘材料，从而使得位于第一鳍部102侧壁表面的第一掺杂层不会对第一鳍部102的特征尺寸造成影响。并且，所述第一掺杂膜115的材料还为易于被去除的材料，且去除所述第一掺杂膜115材料的工艺不会对第一鳍部102造成损伤。
综合上述因素考虑，所述第一掺杂膜115的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述第一掺杂膜115。
本实施例中，所述第一掺杂膜115的材料为氧化硅，且所述第一掺杂膜115内含有第一防穿通离子。在形成所述第一掺杂膜115的工艺过程中，除向反应腔室内通入氧源材料和硅源材料外，还向反应腔室通入第一防穿通离子源材料，所述第一防穿通离子源材料能够为BH3。所述第一掺杂膜115的厚度为2纳米至10纳米。
本实施例中，采用原子层沉积工艺形成所述第一掺杂膜115，由于原子层沉积工艺具有较高的台阶覆盖(step-coverage)能力，因此所述形成的第一掺杂膜115能够很好的将衬底101与第一鳍部102之间的拐角处覆盖，从而使得后续形成的第一掺杂层对衬底101与第一鳍部102之间的拐角处的覆盖性好。
参考图4，在所述NMOS区域I的第一掺杂膜115表面形成第一图形层106。
所述第一图形层106为后续刻蚀去除PMOS区域II的第一掺杂膜115的掩膜。
本实施例中，所述第一图形层106的材料为光刻胶，形成所述第一图形层106的工艺步骤包括：形成覆盖所述第一掺杂膜115表面的光刻胶膜；对所述光刻胶膜进行曝光处理以及显影处理，去除位于PMOS区域II的光刻胶膜，形成所述第一图形层106。
参考图5，以所述第一图形层106(参考图4)为掩膜，刻蚀去除位于PMOS区域II的第一掺杂膜115(参考图4)，形成覆盖所述第一鳍部102侧壁表面的第一掺杂层107。
所述第一掺杂层107后续向第一鳍部102内提供第一防穿通离子，使得部分厚度的第一鳍部102内形成第一防穿通层。
由于第一鳍部102顶部表面形成有硬掩膜层104，因此所述第一掺杂层107还覆盖第一鳍部102顶部表面的硬掩膜层104表面，且所述第一掺杂层107还位于NMOS区域I衬底101表面。在其他实施例中，在形成所述第一掺杂膜之前第一鳍部顶部表面被暴露出来，形成的第一掺杂层还覆盖第一鳍部顶部表面。
所述第一掺杂层107的材料与第一掺杂膜115的材料相同，所述第一掺杂层107的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅；所述第一掺杂层107内含有第一防穿通离子，所述第一防穿通离子为P型离子。
本实施例中，所述第一掺杂层107的材料为氧化硅，所述第一防穿通离子包括硼离子，所述第一掺杂层107内第一防穿通离子的浓度为1E20atom/cm3～1E21atom/cm3；所述第一掺杂层107的厚度为2纳米至10纳米。
在形成所述第一掺杂层107之后，去除所述第一图形层106。本实施例中，所述第一图形层106的材料为光刻胶，采用湿法去胶或灰化工艺去除所述第一图形层106。
参考图6，在所述第二鳍部103顶部和侧壁、第一掺杂层107表面、以及PMOS区域II衬底101表面形成第二掺杂膜108。
本实施例中，由于所述第二鳍部103顶部形成有硬掩膜层104，因此所述第二掺杂膜108覆盖位于第二鳍部103顶部表面的硬掩膜层104表面。在其他实施例中，在形成第二掺杂膜之前所述第二鳍部顶部表面被暴露出来时，则所述第二掺杂膜除位于第二鳍部侧壁表面外，所述第二掺杂膜还位于第二鳍部顶部表面。
后续刻蚀去除NMOS区域I的第二掺杂膜108，形成位于第二鳍部103侧壁表面的第二掺杂层。所述第二掺杂膜108内含有第二防穿通离子，所述第二防穿通离子为N型离子，后续位于第二掺杂层内的第二防穿通离子会扩散进入第二鳍部103的底部，在第二鳍部103底部形成第二防穿通层。
本实施例中，所述第二防穿通离子包括磷离子，所述第二掺杂膜108内磷离子浓度为1E20atom/cm3～1E21atom/cm3。
所述第二掺杂膜108的材料为绝缘材料，相应的后续形成的第二掺杂层的材料也为绝缘材料，从而使得位于第二鳍部103侧壁表面的第二掺杂层不会对第二鳍部103的特征尺寸造成影响。并且，所述第二掺杂膜108的材料还为易于被去除的材料，且去除所述第二掺杂膜108材料的工艺不会对第二鳍部103造成损伤。
综合上述因素考虑，所述第二掺杂膜108的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。
同时，所述第二掺杂膜108的材料与第一掺杂膜115(参考图4)的材料不同，即第二掺杂膜108与第一掺杂层107的材料不同，使得后续刻蚀去除NMOS区域I第二掺杂膜108的工艺对第一掺杂层107的刻蚀速率小。本实施例中，所述第二掺杂膜108的材料为氧化硅，且所述第二掺杂膜108内含有第二防穿通离子；所述第二掺杂膜108的厚度为2纳米至10纳米。采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述第二掺杂膜108。本实施例中，采用原子层沉积工艺形成所述第二掺杂膜108。
参考图7，在所述PMOS区域II的第二掺杂膜108表面形成第二图形层109。
所述第二图形层109为后续刻蚀去除NMOS区域I的第二掺杂膜108的掩膜。本实施例中，所述第二图形层109的材料为光刻胶。
参考图8，以所述第二图形层109(参考图7)为掩膜，刻蚀去除位于NMOS区域I的第二掺杂膜108(参考图7)，形成覆盖所述第二鳍部103侧壁表面的第二掺杂层110。
采用干法刻蚀工艺刻蚀去除位于NMOS区域I的第二掺杂膜108。本实施例中，由于第二掺杂膜108的材料为掺磷的氧化硅，第一掺杂层107的材料为掺硼的氧化硅，由于硼离子和磷离子的掺杂，使得干法刻蚀工艺对第二掺杂膜108和第一掺杂层107之间具有较高的刻蚀选择比，所述干法刻蚀工艺对第一掺杂层107的刻蚀速率很小。
在另一实施例中，还能够采用SiCoNi刻蚀系统执行所述刻蚀工艺，刻蚀体气体包括NH3和HF，也可能包括其它惰性气体，如N2、He或Ar。
所述第二掺杂层110后续向第二鳍部103内提供第二防穿通离子，使得部分厚度的第二鳍部103内形成第二防穿通层。
由于第二鳍部103顶部表面形成有硬掩膜层104，因此所述第二掺杂层110还覆盖第二鳍部103顶部表面的硬掩膜层104表面，且所述第二掺杂层110还位于PMOS区域II衬底101表面。在其他实施例中，在形成所述第二掺杂膜之前第二鳍部顶部表面被暴露出来，形成的第二掺杂层还覆盖第二鳍部顶部表面。
所述第二掺杂层110的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。所述第二掺杂层110内含有第二防穿通离子，所述第二防穿通离子为N型离子。
本实施例中，所述第二掺杂层110的材料为氮化硅，所述第二防穿通离子包括磷离子，所述第二掺杂层110内第二防穿通离子的浓度为1E20atom/cm3～1E21atom/cm3；所述第二掺杂层110的厚度为2纳米至10纳米。
在形成所述第二掺杂层110之后，去除所述第二图形层109。本实施例中，所述第二图形层109的材料为光刻胶，采用湿法去胶或灰化工艺去除所述第二图形层109。
本实施例中，先形成所述第一掺杂层107后形成所述第二掺杂层110。在其他实施例中，还能够先形成第二掺杂层后形成第一掺杂层。
参考图9，在所述相邻第一鳍部102之间、相邻第二鳍部103之间、以及第一鳍部102与第二鳍部103之间的衬底101上填充满第一介质膜111，所述第一介质膜111位于第一掺杂层107表面以及第二掺杂层110表面，且所述第一介质膜111顶部高于第一鳍部102顶部以及第二鳍部103顶部。
所述第一介质膜111为后续形成鳍式场效应管的隔离结构提供工艺基础。所述第一介质膜111的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述第一介质膜111的材料为氧化硅。
所述第一介质膜111所需填充的开口深宽比较大，具体的，第一介质膜111填充的开口包括：相邻第一鳍部102与衬底101构成的开口，相邻第二鳍部103与衬底101构成的开口，第一鳍部102、第二鳍部103与衬底101构成的开口。为了提高第一介质膜111的填孔(gap-filling)能力，使得后续形成的介质层与第一鳍部102底部、第二鳍部103底部接触紧密，且避免后续形成的介质层内形成空洞，采用流动性化学气相沉积(FCVD)工艺形成所述第一介质膜111。
在进行流动性化学气相沉积工艺过程中，将衬底101保持在预定的温度范围内，使流动性化学气相沉积工艺的反应前驱物材料能够流动的填充进入开口内，从而形成填充满开口的前驱材料层。特别的，较低的衬底101温度(低于150℃)可以保持反应前驱物材料在衬底101及开口内的流动性和粘度。由于反应前驱物材料具有一定的流动性和粘度，在将具有流动性的反应前驱物材料填充入开口内后，开口底部进行了无空洞填充，从而避免了在开口底部产生空洞。
本实施例中，在进行流动性化学气相沉积工艺过程中，衬底101的温度小于150℃，例如，衬底200的温度为20℃、50℃、70℃或110℃等。
所述流动性化学气相沉积工艺采用的反应前驱物材料包括：三硅基氮(TSA)、硅烷、二硅烷、甲基硅烷、二甲基硅烷、三甲基硅烷、四甲基硅烷、正硅酸乙酯、三乙氧基硅烷、八甲基环四硅氧烷、四甲基二硅氧烷、四甲基环四硅氧烷、三甲硅烷基胺、二甲硅烷基胺的一种或几种。还可以使用其他硅烷胺及其衍生物等反应前驱物材料。所述流动性化学气相沉积工艺在含氧氛围下进行，所述含氧氛围为O3、O2、H2O2中的一种或几种气体氛围。
本实施例中，采用三基硅氮作为流动性化学气相沉积工艺的反应前驱物材料，在O3氛围下进行所述流动性化学气相沉积工艺。
具体的，流动性化学气相沉积工艺参数为：反应前驱物材料以100sccm至3000sccm的流速进入反应腔室内，O3以20sccm至1000sccm的流速进入反应腔室内，反应腔室压强为0.1T至10T，反应腔室温度为20℃至150℃，还可以向反应腔室内通入Ar、He或Xe等惰性气体，惰性气体流速为1000sccm至10000sccm。
本实施例中，在形成第一介质膜111之后，还包括步骤：对所述第一介质膜111进行退火固化处理，所述退火固化处理在含氧氛围下进行。在固化处理过程中，第一介质膜111内化学键重组，第一介质膜111内的Si-O键、O-Si-O键增加，且使第一介质膜111的致密度得到提高。
由于第一掺杂层107内含有第一防穿通离子，所述第二掺杂层110内含有第二防穿通离子，且第一介质膜111致密度较差且质地较软，若退火固化处理的处理温度过高，则第一掺杂层107内的第一防穿通离子易扩散至致密度差、质地软的第一介质膜111内，同样的，第二掺杂层110内的第二防穿通离子易扩散至致密度差、质地软的第一介质膜111内。
为此，本实施例中，所述退火固化处理的处理温度较低，处理温度为350摄氏度至650摄氏度。经历所述退火固化处理之后，所述第一介质膜111的致密度有所提升，且在退化固化处理过程中，所述第一掺杂层107内的第一防穿通离子不会扩散至第一介质膜111内，所述第二掺杂层110内的第二防穿通离子也不会扩散至第一介质膜111内。
尽管所述第一介质膜111与第一鳍部102底部、第二鳍部103底部接触紧密，但是由于第一介质膜111经历的退火固化处理温度过低，第一介质膜111的Si-O键、O-Si-O键的量较少，导致第一介质膜111的致密度仍较差，因此若直接回刻蚀所述第一介质膜111形成位于衬底101表面的介质层，将所述介质层作为鳍式场效应管的隔离结构，则所述隔离结构的电隔离作用较弱。
为此，本实施例后续还包括步骤：回刻蚀去除部分厚度的第一介质膜111；在剩余第一介质膜111表面形成第二介质膜，且第二介质膜的致密度大于第一介质膜111的致密度。
参考图10，平坦化所述第一介质膜111。
本实施例中，平坦化所述第一介质层膜111的停止位置为硬掩膜层104顶部表面。
具体的，采用化学机械研磨工艺，去除高于所述硬掩膜层104顶部表面的第一介质膜111，还去除高于所述硬掩膜层104顶部表面的第一掺杂层107和第二掺杂层110。
参考图11，回刻蚀去除部分厚度的第一介质膜111(参考图10)形成第一介质层121。
采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺和湿法刻蚀相结合的工艺，刻蚀去除部分厚度的第一介质膜111。
本实施例中，回刻蚀去除部分厚度的第一介质膜111形成第一介质层121，为后续在第一介质层121顶部表面形成第二介质膜预留空间位置，所述第二介质膜的致密度大于所述第一介质层121的致密度，从而提高鳍式场效应管的隔离结构的电绝缘性能。为此，所述第一介质层121的厚度小于待形成的介质层的厚度。
参考图12，在所述第一介质层121表面形成第二介质膜112，所述第二介质膜112还覆盖第一掺杂层107表面以及第二掺杂层110表面，且所述第二介质膜112顶部高于第一鳍部102顶部以及第二鳍部103顶部。
所述第二介质膜112的致密度大于第一介质层121的致密度，所述第二介质膜112的电绝缘性能优于第一介质层121的电绝缘性能，从而使得后续形成的隔离结构具有良好的电绝缘性能。
所述第二介质膜112的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述第二介质膜112的材料为氧化硅。
为了提高第二介质膜112的致密度，本实施例中，采用高纵宽比(HARP)沉积工艺形成所述第二介质膜112。
参考图13，平坦化所述第二介质膜112。
本实施例中，平坦化所述第二介质膜112的停止位置为硬掩膜层104顶部表面。
采用化学机械研磨工艺，去除高于硬掩膜层104顶部表面的第二介质膜112。
参考图14，刻蚀去除所述硬掩膜层104(参考图13)。
本实施例中，刻蚀去除所述硬掩膜层104，暴露出所述第一鳍部102顶部表面以及第二鳍部103顶部表面。在去除所述硬掩膜层104的过程中，还刻蚀去除位于硬掩膜层104表面的第一掺杂层107以及第二掺杂层110。
参考图15，回刻蚀去除部分厚度的第二介质膜112形成第二介质层122。
采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺和湿法刻蚀相结合的工艺，刻蚀去除部分厚度的第二介质层122。
本实施例中，所述第一介质层121以及位于第一介质层121顶部表面的第二介质层122的叠层结构作为位于衬底101表面的介质层，所述介质层覆盖位于第一鳍部102侧壁表面的部分第一掺杂层107表面，所述介质层还覆盖位于第二鳍部103侧壁表面的部分第二掺杂层110表面，且所述介质层顶部低于第一鳍部102顶部以及第二鳍部103顶部。所述第一介质层121和第二介质层122的厚度之和可以根据实际工艺需求确定。
所述介质层覆盖部分第一掺杂层107表面以及部分第二掺杂层10表面，从而使得在后续的退火处理中，剩余第一掺杂层107内的第一防穿通离子扩散至第一鳍部102底部，剩余第二掺杂层110内的第二防穿通离子扩散至第二鳍部103底部。
并且，所述介质层还作为鳍式场效应管的隔离结构，起到电隔离相邻第一鳍部102、相邻第二鳍部103、第一鳍部102和第二鳍部103之间的作用。由于第一介质层121经由流动性化学气相沉积工艺形成，所述第一介质层121内的空洞少，且第一介质层121与第一掺杂层107之间的界面性能好，第一介质层121与第二掺杂层110之间的界面性能好。而第二介质层122经由高纵宽比沉积工艺形成，使得第二介质层122的致密度高，第二介质层122起到的电隔离的作用强。
在其他实施例中，所述介质层还能够为单层结构，具体的，形成所述介质层的工艺步骤包括：在所述相邻第一鳍部之间、相邻第二鳍部之间、以及第一鳍部与第二鳍部之间的衬底上填充满介质膜，所述介质膜位于第一掺杂层表面以及第二掺杂层表面，且所述介质膜顶部高于第一鳍部顶部以及第二鳍部顶部；平坦化所述介质膜；接着，回刻蚀去除部分厚度的介质膜形成介质层，所述介质层顶部低于第一鳍部顶部和第二鳍部顶部。
参考图16，去除高于所述介质层顶部的第一掺杂层107，暴露出所述第一鳍部102的部分侧壁表面；去除高于所述介质层顶部的第二掺杂层110，暴露出所述第二鳍部103的部分侧壁表面。
本实施例中，采用湿法刻蚀工艺，刻蚀去除高于所述介质层顶部的第一掺层107，刻蚀去除高于所述介质层顶部的第二掺杂层110。
在其他实施例中，还能够采用干法刻蚀工艺刻蚀去除高于介质层顶部的第一掺杂层和第二掺杂层。
参考图17，对剩余第一掺杂层107以及剩余第二掺杂层110进行退火处理，使所述第一防穿通离子扩散进入第一鳍部102内形成第一防穿通层131，使所述第二防穿通离子扩散进入第二鳍部103内形成第二防穿通层132。
本实施例中，所述第一防穿通层131的顶部高于介质层顶部，所述第二防穿通层132的顶部高于介质层顶部。在其他实施例中，所述第一防穿通层顶部还能够与介质层顶部齐平，所述第二防穿通层顶部还能够与介质层顶部齐平。
所述退火处理为激光退火、毫秒退火或快速热退火。本实施例中，所述退火处理的工艺参数包括：退火温度为750摄氏度至1200摄氏度，退时长为20秒至2小时。
在退火处理过程中，位于第一掺杂层107内的第一防穿通离子扩散进入第一鳍部102内，在第一鳍部102内形成第一防穿通层131。所述第一防穿通离子为P型离子。本实施例中，所述第一防穿通离子包括硼离子。所述第一防穿通层131能够与后续形成于第一鳍部102内的源区或漏区形成PN结，在所述源区和漏区之间形成反向隔离，从而提高所述源区和漏区之间的穿通电压，以此防止第一鳍部102内的源区和漏区之间发生穿通现象。
本实施例在第一鳍部102内形成第一防穿通层131的方法为固态源掺杂(SSD，Solid Source Doping)的方法，通过将第一掺杂层107内的第一防穿通离子扩散至第一鳍部102内，避免了离子注入工艺引入的注入损伤问题，使得第一鳍部102保持良好的形貌且具有较高的晶格质量，且避免了在第一鳍部102内不期望区域进行掺杂的问题。并且，采用固态源掺杂的方法形成的第一防穿通层131内的第一防穿通离子浓度分布更均匀，有效的提高第一防穿通层131的反向隔离能力，进一步防止在第一鳍部102内的源区和漏区之间发生穿通现象。
在退火处理过程中，位于第二掺杂层110内的第二防穿通离子扩散进入第二鳍部103内，在第二鳍部103内形成第二防穿通层132。所述第二防穿通离子为N型离子。本实施例中，所述第二防穿通离子包括磷离子。所述第二防穿通层132能够与后续形成于第二鳍部103内的源区或漏区形成PN结，在所述源区和漏区之间形成反向隔离，从而提高所述源区和漏区之间的穿通电压，以此防止第二鳍部103内的源区和漏区之间发生穿通现象。
本实施例在第二鳍部103内形成第二防穿通层132的方法为固态源掺杂的方法，通过将第二掺杂层110内的第二防穿通离子扩散至第二鳍部103内，避免了离子注入工艺引入的注入损伤问题，使得第二鳍部103保持良好的形貌且具有较高的晶格质量，且避免了在第二鳍部103内不期望区域进行掺杂的问题。并且，采用固态源掺杂的方法形成的第二防穿通层132内的第二防穿通离子浓度分布更均匀，有效的提高的第二防穿通层132的反向隔离能力，进一步防止在第二鳍部103内的源区和漏区之间发生穿通现象。
因此，本实施例形成的鳍式场效应管的第一鳍部102和第二鳍部103的质量良好，且第一防穿通层131和第二防穿通层132的反向隔离能力强，从而显著的改善的鳍式场效应管的电学性能。
后续的工艺步骤还包括：形成横跨所述第一鳍部102的第一栅极结构，所述第一栅极结构覆盖第一鳍部102部分顶部和侧壁；在所述第一栅极结构一侧的第一鳍部102内形成源区，在与所述一侧相对的另一侧的第一鳍部102内形成漏区；形成横跨所述第二鳍部103的第二栅极结构，所述第二栅极结构覆盖第二鳍部103部分顶部和侧壁；在所述第二栅极结构一侧的第二鳍部103内形成源区，在与所述一侧相对的另一侧的第二鳍部102内形成漏区。
本发明另一实施例还提供一种鳍式场效应管的形成方法，形成的鳍式场效应管为NMOS器件或PMOS器件。具体的，形成所述鳍式场效应管的工艺步骤包括：
提供衬底，所述衬底表面形成有若干分立的鳍部；
形成覆盖所述鳍部侧壁表面的掺杂层，所述掺杂层内含有防穿通离子；
在所述衬底表面形成介质层，所述介质层覆盖部分掺杂层表面，且所述介质层顶部低于鳍部顶部；
去除高于所述介质层的掺杂层，暴露出所述鳍部的部分侧壁表面；
对剩余掺杂层进行退火处理，使所述防穿通离子扩散进入鳍部内形成防穿通层。
有关衬底、鳍部、掺杂层以及介质层的形成工艺及材料可参考前一实施例。
所述防穿通离子为N型离子或P型离子。具体的，待形成的鳍式场效应管为PMOS器件时，所述防穿通离子为N型离子，所述防穿通离子包括磷离子；待形成的鳍式场效应管为NMOS器件时，所述防穿通离子为P型离子，所述防穿通离子包括硼离子。
所述掺杂层的材料为绝缘材料，为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。在一个实施例中，所述掺杂层还位于衬底表面以及鳍部顶部表面，后续需要去除位于鳍部顶部表面的掺杂层。在另一实施例中，所述鳍部顶部表面形成有硬掩膜层时，则所述掺杂层还覆盖硬掩膜层表面。
所述介质层包括第一介质层以及位于第一介质层顶部表面的第二介质层，所述第二介质层的致密度大于所述第一介质层的致密度，其中，所述第一介质层经由流动性化学气相沉积工艺形成，所述第二介质层经由高纵宽比沉积工艺形成。
本实施例中，所述退火处理的工艺参数包括：退火温度为750摄氏度至1200摄氏度，退时长为20秒至2小时。所述防穿通层的顶部高于介质层顶部或与介质层顶部齐平。
后续还包括步骤：形成横跨所述鳍部的栅极结构，所述栅极结构覆盖鳍部的部分顶部表面和侧壁表面；在所述栅极结构两侧的鳍部内形成源区和漏区。
本实施例中，所述防穿通层能够与源区或漏区形成PN结，在所述源区和漏区之间形成反向隔离，从而提高源区和漏区之间的穿通电压，以此防止源区和漏区之间发生穿通现象。
并且，采用固态源掺杂的方法形成所述防穿通层，避免了防穿通层工艺对鳍部的不良影响，使得鳍部保持良好的形貌以及晶格质量。且本实施例形成的防穿通层内的防穿通离子浓度分布更均匀，使得防穿通层起到的反向隔离作用更小，从而显著改善鳍式场效应管的电学性能。
综上，本实施例中形成的NMOS鳍式场效应管或PMOS鳍式场效应管具有优异的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种鳍式场效应管的形成方法，其特征在于，包括：
提供衬底，所述衬底包括NMOS区域和PMOS区域，所述NMOS区域衬底表面形成有若干分立的第一鳍部，所述PMOS区域衬底表面形成有若干分立的第二鳍部；
形成覆盖所述第一鳍部侧壁表面的第一掺杂层，所述第一掺杂层内含有第一防穿通离子；
形成覆盖所述第二鳍部侧壁表面的第二掺杂层，所述第二掺杂层内含有第二防穿通离子；
在所述衬底表面形成介质层，所述介质层覆盖部分第一掺杂层表面以及部分第二掺杂层表面，且所述介质层顶部低于第一鳍部顶部以及第二鳍部顶部；
去除高于所述介质层顶部的第一掺杂层，暴露出所述第一鳍部的部分侧壁表面；
去除高于所述介质层顶部的第二掺杂层，暴露出所述第二鳍部的部分侧壁表面；
对剩余第一掺杂层以及第二掺杂层进行退火处理，使所述第一防穿通离子扩散进入第一鳍部内形成第一防穿通层，使所述第二防穿通离子扩散进入第二鳍部内形成第二防穿通层；
所述介质层包括第一介质层以及位于第一介质层顶部表面的第二介质层，所述第二介质层的致密度大于所述第一介质层的致密度，其中，所述第一介质层经由流动性化学气相沉积工艺形成，所述第二介质层经由高纵宽比沉积工艺形成；
形成所述介质层的工艺步骤包括：在相邻第一鳍部之间、相邻第二鳍部之间、以及第一鳍部与第二鳍部之间的衬底表面填充满第一介质膜，且所述第一介质膜顶部高于第一鳍部顶部以及第二鳍部顶部；平坦化所述第一介质膜；回刻蚀去除部分厚度的第一介质膜形成第一介质层，且所述第一介质层的厚度小于所述介质层的厚度；在所述第一介质层表面形成第二介质膜，所述第二介质膜覆盖第一掺杂层表面以及第二掺杂层表面，且所述第二介质膜顶部高于第一鳍部顶部以及第二鳍部顶部；平坦化所述第二介质膜；回刻蚀去除部分厚度的第二介质层膜形成第二介质层；
采用流动性化学气相沉积工艺形成所述第一介质膜；
在采用流动性化学气相沉积工艺形成所述第一介质膜之后，对所述第一介质膜进行退火固化处理，退火固化处理的退火温度为350摄氏度至650摄氏度。
2.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述第一防穿通离子为P型离子；所述第二防穿通离子为N型离子。
3.如权利要求2所述的鳍式场效应管的形成方法，其特征在于，所述第一防穿通离子包括硼离子；所述第二防穿通离子包括磷离子。
4.如权利要求3所述的鳍式场效应管的形成方法，其特征在于，所述第一掺杂层内第一防穿通离子的浓度为1E20 atom/cm3～1E21 atom/cm3；所述第二掺杂层内第二防穿通离子的浓度为1E20 atom/cm3～1E21 atom/cm3。
5.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述第一掺杂层的材料包括氧化硅、氮化硅、碳氮化硅、碳氧化硅或碳氮氧化硅；所述第二掺杂层的材料包括氧化硅、氮化硅、碳氮化硅或碳氮氧化硅。
6.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述第一掺杂层还位于第一鳍部顶部，且在进行退火处理之前，去除所述位于第一鳍部顶部的第一掺杂层；所述第二掺杂层还位于第二鳍部顶部，且在进行退火处理之前，去除所述位于第二鳍部顶部的第二掺杂层。
7.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，先形成所述第一掺杂层后形成所述第二掺杂层；或者，先形成所述第二掺杂层后形成所述第一掺杂层。
8.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，形成所述第一掺杂层、第二掺杂层的工艺步骤包括：在所述第一鳍部顶部和侧壁、第二鳍部顶部和侧壁、以及衬底表面形成第一掺杂膜；在所述NMOS区域的第一掺杂膜表面形成第一图形层；以所述第一图形层为掩膜，刻蚀去除位于PMOS区域的第一掺杂膜，形成覆盖第一鳍部侧壁表面的第一掺杂层；在所述第二鳍部顶部和侧壁、第一掺杂层表面、以及PMOS区域衬底表面形成第二掺杂膜；在所述PMOS区域的第二掺杂膜表面形成第二图形层；以所述第二图形层为掩膜，刻蚀去除位于NMOS区域的第二掺杂膜，形成覆盖所述第二鳍部侧壁表面的第二掺杂层。
9.如权利要求1所述鳍式场效应管的形成方法，其特征在于，采用高纵宽比沉积工艺形成所述第二介质膜。
10.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述第一鳍部顶部表面、以及第二鳍部顶部表面形成有硬掩膜层；所述平坦化第一介质膜的停止位置为硬掩膜层顶部表面；所述平坦化第二介质膜的停止位置为硬掩膜层顶部表面。
11.如权利要求10所述的鳍式场效应管的形成方法，其特征在于，在回刻蚀去除部分厚度的第二介质膜之前，还包括步骤：去除所述硬掩膜层。
12.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述退火处理的工艺参数包括：退火温度为750摄氏度至1200摄氏度，退火时长为20秒至2小时。
13.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述第一防穿通层的顶部高于介质层顶部或与所述介质层顶部齐平；所述第二防穿通层的顶部高于所述介质层顶部或与所述介质层顶部齐平。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018195426A1 (en) * 2017-04-20 2018-10-25 Micromaterials Llc Selective sidewall spacers
CN109841523A (zh) * 2017-11-27 2019-06-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110729341B (zh) * 2018-07-16 2024-01-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111463173B (zh) * 2019-01-18 2023-04-28 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103996649A (zh) * 2014-06-09 2014-08-20 上海华力微电子有限公司 一种提高浅沟槽隔离介电质薄膜填充能力的方法
CN104347409A (zh) * 2013-07-24 2015-02-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN104576383A (zh) * 2013-10-14 2015-04-29 中国科学院微电子研究所 一种FinFET结构及其制造方法
CN104701168A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9023715B2 (en) * 2012-04-24 2015-05-05 Globalfoundries Inc. Methods of forming bulk FinFET devices so as to reduce punch through leakage currents
CN103794543B (zh) * 2012-10-31 2018-07-10 中芯国际集成电路制造(上海)有限公司 隔离结构及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347409A (zh) * 2013-07-24 2015-02-11 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN104576383A (zh) * 2013-10-14 2015-04-29 中国科学院微电子研究所 一种FinFET结构及其制造方法
CN104701168A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN103996649A (zh) * 2014-06-09 2014-08-20 上海华力微电子有限公司 一种提高浅沟槽隔离介电质薄膜填充能力的方法

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