CN109841523A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，其中，方法包括：在衬底上形成隔离层，所述隔离层覆盖所述原始鳍部侧壁；去除至少部分第一区域原始鳍部，在所述第一区域隔离层中形成第一开口；形成覆盖所述第一开口侧壁的第一初始掺杂层，所述第一初始掺杂层中具有第一防穿通粒子；形成所述第一初始掺杂层之后，在所述第一开口中形成第一外延鳍部；形成所述第一外延鳍部之后，对所述第一初始掺杂层进行刻蚀，去除部分第一初始掺杂层，形成第一掺杂层；形成第一外延鳍部之后，进行退火处理。在所述退火处理过程中，所述第一掺杂层中的第一防穿通粒子不容易扩散进入所述第二区域原始鳍部中，从而不容易影响所述第二区域原始鳍部所形成的半导体器件的性能。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体器件集成度的提高，晶体管的关键尺寸不断缩小，关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，进而提高器件的性能。然而，随着晶体管尺寸的急剧减小，栅介质层厚度与工作电压不能相应改变使抑制短沟道效应的难度加大，使晶体管的沟道漏电流增大。

鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)的栅极成类似鱼鳍的叉状3D架构。FinFET的沟道凸出衬底表面形成鳍部，栅极覆盖原始鳍部的顶部和侧壁，从而使反型层形成在沟道各侧上，可于鳍部的多侧控制电路的接通与断开。这种设计能够增加栅极对沟道区的控制，从而能够很好地抑制晶体管的短沟道效应。鳍式场效应晶体管仍然存在短沟道效应。

为了进一步减小短沟道效应对半导体器件的影响，降低沟道漏电流。一种方法是通过对鳍部底部进行防穿通注入，减少漏源穿通的可能性，降低短沟道效应。

然而，现有的半导体结构的形成方法所形成的半导体结构的性能较差。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括相邻的第一区域和第二区域，所述第一区域和第二区域衬底上分别具有原始鳍部；在所述衬底上形成隔离层，所述隔离层覆盖所述原始鳍部侧壁；去除至少部分第一区域原始鳍部，在所述第一区域隔离层中形成第一开口；形成覆盖所述第一开口侧壁的第一初始掺杂层，所述第一初始掺杂层中具有第一防穿通粒子；形成所述第一初始掺杂层之后，在所述第一开口中形成第一外延鳍部；形成所述第一外延鳍部之后，去除部分隔离层形成隔离结构，并去除部分第一初始掺杂层形成第一掺杂层；进行退火处理，使所述第一掺杂层中的防穿通粒子扩散进入所述第一外延鳍部中，形成第一防穿通层。

可选的，去除至少部分第一区域原始鳍部的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

可选的，形成所述第一初始掺杂层的步骤包括：在所述第一开口底部和侧壁表面，以及所述隔离层上形成初始掺杂膜，所述初始掺杂膜中具有防穿通粒子；去除所述开口底部和隔离层上的初始掺杂膜，形成第一初始掺杂层。

可选的，形成所述初始掺杂膜的工艺包括化学气相沉积工艺。

可选的，去除所述开口底部和隔离层上的初始掺杂膜的工艺包括各向异性干法刻蚀工艺。

可选的，形成所述初始掺杂膜的步骤包括：在所述第一开口底部和侧壁表面，以及所述隔离层上形成载膜；对所述载膜进行离子注入在所述载膜中注入第一防穿通粒子，形成初始掺杂膜。

可选的，所述第一防穿通粒子为硼原子或硼离子，所述第一初始掺杂层的材料为硼酸盐玻璃；或者所述第一防穿通粒子为磷原子或磷离子，所述第一初始掺杂层的材料为磷酸盐玻璃。

可选的，所述隔离结构的材料为氧化硅；在去除所述部分隔离层的过程中，去除部分第一初始掺杂层。

可选的，去除所述部分隔离层和部分第一初始掺杂层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

可选的，所述第一外延鳍部的材料为硅、锗、硅锗或碳化硅。

可选的，所述隔离结构表面高于或齐平于所述第一防穿通层表面。

可选的，所述形成方法还包括：对所述第二区域原始鳍部进行防穿通离子注入，在所述第二区域原始鳍部中形成第二防穿通层。

可选的，形成所述第一开口之前，形成所述隔离层之后，进行所述防穿通离子注入。

可选的，对所述隔离层进行刻蚀之前，所述形成方法还包括：去除至少部分第二区域原始鳍部，在所述第二区域隔离层中形成第二开口；形成覆盖所述第二开口侧壁的第二初始掺杂层，所述第二初始掺杂层中具有第二防穿通粒子；形成第二初始掺杂层之后，形成隔离结构之前，在所述第二开口中形成第二外延层；退火处理之前，所述形成方法还包括：以所述隔离结构为掩膜对所述第二初始掺杂层进行刻蚀，去除部分第二初始掺杂层，形成第二掺杂层；所述退火处理使所述第二掺杂层中的第二防穿通粒子进入所述第二外延层中形成第二防穿通层。

可选的，所述第二外延鳍部的材料为硅、锗、硅锗或碳化硅。

可选的，所述隔离结构表面高于或齐平于所述第二防穿通层表面。

可选的，所述第一初始掺杂层的厚度为1.5nm～4nm。

相应的，本发明技术方案还提供一种半导体结构，包括：衬底，所述衬底包括相邻的第一区域和第二区域；位于所述第一区域衬底上的第一外延鳍部；位于所述第一区域和第二区域衬底上的隔离结构，所述隔离结构覆盖所述第一外延鳍部部分侧壁；位于所述第一外延鳍部和所述隔离结构之间的掺杂层，所述掺杂层中具有防穿通粒子；位于所述第一外延鳍部与衬底之间的第一防穿通层。

可选的，还包括：位于所述第一外延鳍部和第一区域衬底之间的第一原始鳍部。

可选的，还包括：位于所述第二区域衬底上的第二外延鳍部，所述隔离结构覆盖所述第二外延鳍部部分侧壁；位于所述第二外延鳍部与所述隔离结构之间的第二掺杂层，所述第二防穿通层中具有第二防穿通粒子；位于所述第二掺杂层与衬底之间的第二防穿通层。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体结构的形成方法中，通过在所述第一开口中形成第一外延鳍部，并通过所述第一掺杂层对所述第一外延鳍部进行掺杂形成第一防穿通层。由于所述第一掺杂层位于所述第一外延鳍部侧壁表面，所述第一掺杂层与所述第二区域原始鳍部之间的距离较大。在所述退火处理过程中，所述第一掺杂层中的第一防穿通粒子不容易扩散进入所述第二区域原始鳍部中，从而不容易影响所述第二区域原始鳍部所形成的半导体器件的性能。因此，所述形成方法能够改善半导体结构性能。

进一步，通过在所述第二开口中形成第二外延鳍部，并通过所述第二掺杂层对所述第二外延鳍部进行掺杂形成第二防穿通层。由于所述第二掺杂层位于所述第二外延鳍部侧壁表面，所述第二掺杂层与所述第一区域鳍部之间的距离较大。在所述退火处理过程中，所述第二掺杂层中的第二防穿通粒子不容易扩散进入所述第一区域的第一外延鳍部中，从而不容易影响所述第一区域的第一外延鳍部形成的半导体器件的性能。因此，所述形成方法能够改善半导体结构性能。

本发明技术方案提供的半导体结构中，第一防穿通粒子与所述第二区域的距离较大，所述第一防穿通粒子不容易影响所述第二区域形成的半导体器件的性能。因此，所述半导体结构的性能较好。

附图说明

图1至图3是一种半导体结构的形成方法各步骤的结构示意图；

图4至图14是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

半导体结构的形成方法存在诸多问题，例如：所形成的半导体结构性能较差。

现结合一种半导体结构的形成方法，分析所形成的半导体结构性能较差的原因：

经过研究发现，随着用于形成鳍式场效应晶体管的原始鳍部尺寸不断缩小，形成于原始鳍部内的源区和漏区底部容易发生底部穿通(punch through)现象，在所述源区和漏区的底部产生漏电流。为了克服所述底部穿通现象，一种方法是在所述源区和漏区底部的区域内掺入反型离子，以隔离源区与源区底部的衬底、漏区与漏区底部的衬底。

图1至图3是一种半导体结构的形成方法各个步骤的结构示意图。

请参考图1，提供基底，所述基底包括：NMOS区A和PMOS区B。所述基底的NMOS区A和PMOS区B包括：衬底100，位于衬底100上的鳍部101；在所述鳍部101之间的衬底100上形成隔离结构102，所述隔离结构102表面低于所述鳍部101顶部表面。

继续参考图1，形成覆盖所述PMOS区B鳍部101的第一光刻胶111，以所述第一光刻胶111为掩膜对所述NMOS区A隔离结构102进行第一离子注入，在所述NMOS区A隔离结构102中注入第一防穿通离子。

请参考图2，形成覆盖所述NMOS区A鳍部101的第二光刻胶112，以所述第二光刻胶112为掩膜对所述PMOS区B隔离结构102进行第二离子注入，在所述PMOS区B隔离结构102中注入第二防穿通离子。

请参考图3，对所述NMOS区A和PMOS区B隔离结构102进行退火处理，使所述第一防穿通离子扩散进入NMOS区A鳍部101中，使第二防穿通离子扩散进入PMOS区B鳍部101中。

其中，由于所述NMOS区A鳍部101与所述PMOS区B鳍部101之间的间距较小。在所述第一离子注入过程中，所述第一光刻胶111暴露出部分NMOS区A鳍部101与所述PMOS区B鳍部101之间的部分隔离结构102，从而使所述第一光刻胶111暴露出的隔离结构102中被注入第一防穿通离子。同样的，在所述第二离子注入过程中，所述第二光刻胶112暴露出部分NMOS区A鳍部101与所述PMOS区B鳍部101之间的部分隔离结构102，从而使所述第二光刻胶112暴露出的隔离结构102中被注入第二防穿通离子。在相邻PMOS区B鳍部101和NMOS区A鳍部101之间的隔离结构102中，由于第一防穿通离子距离所述PMOS区B鳍部101较近，第一防穿通离子容易扩散进入所述PMOS区B鳍部101中，从而影响所述PMOS区B所形成MOS晶体管的性能。在相邻PMOS区B鳍部101和NMOS区A鳍部101之间的隔离结构102中，第二防穿通离子距离所述NMOS区A鳍部101较近，第二防穿通离子容易扩散进入所述NMOS区A鳍部101中，从而影响所述NMOS区A所形成MOS晶体管的性能。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在衬底上形成隔离层，所述隔离层覆盖所述原始鳍部侧壁；去除至少部分第一区域原始鳍部，在所述第一区域隔离层中形成第一开口；形成覆盖所述第一开口侧壁的第一初始掺杂层，所述第一初始掺杂层中具有第一防穿通粒子；形成所述第一初始掺杂层之后，在所述第一开口中形成第一外延鳍部；形成所述第一外延鳍部之后，对所述第一初始掺杂层进行刻蚀，去除部分第一初始掺杂层，形成第一掺杂层；形成第一外延鳍部之后，进行退火处理。在所述退火处理过程中，所述第一掺杂层中的第一防穿通粒子不容易扩散进入所述第二区域原始鳍部中，从而不容易影响所述第二区域原始鳍部所形成的半导体器件的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图14是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图4，提供衬底200，所述衬底200包括相邻的第一区域I和第二区域II，所述第一区域I和第二区域II衬底200上分别具有原始鳍部201。

本实施中，所述第一区域I用于形成NMOS晶体管，所述第二区域II用于形成PMOS晶体管。在其他实施例中，所述第一区域可以用于形成PMOS晶体管、二极管或三极管；所述第二区域可以用于形成NMOS晶体管、二极管或三极管。

本实施例中，所述衬底200和原始鳍部201的材料为硅。在其他实施例中，所述衬底和原始鳍部的材料为锗、硅锗或碳化硅。

形成所述衬底200和原始鳍部201的步骤包括：提供初始衬底，所述初始衬底包括第一区域I和第二区域II；在所述初始衬底上形成图形化的掩膜层202；以所述掩膜层202为掩膜对所述初始衬底进行刻蚀，形成衬底200和位于所述衬底200上的原始鳍部201。

对所述初始衬底进行刻蚀的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

所述掩膜层202的材料为氮化硅或氮氧化硅。

后续在所述衬底200上形成隔离层，所述隔离层覆盖所述原始鳍部201侧壁。本实施例中，形成所述隔离层的步骤如图5和图6所示。

请参考图5，在所述衬底200上形成初始隔离层210，所述初始隔离层210表面高于所述原始鳍部201顶部表面。

所述初始隔离层210用于后续形成隔离层211。

所述初始隔离层210的材料为氧化硅、氮化硅或氮氧化硅。

本实施例中，形成所述初始隔离层210的工艺包括流体化学气相沉积工艺。流体化学气相沉积工艺形成的初始隔离层210能够充分填充原始鳍部201之间的间隙，从而能够增加初始隔离层210的隔离性能。在其他实施例中，形成所述初始隔离层的工艺可以为高密度等离子体化学气相沉积工艺或原子层沉积工艺。

请参考图6，对所述初始隔离层210(如图5所示)进行平坦化处理，形成隔离层211，所述隔离层211暴露出所述原始鳍部201顶部表面。

所述隔离层211用于后续支撑第一初始掺杂层241，所述平坦处理还用于去除所述掩膜层202(如图5所示)。

所述平坦化处理的工艺包括化学机械研磨工艺。

请参考图7，对所述第二区域II原始鳍部201进行防穿通离子注入，在所述第二区域II原始鳍部201中形成第二防穿通层222。

所述第二防穿通层222用于抑制第二区域II形成的晶体管源区和漏区的穿通。

所述防穿通离子注入在所述第二区域II原始鳍部201中注入防穿通离子。

本实施例中，还对所述第一区域I原始鳍部201进行离子注入，在所述第一区域I原始鳍部201中注入防穿通离子，在所述第一区域I原始鳍部201中形成第二防穿通层222。

本实施例中，所述第二区域II用于形成PMOS晶体管，所述防穿通离子为N型离子，例如磷离子或砷离子。由于磷离子或砷离子的原子量较大，不容易发生扩散，则所述防穿通离子不容易进入所述第一区域I原始鳍部201中，从而不容易影响所形成晶体管的性能。

所述第二防穿通层222的深度为所述第二防穿通层222顶部表面与所述原始鳍部201顶部表面之间的距离。

如果所述第二防穿通层222的深度过大，不利于减小所形成PMOS晶体管的漏电流，不利于抑制源漏穿通；如果所述第二防穿通层222的深度过小，所述防穿通离子容易进入所形成PMOS晶体管沟道中，影响PMOS晶体管的性能。具体的，本实施例中，所述第二防穿通层222的深度为40nm～70nm。

请参考图8，去除部分第一区域I原始鳍部201，在所述第一区域I隔离层211中形成第一开口230。

所述第一开口230用于后续容纳第一外延鳍部。

去除部分第一区域I原始鳍部201的步骤包括：在所述第二区域II原始鳍部201上形成保护层231；以所述保护层231为掩膜对所述原始鳍部201进行刻蚀，形成所述第一开口230。

对所述原始鳍部201进行刻蚀的工艺包括干法刻蚀工艺。在其他实施例中，对所述原始鳍部进行刻蚀的工艺包括湿法刻蚀工艺。

本实施例中，对所述原始鳍部201进行刻蚀的工艺参数包括：刻蚀气体包括HBr和He；其中，HBr的流量为100sccm～1000sccm；He的流量为100sccm～800sccm；压强为3mTorr～100mTorr；横向功率为200W～1000W；纵向功率为10W～100W；反应温度为50℃～150℃。

所述保护层231的材料与所述原始鳍部201的材料不相同。具体的，所述保护层231的材料为氧化硅、氮化硅或氮氧化硅、光刻胶材料或抗反射材料。

本实施例中，对所述原始鳍部201进行刻蚀的过程中，去除所述第一区域I原始鳍部201中的第二防穿通层222，从而减小所述防穿通离子对后续形成的第一防穿通层的影响。因此，所述第一开口230底部低于或齐平于所述第二防穿通层222底部表面。具体的，所述第一开口230底部齐平于所述第二防穿通层222底部表面。所述第一开口230的深度为45nm～85nm。

在其他实施例中，所述第一开口底部可以高于所述第二防穿通层222底部表面。

后续形成覆盖所述第一开口230侧壁的第一初始掺杂层，所述第一初始掺杂层中具有第一防穿通粒子。

本实施例中，形成第一初始掺杂层的步骤如图9和10所示。

请参考图9，在所述第一开口230底部和侧壁表面，以及所述隔离层211上形成初始掺杂膜240，所述初始掺杂膜240中具有第一防穿通粒子。

所述初始掺杂膜240用于后续形成第一初始掺杂层。

本实施例中，所述第一区域I用于形成NMOS晶体管，所述第一防穿通掺杂粒子为硼离子或硼原子。所述初始掺杂膜240的材料为硼酸盐玻璃。在其他实施例中，所述第一区域用于形成PMOS晶体管，所述第一防穿通粒子为磷离子或磷原子，所述初始掺杂膜的材料为磷酸盐玻璃。

本实施例中，形成所述初始掺杂膜240的工艺包括原子层沉积工艺。在其他实施例中，形成所述初始掺杂膜的工艺包括化学气相沉积工艺。

形成所述初始掺杂膜240的工艺参数包括：反应物包括含硅前驱体和含硼前驱体；所述含硅前驱体包括含有硅和氧的有机物，所述含硼前驱体包括BH₃；BH₃的流量为20sccm～5000sccm；反应温度为200℃～700℃；气体压强为5mTorr～50Torr；循环次数为5次～100次。

在其他实施例中，形成所述初始掺杂膜的步骤包括：在所述开口底部和侧壁表面，以及所述隔离层上形成载膜；对所述载膜进行离子注入在所述载膜中注入防穿通粒子，形成初始掺杂膜。

请参考图10，去除所述第一开口230底部和隔离层211上的初始掺杂膜240(如图9所示)，形成第一初始掺杂层241。

所述第一初始掺杂层241用于后续形成第一掺杂层。

所述第一初始掺杂层241的材料与所述初始掺杂膜240的材料相同。具体的，本实施例中，所述第一初始掺杂层241的材料为硼酸盐玻璃。在其他实施例中，所述第一区域I用于形成PMOS晶体管，所述第一初始掺杂层的材料为磷酸盐玻璃。

所述第一初始掺杂层241的厚度与所述初始掺杂膜240的厚度相同。

去除所述第一开口230底部和隔离层211上的初始掺杂膜240的工艺包括各向异性干法刻蚀工艺。

请参考图11，形成所述第一初始掺杂层241之后，在所述第一开口230中形成第一外延鳍部250。

所述第一外延鳍部250用于后续形成NMOS晶体管的沟道。

本实施例中，所述第一外延鳍部250的材料为硅锗。在其他实施例中，所述第一外延鳍部的材料为硅或碳化硅。

本实施例中，形成所述第一外延鳍部250的工艺包括外延生长工艺。

请参考图12，形成所述第一外延鳍部250之后，去除部分隔离层211(如图11所示)，形成隔离结构212；并去除部分第一初始掺杂层241(如图11所示)，形成第一掺杂层242。

所述隔离结构212用于实现相邻第一外延鳍部250之间、相邻原始鳍部201之间，以及第一外延鳍部250与原始鳍部201之间的电隔离。

本实施例中，所述隔离结构212的材料为氧化硅。

本实施例中，通过同一工艺对所述隔离层211和第一初始掺杂层241进行刻蚀。具体的，对所述隔离层211和第一初始掺杂层241进行刻蚀的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

本实施例中，对所述隔离层211和第一初始掺杂层241进行刻蚀之后，使所述第一掺杂层242顶部表面与所述第二防穿通层222顶部表面齐平。在其他实施例中，所述第一掺杂层顶部表面低于或高于所述第二防穿通层顶部表面。

所述隔离结构212表面与所述第二防穿通层222顶部表面齐平，则能够使所述第一掺杂层242的高度与所述第二防穿通层222的高度相同，从而能够使后续形成的第一防穿通层的厚度与所述第二防穿通层222的厚度相近，进而能够使所述形成晶体管的均一性较好。

本实施例中，对所述隔离层211和第一初始掺杂层241进行刻蚀的工艺包括各向异性干法刻蚀工艺。在其他实施例中，对所述隔离层和第一初始掺杂层进行刻蚀的工艺包括湿法刻蚀工艺。

本实施例中，对所述隔离层211和第一初始掺杂层241进行刻蚀的工艺参数包括：刻蚀气体包括：CH₄和CHF₃；CH₄的流量为8sccm～500sccm，CHF₃的流量为30sccm～200sccm；射频功率为100W～1300W，偏置电压为80V～500V；刻蚀时间为4s～500s；气体压强为10mTorr～2000mtTorr。

需要说明的是，本实施例中，通过防穿通离子注入在所述第二区域II原始鳍部201中形成第二防穿通层222。

在其他实施例中，不进行所述防穿通离子注入，所述形成方法还包括：对所述隔离层进行刻蚀之前，去除部分第二区域原始鳍部，在所述第二区域隔离层中形成第二开口；对所述隔离层进行刻蚀之前，形成覆盖所述第二开口侧壁的第二初始掺杂层，所述第二初始掺杂层中具有第二防穿通粒子；退火处理之前，对所述第二初始掺杂层进行刻蚀，去除部分第二初始掺杂层，形成第二掺杂层；后续的退火处理使所述第二防穿通粒子进入所述第二外延鳍部中形成第二防穿通层。

请参考图13，形成第一外延鳍部250之后，进行退火处理，使所述第一掺杂层242中的第一防穿通粒子扩散进入所述第一外延鳍部250中，形成第一防穿通层251。

所述退火处理用于使所述第一防穿通粒子扩散进入所述第一外延鳍部250中。

需要说明的是，退火处理之前，所述第一防穿通粒子仅位于所述第一掺杂层242中，因此，所述第一防穿通粒子距离所述第二区域II原始鳍部201较远。在所述退火处理过程中，所述第一防穿通粒子不容易扩散进入所述第二区域II的原始鳍部201中，从而不容易影响形成于所述第二区域II的半导体器件的性能。因此，所述形成方法能够改善半导体结构的性能。

本实施例中，所述退火处理的工艺参数包括：退火温度为850℃～1050℃；退火时间为0s～5s。

请参考图14，形成横跨所述第一外延鳍部250和原始鳍部201的栅极结构260，所述栅极结构260覆盖所述第一外延鳍部250和原始鳍部201部分侧壁和部分顶部表面。

所述栅极结构260包括：横跨所述第一外延鳍部250和原始鳍部201的栅介质层，所述栅介质层覆盖所述第一外延鳍部250和原始鳍部201部分侧壁和顶部表面；位于所述栅介质层上的栅极。

所述栅介质层的材料为氧化硅或高k(k大于3.9)介质材料，高k(k大于3.9)介质材料为HfO₂、La₂O₃、HfSiON、HfAlO₂、ZrO₂、Al₂O₃或HfSiO₄。

所述栅极的材料为多晶硅或金属，例如Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。

继续参考图14，本发明实施例还提供了一种半导体结构，包括：衬底200，所述衬底200包括相邻的第一区域I和第二区域II；位于所述第一区域I衬底200上的第一外延鳍部250；位于所述第一区域I和第二区域II衬底200上的隔离结构212，所述隔离结构212覆盖所述第一外延鳍部250部分侧壁；位于所述第一外延鳍部250和所述隔离结构212之间的第一掺杂层242，所述第一掺杂层242中第一防穿通粒子；位于所述第一外延鳍部250底部的第一防穿通层251。

所述半导体结构包括：位于所述第一外延鳍部250和第一区域I衬底200之间的第一原始鳍部201。

本实施例中，所述半导体结构还包括：位于所述第二区域衬底上的原始鳍部201；位于所述第二区域II原始鳍部201中的第二防穿通层222，所述第二防穿通层中具有防穿通离子，述第二防穿通层222顶部表面低于第二区域II原始鳍部201顶部表面。

本实施例中，所述第二防穿通层222顶部表面低于或齐平于所述隔离结构212表面。

在其他实施例中，所述半导体结构包括：位于所述第二区域衬底上的第二外延鳍部，所述隔离结构覆盖所述第二外延鳍部部分侧壁；位于所述第二外延鳍部与所述隔离结构之间的第二掺杂层，所述第二防穿通层中具有第二防穿通粒子；位于所述第二掺杂层与衬底之间的第二防穿通层。

所述半导体结构还包括：横跨所述第一外延鳍部和原始鳍部的栅极结构260。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包括相邻的第一区域和第二区域，所述第一区域和第二区域衬底上分别具有原始鳍部；

在所述衬底上形成隔离层，所述隔离层覆盖所述原始鳍部侧壁；

去除至少部分第一区域原始鳍部，在所述第一区域隔离层中形成第一开口；

形成覆盖所述第一开口侧壁的第一初始掺杂层，所述第一初始掺杂层中具有第一防穿通粒子；

形成所述第一初始掺杂层之后，在所述第一开口中形成第一外延鳍部；

形成所述第一外延鳍部之后，去除部分隔离层形成隔离结构，并去除部分第一初始掺杂层形成第一掺杂层；

进行退火处理，使所述第一掺杂层中的防穿通粒子扩散进入所述第一外延鳍部中，形成第一防穿通层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，去除至少部分第一区域原始鳍部的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一初始掺杂层的步骤包括：在所述第一开口底部和侧壁表面，以及所述隔离层上形成初始掺杂膜，所述初始掺杂膜中具有防穿通粒子；去除所述开口底部和隔离层上的初始掺杂膜，形成第一初始掺杂层。

4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述初始掺杂膜的工艺包括化学气相沉积工艺。

5.如权利要求3所述的半导体结构的形成方法，其特征在于，去除所述开口底部和隔离层上的初始掺杂膜的工艺包括各向异性干法刻蚀工艺。

6.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述初始掺杂膜的步骤包括：在所述第一开口底部和侧壁表面，以及所述隔离层上形成载膜；对所述载膜进行离子注入在所述载膜中注入第一防穿通粒子，形成初始掺杂膜。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一防穿通粒子为硼原子或硼离子，所述第一初始掺杂层的材料为硼酸盐玻璃；或者所述第一防穿通粒子为磷原子或磷离子，所述第一初始掺杂层的材料为磷酸盐玻璃。

8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构的材料为氧化硅；在去除所述部分隔离层的过程中，去除部分第一初始掺杂层。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，去除所述部分隔离层和部分第一初始掺杂层的工艺包括干法刻蚀工艺或湿法刻蚀工艺。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一外延鳍部的材料为硅、锗、硅锗或碳化硅。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离结构表面高于或齐平于所述第一防穿通层表面。

12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：对所述第二区域原始鳍部进行防穿通离子注入，在所述第二区域原始鳍部中形成第二防穿通层。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述第一开口之前，形成所述隔离层之后，进行所述防穿通离子注入。

14.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述隔离层进行刻蚀之前，所述形成方法还包括：去除至少部分第二区域原始鳍部，在所述第二区域隔离层中形成第二开口；形成覆盖所述第二开口侧壁的第二初始掺杂层，所述第二初始掺杂层中具有第二防穿通粒子；形成第二初始掺杂层之后，形成隔离结构之前，在所述第二开口中形成第二外延层；退火处理之前，所述形成方法还包括：以所述隔离结构为掩膜对所述第二初始掺杂层进行刻蚀，去除部分第二初始掺杂层，形成第二掺杂层；

所述退火处理使所述第二掺杂层中的第二防穿通粒子进入所述第二外延层中形成第二防穿通层。

15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第二外延鳍部的材料为硅、锗、硅锗或碳化硅。

16.如权利要求14或12所述的半导体结构的形成方法，其特征在于，所述隔离结构表面高于或齐平于所述第二防穿通层表面。

17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一初始掺杂层的厚度为1.5nm～4nm。

18.一种半导体结构，其特征在于，包括：

衬底，所述衬底包括相邻的第一区域和第二区域；

位于所述第一区域衬底上的第一外延鳍部；

位于所述第一区域和第二区域衬底上的隔离结构，所述隔离结构覆盖所述第一外延鳍部部分侧壁；

位于所述第一外延鳍部和所述隔离结构之间的掺杂层，所述掺杂层中具有防穿通粒子；

位于所述第一外延鳍部与衬底之间的第一防穿通层。

19.如权利要求18所述的半导体结构，其特征在于，还包括：位于所述第一外延鳍部和第一区域衬底之间的第一原始鳍部。

20.如权利要求18所述的半导体结构，其特征在于，还包括：位于所述第二区域衬底上的第二外延鳍部，所述隔离结构覆盖所述第二外延鳍部部分侧壁；

位于所述第二外延鳍部与所述隔离结构之间的第二掺杂层，所述第二防穿通层中具有第二防穿通粒子；位于所述第二掺杂层与衬底之间的第二防穿通层。