CN104681613B - 半导体器件的fin结构 - Google Patents

半导体器件的fin结构 Download PDF

Info

Publication number
CN104681613B
CN104681613B CN201410291087.2A CN201410291087A CN104681613B CN 104681613 B CN104681613 B CN 104681613B CN 201410291087 A CN201410291087 A CN 201410291087A CN 104681613 B CN104681613 B CN 104681613B
Authority
CN
China
Prior art keywords
fin
semi
conducting material
liner
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410291087.2A
Other languages
English (en)
Other versions
CN104681613A (zh
Inventor
江国诚
黄俊嘉
王昭雄
刘继文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN104681613A publication Critical patent/CN104681613A/zh
Application granted granted Critical
Publication of CN104681613B publication Critical patent/CN104681613B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment

Abstract

本发明提供了半导体器件的FIN结构。一种诸如鳍式场效应晶体管(FinFET)的半导体器件的鳍结构及其制造方法。在一个实施例中，在衬底中形成沟槽，并沿着沟槽的侧壁形成内衬，其中，相邻沟槽之间的区域限定了鳍。介电材料形成在沟槽中。鳍的部分半导体材料的由第二半导体材料和第三半导体材料替代，第二半导体材料具有不同于衬底的晶格常数，且第三半导体材料具有不同于第二半导体材料的晶格常数。部分第二半导体材料被氧化。

Description

半导体器件的FIN结构
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件的FIN结构。
背景技术
随着半导体工业已发展到追求更高器件密度、更高性能和更低成本的纳米技术工艺节点上，来自制造和设计问题的挑战都导致了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。典型的FinFET通过从衬底上伸出薄的垂直“鳍”(或鳍结构)来制造，该“鳍”(或鳍结构)例如通过蚀刻掉衬底的硅层的一部分而形成。FinFET的沟槽在这个垂直鳍中形成。在鳍上方提供(例如，包覆)栅极。在沟槽的两侧上具有栅极实现了由两侧对沟槽的栅极控制。此外，可以使用采用选择性生长硅锗(SiGe)而在FinFET的源极/漏极(S/D)部分中形成的应变材料，从而提高载流子迁移率。
发明内容
根据本发明的一方面提供了一种鳍式场效应晶体管(FinFET)，包括：衬底；鳍结构，从所述衬底延伸出，所述鳍结构包括下部、上部和介于所述下部与所述上部之间的中部，所述中部的晶格常数不同于所述下部和所述上部的晶格常数，所述中部具有沿着相对侧壁的氧化部分；隔离区，邻近所述鳍结构的相对侧；以及内衬，介于所述隔离区与所述氧化部分之间。
在该FinFET中，所述氧化部分沿着所述鳍的沟道区延伸。
在该FinFET中，所述内衬包括氮氧化物层。
在该FinFET中，所述内衬包括氧化物层和位于所述氧化物层上方的氮化物层。
在该FinFET中，所述内衬将所述氧化部分与所述隔离区完全分隔开。
在该FinFET中，所述氧化部分和所述内衬朝向所述隔离区凸出。
在该FinFET中，所述氧化部分包括GeOx或SiGeOx。
在该FinFET中，所述鳍结构的所述中部包括Ge或SiGe。
根据本发明的另一方面提供了一种鳍式场效应晶体管(FinFET)，包括：衬底；多个沟槽，位于所述衬底中，鳍介于相邻的沟槽之间，所述鳍包括第一半导体材料和位于所述第一半导体材料上的第二半导体材料；第一介电材料，位于所述沟槽中；第二介电材料的凹口，沿着所述第二半导体材料的侧壁，所述第二介电材料为所述第二半导体材料的氧化物；以及介电内衬，介于所述第一介电材料与所述第二介电材料之间。
在该FinFET中，所述第一半导体材料具有不同于所述第二半导体材料的晶格常数。
在该FinFET中，所述鳍还包括位于所述第二半导体材料上的第三半导体材料，所述第三半导体材料具有不同于所述第二半导体材料的晶格常数。
在该FinFET中，所述介电内衬将所述第一介电材料与所述第二介电材料完全分隔开。
在该FinFET中，所述介电内衬包括氧化物层和氮化物层。
在该FinFET中，所述介电内衬包括氮氧化物。
根据本发明的又一方面提供了一种方法，包括：提供衬底，所述衬底中形成有沟槽，在相邻沟槽之间的区域中形成鳍，所述鳍包括第一半导体材料；沿着所述沟槽的侧壁形成内衬；在所述沟槽中的所述内衬上方形成第一介电材料；由第二半导体材料替换所述鳍的一部分，所述第二半导体材料具有不同于所述第一半导体材料的晶格常数；氧化所述第二半导体材料的侧壁，从而沿着所述鳍的侧壁形成第二介电材料的凹口；以及在所述鳍上方形成栅电极。
在该方法中，还包括在所述第二半导体材料上方形成第三半导体材料，所述第三半导体材料具有不同于所述第二半导体材料的晶格常数。
在该方法中，所述内衬将所述第二介电材料与所述第一介电材料完全分隔开。
在该方法中，所述内衬为氮氧化物内衬。
在该方法中，形成所述内衬包括：沿着所述沟槽的所述侧壁形成氧化物层；以及对所述氧化物层实施氮化处理以产生氮氧化物层。
在该方法中，所述氮氧化物层具有约3nm至约10nm的厚度。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1至图8是根据本发明的多个实施例的半导体器件处于各个制造阶段中的截面图；以及
图9是根据本发明的多个方面示出了制造半导体器件的方法的流程图。
具体实施方式
下面，详细讨论本发明各个实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制不同实施例的范围。
本发明根据形成鳍式场效应晶体管(FinFET)来呈现。已经发现，在鳍中使用诸如硅锗(SiGe)的应力源可导致锗(Ge)沿着上覆半导体材料的侧壁迁移。例如，在鳍包括形成在Si衬底上方的SiGe层和形成在SiGe层上方的Si层的情况下，SiGe层中的Ge可沿着上覆Si层的侧壁迁移。在一些情况下，这种Ge迁移延伸到邻接隔离区(例如，浅沟槽隔离)的上表面之上，并因此可影响有效鳍宽度和可靠性问题。诸如本文所公开的实施例在SiGe区的上方提供了诸如氮氧化物层的内衬以防止或减少Ge迁移。
因此，图1至图8根据实施例示出了形成半导体器件的方法的各个中间阶段。首先参照图1，示出了衬底102，其具有从其中延伸出的鳍104。衬底102由具有第一晶格常数的半导体形成。正如下文更为详细解释的，具有第二晶格常数的另一半导体层将在衬底102的材料上方形成，第二晶格常数不同于第一晶格常数。在一些实施例中，衬底102包括结晶的硅衬底(例如，晶圆)。在一些实施例中，衬底102可由其他合适的元素半导体形成，诸如合适的化合物半导体(如砷化镓、碳化硅、砷化铟或磷化铟)或合适的合金半导体(如碳化硅锗、磷砷化镓或磷化铟镓)。此外，衬底102可包括外延层(epi层)、可具有应变以用于性能增强和/或可包括绝缘体上硅(SOI)结构。
此外，衬底102可包括其他部件。例如，根据设计需求(例如，p型衬底或n型衬底)，衬底可包括多个掺杂区。例如，掺杂区可掺杂p型掺杂剂(诸如硼或BF2)；n型掺杂剂(诸如磷或砷)；和/或它们的组合。该掺杂区可配置用于n型FinFET，或者可选地配置用于p型FinFET。
衬底102可使用例如光刻技术来图案化。例如，诸如衬垫氧化物层和上覆衬垫氮化物层的掩膜层在衬底102上方形成。衬垫氧化物层可为例如使用热氧化工艺形成的包含氧化硅的薄膜。衬垫氧化物层可充当衬底102与上覆衬垫氮化物层之间的粘附层，且可充当用于蚀刻衬垫氮化物层的蚀刻停止层。在实施例中，例如使用低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)由氮化硅形成衬垫氮化物层。
可使用光刻技术来图案化掩膜层。通常，沉积、辐照(曝光)并显影光刻胶材料(未示出)以去除光刻胶材料的一部分。剩余的光刻胶材料保护下面的材料(在该实例中诸如为掩膜层)免受随后的处理步骤(诸如蚀刻)的影响。如图1所示，在该实例中，图案化光刻胶材料以限定衬垫氧化物106a和衬垫氮化物106b，两者共同被称作图案化的掩膜106。
图案化的掩膜106随后用于图案化衬底102的暴露部分以形成沟槽108，从而在如图1所示的相邻沟槽108之间限定鳍104。如下文进行的详细讨论，随后将会由介电材料填充沟槽108，从而邻近鳍104形成隔离区，诸如浅沟槽隔离(STI)区。在一些实施例中，沟槽108可为彼此平行并彼此紧密间隔的条状件(从顶部观察)。在一些实施例中，沟槽108可为连续的并围绕鳍104。
可以去除光刻胶材料(如果存在)，并可实施清洗工艺以从衬底102去除本征氧化物。可使用稀氢氟酸(DHF)实施清洗。
现参照图2，根据实施例示出了沿着鳍104的暴露面形成的一个或多个内衬210。如下文进行的更为详细的解释，将使用具有不同晶格常数的不同类型的半导体材料(诸如硅锗)重新形成鳍104并将实施氧化处理。在氧化处理过程中，一些元素(诸如锗)可扩散到周围的材料中。一个或多个内衬210将充当势垒以防止或减少这种扩散。
在实施例中，使用例如氧化处理和氮化处理形成一个或多个内衬210。在一些实施例中，氧化处理包含热氧化处理、快速热氧化(RTO)处理、化学氧化处理、原位蒸汽生成(ISSG)处理或增强的原位蒸汽生成(EISSG)处理。例如，可以在含氧环境中在约800℃至1000℃的温度下实施热氧化处理约30秒至约5分钟，以形成厚度在约10nm至50nm的氧化物层。
在一些实施例中，氮化处理包含使用熔炉的热氮化或使用NH3、N2O、N2等环境的快速热退火(RTA)。可在约400℃至1200℃的温度下实施热氮化约10秒至约3小时。在其他实施例中，氮化处理可包括等离子体氮化和/或氮注入。例如，可在NH3、N2O、N2等的环境中在约80℃至约400℃的温度下实施等离子体氮化约10秒至1小时。又例如，可使用约5keV至30keV的能量来实施氮注入。
可使用其他氧化和氮化处理。
作为前文描述的氧化和氮化处理的结果，可形成一个或两个内衬层。氧化处理产生确定厚度的氧化物层。氮化处理产生与氧化物层反应的氮原子以形成氮氧化物层，诸如在衬底102为硅衬底的实施例中，该氮氧化物层为氮氧化硅层。如果所选择的氮化处理实施足够长的时间，则氧化物层的整个厚度都可变成氮氧化物层。如果所选择的氮化处理实施较短的时间，则会保留一部分氧化物层，从而产生氧化物层和氮化物层。工艺条件可适于提供期望厚度的氧化物层和氮化物层，从而防止或减少Ge迁移。在实施例中，所产生的氮氧化物层的厚度约为从3nm至10nm。
如下文进行的更详细的解释，可由具有不同晶格常数的其它半导体材料代替部分鳍104，诸如在硅衬底上方形成SiGe层并在SiGe层上方形成Si层。如前文指出的，SiGe层中的Ge具有向上覆Si层内迁移的趋势，因此有可能减小有效栅极宽度并对可靠性产生不利影响。一个或多个内衬210(例如，氮氧化物内衬)防止或减少了Ge的迁移。应当理解，可使用其它含氮层来阻止Ge的扩散。
一个或多个内衬210还可减少或防止硼或其它掺杂剂迁移到例如STI312(参见图3)的周围的隔离区中。硼或其它掺杂剂用于掺杂鳍，从而提供穿过鳍和/或导电势垒到达衬底的导电通路。这些掺杂剂(诸如硼)可扩散到周围的隔离区中。一个或多个内衬210有助于减少或防止这种扩散。
图3根据实施例示出了在沉积介电材料以形成STI312之后产生的结构。在一些实施例中，沟槽108(参见图2)填充有诸如氧化硅、氮化硅、掺杂氟的硅酸盐玻璃(FSG)的介电材料或者也可使用低K介电材料。在一些实施例中，可采用高密度等离子体(HDP)CVD工艺使用硅烷(SiH4)和氧气(O2)作为反应前体来形成STI312。在其他实施例中，可使用次大气压CVD(SACVD)工艺或高深宽比工艺(HARP)形成STI312，其中，工艺气体可包括硅酸四乙酯(TEOS)和臭氧(O3)。在又一些实施例中，可使用旋涂电介质(SOD)工艺来形成STI312，使用诸如氢倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)。也可使用其它工艺和材料。可实施化学机械抛光(CMP)来形成STI312。
同样如图3所示，去除图案化的掩膜106且使鳍104凹进。在图案化的掩膜106包括由氮化硅形成的氮化物衬垫层106b和由氧化硅形成的氧化物衬垫层106a的实施例中，可采用湿工艺使用热H3PO4来去除衬垫氮化物层106b，但也可使用稀HF酸来去除衬垫氧化物层106a。
去除鳍104的上部并由下文参照图4描述的其它半导体材料来替代替。使用STI区312作为硬掩膜，可实施各向异性等离子体蚀刻工艺来使未受保护或暴露的鳍104凹进。相邻的STI区312之间的鳍104的剩余部分此后将称作鳍104的鳍下部104l。在一些实施例中，鳍下部104l可包括具有第一晶格常数的第一半导体材料，诸如硅衬底。在一些实施例中，可使用选自Cl2、HBr、NF3、CF4和SF6的化学试剂作为蚀刻气体来实施蚀刻工艺。在一些实施例中，使鳍凹进至STI312的上表面下方约60nm至110nm的深度。
图4示出了根据实施例重新形成的鳍104。在实施例中，使用一个或多个外延工艺重新形成鳍104。例如，可使用外延工艺生长具有第二晶格常数(不同于衬底102的第一晶格常数)的第二半导体材料以形成鳍中部104m。在衬底102包括硅衬底的实施例中，可通过外延生长硅锗(SiGe)材料来形成鳍中部104m。在一些实施例中，如图4所示，通过LPCVD工艺选择性生长SiGe以部分地填充凹槽，从而形成鳍中部104m。在一个实施例中，以约400℃至约800℃的温度在约1Torr至200Torr的压力下使用SiH2Cl2、SiH4、GeH4、HCl、B2H6、H2、它们的组合或类似的反应气体来实施LPCVD工艺。
仍参照图4，在形成鳍中部104m之后，以具有第三晶格常数(不同于第二晶格常数)的半导体材料形成鳍上部104u。鳍下部104l和鳍上部104u可由相同的材料(例如，硅)或具有不同晶格常数的不同的材料形成。
在鳍上部104u由硅形成的实施例中，在约400℃至800℃的温度下和约1Torr至100Torr的压力下使用SiH4和H2作为反应气体通过LPCVD工艺选择性地生长鳍上部104u。
在生长之后，可实施诸如CMP的平坦化工艺以将鳍104的上表面平坦化为如图4所示的STI312的上表面。
现参照图5，根据实施例形成伪栅极结构530和源极/漏极区540。在实施例中，STI312凹进，从而暴露出部分鳍104。此后，通过任意合适的工艺形成伪栅极结构530，且在实施例中，伪栅极结构530包括伪栅极532、伪栅极掩膜534和伪间隔件536。例如，通过CVD、物理气相沉积(PVD)、原子层沉积(ALD)、其它合适的方法和/或它们的的组合在衬底102上方沉积伪栅极层并在伪栅极层上方沉积掩膜层，从而形成伪栅极结构530。包括沉积光刻胶材料、根据期望的图案曝光并显影的光刻图案化工艺用于图案化掩膜层和伪栅极层，从而分别形成图5所示的伪栅极掩膜534和伪栅极532。蚀刻工艺包括干蚀刻、湿蚀刻和/或其它蚀刻方法(例如，反应离子蚀刻)。伪栅极层可包括任何合适的材料，诸如氧化硅、氮化硅、多晶硅或任何其它合适的材料。伪栅极掩膜层包括任何合适的材料，例如氮化硅、氮氧化硅和碳化硅。如下文进行的更详细的讨论，在实施高温热处理(诸如用于形成源极/漏极区540的热处理)之后，可由例如高k(HK)栅极绝缘件和金属栅极(MG)替代伪栅极结构530。
可在伪栅极的相对侧的鳍104中形成轻掺杂的漏极(LDD)区(未示出)，且可沿着伪栅极532的侧部形成伪间隔件536。可通过注入合适的n型或p型掺杂剂(诸如硼或磷)来形成LDD区。伪间隔件536可包括一层或多层介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合。可通过例如将介电材料沉积在栅极堆叠件上方并各向异性地回蚀介电材料来形成伪间隔件536。
可沿着伪栅极532的相对两侧在鳍104中形成源极/漏极区540。源极/漏极区540可以是共同的源极/漏极区，其中，多个鳍共用一个共同的源极/漏极区，或者，源极/漏极区540可以是如图5所示为单独的源极/漏极区。可通过使未由伪栅极结构530掩蔽的鳍104凹进并外延生长半导体材料来形成源极/漏极区。该凹进过程可包括一个或多个干蚀刻处理、湿蚀刻处理和/或它们的组合。该凹进过程还可包括选择性湿蚀刻或选择性干蚀刻。在一些实施例中，也可以使部分STI312凹进以形成例如共同的源极/漏极沟槽。
如图5所示，半导体材料在源极/漏极凹槽中外延生长以形成源极/漏极区540。在源极/漏极凹槽中生长的外延半导体材料可例如为Ge、Si、GaAs、AlGaAs、SiGe、GaAsP或其它合适的材料。在外延处理期间可原位掺杂源极/漏极区540。例如，外延生长的硅源极/漏极区可掺杂碳以形成Si:C源极/漏极部件、掺杂磷以形成Si:P源极/漏极部件、掺杂硼以形成Si:B源极/漏极部件等。在其它实施例中，通过注入来掺杂源极/漏极部件。
图6示出了在形成源极/漏极区540后产生的鳍104。具体地，图6示出了鳍104除在垂直方向上具有多个区域外(例如，鳍下部104l、鳍中部104m和鳍上部104u)，鳍104在水平方向上也具有多个区域，诸如第一区域1041、第二区域1042和第三区域1043，其中第一区域1041和第三区域1043设置在源极/漏极区540的下方，且第二区域1042设置在伪栅极结构530(未在图6中示出，但在上文中结合图5进行了描述)的下方。第一区域1041、第二区域1042和第三区域1043中的每一个均包括鳍下部104l、鳍中部104m和鳍上部104u，然而第二区域1042中的鳍上部104u可具有较大厚度，因为第二区域1042在源极/漏极区540形成期间受到伪栅极结构530的保护。
图6还根据实施例示出了层间介电层(ILD)640的形成和伪栅极掩膜534及伪栅极532的去除。ILD640通过诸如CVD、ALD和旋涂(SOG)的合适的技术由诸如氧化硅、氮氧化物或其它合适的材料的一层或多层介电材料形成。可实施CMP工艺来去除ILD640的多余的材料并使ILD640的顶面与伪栅极结构530(参见图5)的顶面一起平坦化。
去除伪栅极掩膜534和伪栅极532以形成栅极沟槽642。此外，在一些实施例中，使沿着栅极沟槽的底面的STI312凹进以暴露第二区域1042中的鳍上部104u的额外的侧壁部分，从而如图6所示在沟道区中形成STI凹槽644。蚀刻工艺可包括在伪栅极掩膜534和伪栅极532之间及ILD640与栅极隔离件536(如果存在)之间具有蚀刻选择性的选择性湿蚀刻或选择性干蚀刻。可选地，可通过一系列处理使伪栅极掩膜534和伪栅极532凹进，这些处理包括光刻图案化以保护其它区域(例如，ILD640)及回蚀伪栅极掩膜534和伪栅极532。在实施例中，STI凹槽644使得第二区域1042中的高于STI312的最上表面延伸的鳍104的第一高度H1为约30nm至约50nm，且从鳍上部104u的底部至STI312的上表面的第二高度H2为约3nm至约20nm。
如图7所述，根据实施例沿着第二区域1042中的鳍中部104m的侧壁形成氧化区750。氧化区750在沟道区(例如，图6中的栅极沟槽642下方)中形成并在沟道区上施加体应力。如上所述，在氧化处理期间和之后，鳍中部104m的第二半导体材料的元素可趋向迁移，诸如SiGe层的Ge倾向于迁移到上覆Si层内和/或迁移到STI312内。此外，扩散到STI312中的Ge可迁移到鳍的硅层中。内衬的氮层有助于减少或防止这种迁移。
在实施例中，氧化处理包括以约400℃至约600℃的温度在约1atm至约20atm的压力下采用H2O作为反应气体实施的热氧化处理。由于SiGe内的硅的氧化速率大于纯硅，因此在第二区域1042中的鳍中部104m为SiGe且第二区域1042中的鳍上部104u为Si的实施例中，第二区域1042中的鳍中部104m将更快地氧化，并且可控制该处理以氧化鳍中部104m而非第二区域1042中的鳍上部104u。
作为氧化的结果，沿着第二区域1042中的鳍中部104m形成凹口。例如，在鳍104的第二区域1042中的鳍中部104m由SiGe材料形成的实施例中，氧化区750可包含SiGeO。氧化区750的凹口延伸到鳍中部104m的相对侧内且可进一步延伸到鳍下部104l的上边缘部分和鳍上部104u的下边缘部分。
图7还示出，一旦已经沿着鳍104的侧壁在第二区域1042中形成凹口，则可以去除在第二区域1042中的鳍上部104u中所产生的任何氧化物以再次暴露半导体材料。在一个实施例中，可使用例如湿蚀刻或其它合适的工艺来实施氧化物材料的去除。
在一些实施例中，鳍104可被进一步氧化，直到鳍104的相对侧上的氧化区彼此接触，因此氧化物层围绕第二半导体材料的剩余部分。例如，在鳍104的第二区域1042中的鳍中部104m由SiGe形成的实施例中，SiGeO氧化物可围绕SiGe材料的剩余部分。
此后，可实施额外的处理。例如，图8根据实施例示出了沿着栅极沟槽642的侧壁和底部、高k栅极隔离件852和金属栅极854形成的界面层850。界面层850可由氧化物、HfSiO、氮氧化物等通过ALD、CVD、臭氧氧化等形成。高k栅极隔离件(例如，该材料的介电常数大于氧化硅的介电常数)可由介电材料形成，介电材料诸如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、KfLaO、HfAlO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)或其它合适的材料。
金属栅极854可包括通过ALD、PVD、CVD或其它合适的工艺形成的一层或多层半导体材料，诸如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W或其它合适的材料。诸如CMP工艺的平坦化工艺可用于从ILD640的表面去除多余的材料。
应当注意，上述结构可包括其它部件。例如，可形成额外的掺杂区(诸如阱)、内衬/势垒层、介电层和金属化层等。此外，可例如使用不同类型的掺杂剂、半导体材料、栅极材料等形成PMOS和NMOS器件。
图9为根据实施例的示出了可以实施的方法的流程图。该方法开始于步骤902，其中，如前文参照图1的讨论，在衬底中形成沟槽。相邻的沟槽限定了介于沟槽之间的鳍。在步骤904中，如上前文参照图2的讨论，沿着沟槽的侧壁和底部形成内衬。该内衬可例如为氮氧化物，诸如在鳍由硅形成的实施例中，该氮氧化物诸如为氮氧化硅。该内衬可为单层或多层(例如，氧化硅层和氮氧化硅层)且可通过先实施氧化处理后实施氮化处理而形成。
在步骤906中，通过在沟槽中形成介电材料而在沟槽中形成诸如浅沟槽隔离件的隔离区。在形成隔离区后，如前文参照图3的讨论，在步骤908中使鳍凹进。
在步骤910中重新形成鳍。可以重新形成鳍以包括具有不同晶格常数的一层或多层半导体材料。例如，可在硅衬底的凹槽中外延生长SiGe层，且可在SiGe层上外延生长硅层。此后，在步骤912中，如前文参照图5的讨论，形成伪栅极和源极/漏极区。通过沉积伪栅极材料和伪栅极材料层的掩模层的共形层，并使用光刻技术图案化伪栅极来形成伪栅极。可形成LDD注入物并可形成源极/漏极区。
接下来，在步骤914中，如前文参照图6的讨论，去除伪栅极。可以去除伪栅极以沿着鳍的沟道区在STI中形成凹槽，从而暴露位于沟道区中鳍的部分侧壁。在步骤916中，如前文参照图7的描述，实施氧化处理以氧化例如部分SiGe，从而通过体积膨胀产生应力。此后，在步骤918中，如前文参照图8的所述，形成栅电极。
在一个实施例中，提供了一种FinFET。该FinFET包括衬底和从该衬底延伸出的鳍结构。鳍结构包括下部、上部和介于下部与上部之间的中部，其中，中部的晶格常数不同于下部和上部的晶格常数，且中部具有沿着相对侧壁的氧化部分。隔离区邻近鳍结构的相对侧，且内衬介于隔离区与氧化部分之间。
在另一实施例中，提供了一种FinFET。该FinFET包括衬底，该衬底中具有多个沟槽。鳍介于邻近的一对沟槽之间，且鳍包括第一半导体材料和位于第一半导体材料上的第二半导体材料。第一介电材料位于沟槽中。第二介电材料的凹口沿着第二半导体材料的侧壁，且介电内衬介于第一介电材料与第二介电材料之间。
在又一实施例中，提供了一种制造半导体器件的方法。该方法包括提供衬底，该衬底中形成有沟槽，在相邻的沟槽之间的区域中形成鳍，该鳍包括第一半导体材料。沿着沟槽的侧壁形成内衬，且在沟槽中的内衬上方形成介电材料。将鳍的一部分替换为第二半导体材料，其中，第二半导体材料具有不同于第一半导体材料的晶格常数。氧化第二半导体材料的一部分，且在鳍上方形成栅电极。
虽然通过示例和根据优选的实施例描述了本发明，但是应理解本发明不限于公开的实施例。相反地，本发明意图涵盖各种改进和相似的布置(对本领域的技术人员来说显而易见的)。因此，所附权利要求的范围应与最广泛的解释一致以涵盖所有这些改进和相似的布置。

Claims (20)

1.一种鳍式场效应晶体管(FinFET)，包括：
衬底；
鳍结构，从所述衬底延伸出，所述鳍结构包括下部、上部和介于所述下部与所述上部之间的中部，所述中部的晶格常数不同于所述下部和所述上部的晶格常数，所述中部具有沿着相对侧壁的氧化部分；
隔离区，邻近所述鳍结构的相对侧；以及
内衬，介于所述隔离区与所述氧化部分之间并包围所述隔离区的底部。
2.根据权利要求1所述的鳍式场效应晶体管，其中，所述氧化部分沿着所述鳍结构的沟道区延伸。
3.根据权利要求1所述的鳍式场效应晶体管，其中，所述内衬包括氮氧化物层。
4.根据权利要求1所述的鳍式场效应晶体管，其中，所述内衬包括氧化物层和位于所述氧化物层上方的氮化物层。
5.根据权利要求1所述的鳍式场效应晶体管，其中，所述内衬将所述氧化部分与所述隔离区完全分隔开。
6.根据权利要求1所述的鳍式场效应晶体管，其中，所述氧化部分和所述内衬朝向所述隔离区凸出。
7.根据权利要求1所述的鳍式场效应晶体管，其中，所述氧化部分包括GeOx或SiGeOx。
8.根据权利要求1所述的鳍式场效应晶体管，其中，所述鳍结构的所述中部包括Ge或SiGe。
9.一种鳍式场效应晶体管(FinFET)，包括：
衬底；
多个沟槽，位于所述衬底中，鳍介于相邻的沟槽之间，所述鳍包括第一半导体材料和位于所述第一半导体材料上的第二半导体材料；
第一介电材料，位于所述沟槽中；
第二介电材料的凹口，沿着所述第二半导体材料的侧壁，所述第二介电材料为所述第二半导体材料的氧化物；以及
介电内衬，介于所述第一介电材料与所述第二介电材料之间并包围所述第一介电材料的底部。
10.根据权利要求9所述的鳍式场效应晶体管，其中，所述第一半导体材料具有不同于所述第二半导体材料的晶格常数。
11.根据权利要求9所述的鳍式场效应晶体管，其中，所述鳍还包括位于所述第二半导体材料上的第三半导体材料，所述第三半导体材料具有不同于所述第二半导体材料的晶格常数。
12.根据权利要求9所述的鳍式场效应晶体管，其中，所述介电内衬将所述第一介电材料与所述第二介电材料完全分隔开。
13.根据权利要求9所述的鳍式场效应晶体管，其中，所述介电内衬包括氧化物层和氮化物层。
14.根据权利要求9所述的鳍式场效应晶体管，其中，所述介电内衬包括氮氧化物。
15.一种制造半导体器件的方法，所述方法包括：
提供衬底，所述衬底中形成有沟槽，在相邻沟槽之间的区域中形成鳍，所述鳍包括第一半导体材料；
沿着所述沟槽的侧壁形成内衬；
在所述沟槽中的所述内衬上方形成第一介电材料；
由第二半导体材料替换所述鳍的一部分，所述第二半导体材料具有不同于所述第一半导体材料的晶格常数；
氧化所述第二半导体材料的侧壁，从而沿着所述鳍的侧壁形成第二介电材料的凹口；以及
在所述鳍上方形成栅电极。
16.根据权利要求15所述的方法，还包括在所述第二半导体材料上方形成第三半导体材料，所述第三半导体材料具有不同于所述第二半导体材料的晶格常数。
17.根据权利要求15所述的方法，其中，所述内衬将所述第二介电材料与所述第一介电材料完全分隔开。
18.根据权利要求15所述的方法，其中，所述内衬为氮氧化物内衬。
19.根据权利要求15所述的方法，其中，形成所述内衬包括：
沿着所述沟槽的所述侧壁形成氧化物层；以及
对所述氧化物层实施氮化处理以产生氮氧化物层。
20.根据权利要求19所述的方法，其中，所述氮氧化物层具有3nm至10nm的厚度。
CN201410291087.2A 2013-11-26 2014-06-25 半导体器件的fin结构 Active CN104681613B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/089,974 US9159833B2 (en) 2013-11-26 2013-11-26 Fin structure of semiconductor device
US14/089,974 2013-11-26

Publications (2)

Publication Number Publication Date
CN104681613A CN104681613A (zh) 2015-06-03
CN104681613B true CN104681613B (zh) 2018-03-23

Family

ID=53181895

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410291087.2A Active CN104681613B (zh) 2013-11-26 2014-06-25 半导体器件的fin结构

Country Status (3)

Country Link
US (4) US9159833B2 (zh)
KR (1) KR101637718B1 (zh)
CN (1) CN104681613B (zh)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159833B2 (en) * 2013-11-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9601381B2 (en) 2013-12-05 2017-03-21 Stmicroelectronics (Crolles 2) Sas Method for the formation of a finFET device with epitaxially grown source-drain regions having a reduced leakage path
US9548303B2 (en) * 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9299781B2 (en) 2014-04-01 2016-03-29 Globalfoundries Inc. Semiconductor devices with contact structures and a gate structure positioned in trenches formed in a layer of material
US9171934B2 (en) * 2014-04-01 2015-10-27 Globalfoundries Inc. Methods of forming semiconductor devices using a layer of material having a plurality of trenches formed therein
US9209095B2 (en) * 2014-04-04 2015-12-08 International Business Machines Corporation III-V, Ge, or SiGe fin base lateral bipolar transistor structure and method
US9178067B1 (en) * 2014-04-25 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9224736B1 (en) * 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9941406B2 (en) 2014-08-05 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with source/drain cladding
CN105448914B (zh) * 2014-08-28 2019-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9478663B2 (en) * 2014-10-29 2016-10-25 Globalfoundries Inc. FinFET device including a uniform silicon alloy fin
KR102291571B1 (ko) * 2015-01-13 2021-08-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9640533B2 (en) * 2015-03-12 2017-05-02 Globalfoundries Inc. Methods, apparatus and system for providing source-drain epitaxy layer with lateral over-growth suppression
KR102352155B1 (ko) * 2015-04-02 2022-01-17 삼성전자주식회사 반도체 소자 및 그 제조방법
US10818558B2 (en) 2015-04-24 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having trench and manufacturing method thereof
US9748394B2 (en) 2015-05-20 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET having a multi-portioned gate stack
US9773705B2 (en) 2015-06-30 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET channel on oxide structures and related methods
US9425313B1 (en) 2015-07-07 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102336787B1 (ko) * 2015-08-11 2021-12-07 삼성전자주식회사 반도체 장치
US10164096B2 (en) 2015-08-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9660025B2 (en) * 2015-08-31 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
KR102367948B1 (ko) 2015-10-08 2022-02-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102379701B1 (ko) 2015-10-19 2022-03-28 삼성전자주식회사 멀티-채널을 갖는 반도체 소자 및 그 형성 방법
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9786765B2 (en) * 2016-02-16 2017-10-10 Globalfoundries Inc. FINFET having notched fins and method of forming same
US20170250268A1 (en) * 2016-02-25 2017-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9837405B1 (en) * 2016-08-02 2017-12-05 International Business Machines Corporation Fabrication of a vertical fin field effect transistor having a consistent channel width
US9741822B1 (en) 2016-09-26 2017-08-22 International Business Machines Corporation Simplified gate stack process to improve dual channel CMOS performance
CN107887273A (zh) * 2016-09-30 2018-04-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN107958873B (zh) 2016-10-18 2020-11-27 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN108122762B (zh) * 2016-11-30 2019-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11476349B2 (en) * 2016-12-15 2022-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
US9865598B1 (en) 2017-03-06 2018-01-09 International Business Machines Corporation FinFET with uniform shallow trench isolation recess
JP2018147396A (ja) * 2017-03-08 2018-09-20 株式会社ジャパンディスプレイ 表示装置
US10361130B2 (en) * 2017-04-26 2019-07-23 International Business Machines Corporation Dual channel silicon/silicon germanium complementary metal oxide semiconductor performance with interface engineering
KR102519551B1 (ko) * 2017-08-03 2023-04-10 삼성전자주식회사 반도체 소자
US10943830B2 (en) 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
KR102421763B1 (ko) 2017-11-08 2022-07-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11031290B2 (en) 2017-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with cutting depth control and method for fabricating the same
US10422746B2 (en) * 2017-12-13 2019-09-24 International Business Machines Corporation Nanoscale surface with nanoscale features formed using diffusion at a liner-semiconductor interface
US10777658B2 (en) 2018-04-17 2020-09-15 International Business Machines Corporation Method and structure of fabricating I-shaped silicon vertical field-effect transistors
US10439044B1 (en) 2018-04-17 2019-10-08 International Business Machines Corporation Method and structure of fabricating I-shaped silicon germanium vertical field-effect transistors
TW201946112A (zh) * 2018-04-24 2019-12-01 美商應用材料股份有限公司 移除高深寬比結構中的ⅲ-v材料的方法
US10461184B1 (en) * 2018-05-04 2019-10-29 International Business Machines Corporation Transistor having reduced gate-induced drain-leakage current
US10811411B1 (en) 2019-07-02 2020-10-20 Globalfoundries Inc. Fin-type field effect transistor with reduced fin bulge and method
US11652105B2 (en) 2020-07-22 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxy regions with large landing areas for contact plugs

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102832236A (zh) * 2011-06-16 2012-12-19 台湾积体电路制造股份有限公司 应变沟道的场效应晶体管

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359311B1 (en) 2001-01-17 2002-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Quasi-surrounding gate and a method of fabricating a silicon-on-insulator semiconductor device with the same
KR100521384B1 (ko) * 2003-11-17 2005-10-12 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100513405B1 (ko) * 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
US8466490B2 (en) 2005-07-01 2013-06-18 Synopsys, Inc. Enhanced segmented channel MOS transistor with multi layer regions
US7777275B2 (en) 2006-05-18 2010-08-17 Macronix International Co., Ltd. Silicon-on-insulator structures
US7485520B2 (en) * 2007-07-05 2009-02-03 International Business Machines Corporation Method of manufacturing a body-contacted finfet
US8106459B2 (en) 2008-05-06 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs having dielectric punch-through stoppers
US8263462B2 (en) 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8101486B2 (en) 2009-10-07 2012-01-24 Globalfoundries Inc. Methods for forming isolated fin structures on bulk semiconductor material
US9953885B2 (en) * 2009-10-27 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. STI shape near fin bottom of Si fin in bulk FinFET
US8211772B2 (en) * 2009-12-23 2012-07-03 Intel Corporation Two-dimensional condensation for uniaxially strained semiconductor fins
US8362572B2 (en) 2010-02-09 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Lower parasitic capacitance FinFET
JP5564352B2 (ja) 2010-07-23 2014-07-30 Ｎｔｎ株式会社 インホイールモータ駆動装置
US8455307B2 (en) 2011-05-19 2013-06-04 GlobalFoundries, Inc. FINFET integrated circuits and methods for their fabrication
US8883570B2 (en) 2012-07-03 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate FETs and methods for forming the same
US8673718B2 (en) 2012-07-09 2014-03-18 Globalfoundries Inc. Methods of forming FinFET devices with alternative channel materials
US9269791B2 (en) * 2012-07-10 2016-02-23 United Microelectronics Corp. Multi-gate MOSFET with embedded isolation structures
US9318606B2 (en) 2013-01-14 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9147682B2 (en) * 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US9006786B2 (en) 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9202917B2 (en) 2013-07-29 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Buried SiGe oxide FinFET scheme for device enhancement
US9735255B2 (en) 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element
US20140306286A1 (en) * 2013-04-10 2014-10-16 International Business Machines Corporation Tapered fin field effect transistor
US9583597B2 (en) * 2013-05-24 2017-02-28 GlobalFoundries, Inc. Asymmetric FinFET semiconductor devices and methods for fabricating the same
US8987082B2 (en) 2013-05-31 2015-03-24 Stmicroelectronics, Inc. Method of making a semiconductor device using sacrificial fins
US9093531B2 (en) * 2013-06-11 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9240342B2 (en) 2013-07-17 2016-01-19 Globalfoundries Inc. Methods of forming replacement fins for a FinFET semiconductor device by performing a replacement growth process
US9496397B2 (en) 2013-08-20 2016-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. FinFet device with channel epitaxial region
US9236480B2 (en) * 2013-10-02 2016-01-12 Globalfoundries Inc. Methods of forming finFET semiconductor devices using a replacement gate technique and the resulting devices
US9196522B2 (en) * 2013-10-16 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with buried insulator layer and method for forming
US9159833B2 (en) * 2013-11-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102832236A (zh) * 2011-06-16 2012-12-19 台湾积体电路制造股份有限公司 应变沟道的场效应晶体管

Also Published As

Publication number Publication date
US10340191B2 (en) 2019-07-02
US9159833B2 (en) 2015-10-13
US9947587B2 (en) 2018-04-17
CN104681613A (zh) 2015-06-03
US20170005004A1 (en) 2017-01-05
US20180197783A1 (en) 2018-07-12
US9455334B2 (en) 2016-09-27
US20150372120A1 (en) 2015-12-24
KR20150060525A (ko) 2015-06-03
KR101637718B1 (ko) 2016-07-07
US20150144998A1 (en) 2015-05-28

Similar Documents

Publication Publication Date Title
CN104681613B (zh) 半导体器件的fin结构
US10622464B2 (en) Integrated circuit structure with substrate isolation and un-doped channel
KR101729439B1 (ko) 매립된 절연체층을 가진 finfet 및 그 형성 방법
US10103264B2 (en) Channel strain control for nonplanar compound semiconductor devices
CN105321943B (zh) 非平面器件和应变产生沟道电介质
CN103928517B (zh) FinFET器件及其制造方法
TWI502747B (zh) 半導體元件與其製造方法
KR101745771B1 (ko) 소스/드레인 클래딩을 갖는 ＦｉｎＦＥＴｓ 및 그 형성 방법
CN103928518A (zh) FinFET器件及其制造方法
CN104681615A (zh) 用于具有掩埋SiGe氧化物的FinFET器件的结构和方法
CN104347502A (zh) 半导体器件及其制造方法
CN104347630A (zh) 半导体器件及其制造方法
KR101682774B1 (ko) 게이트 산화물 층을 구비하는 finfet 디바이스 및 이를 형성하는 방법
TW201729399A (zh) 半導體結構
US20210104518A1 (en) Semiconductor device and manufacturing method thereof
CN115910928A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant