KR101682774B1 - 게이트 산화물 층을 구비하는 finfet 디바이스 및 이를 형성하는 방법 - Google Patents
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Abstract
본 발명은 반도체 구조를 제공한다. 일부 실시예에 따라, 이 반도체 구조는 기판, 이 기판 상에 형성된 제1 반도체 층을 각각 포함하는 하나 이상의 핀, 이 하나 이상의 핀 각각의 상부 부분을 랩핑하게 형성된 산화물 층, 및 이 산화물 층을 랩핑하게 형성된 높은-K(HK) 유전체 층 및 금속 게이트(MG) 전극을 포함하는 게이트 스택을 포함한다. 이 제1 반도체 층은 실리콘 게르마늄(SiGex)을 포함할 수 있고, 산화물 층은 실리콘 게르마늄 산화물(SiGexOy)을 포함할 수 있다.
Description
본 발명은 게이트 산화물 층을 구비하는 FinFET 디바이스에 관한 것이다.
반도체 집적 회로(integrated circuit: IC) 산업이 지수적으로 성장하고 있다. IC 물질 및 설계 상의 기술적 진보로 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 구비하는 IC 세대를 양산하였다. IC의 진화 동안, 기하학적 사이즈(즉, 제조 공정을 사용하여 생성될 수 있는 최소 성분(또는 라인))가 감소하면서 기능 밀도(즉, 칩 면적당 상호 연결된 디바이스의 수)가 일반적으로 증가된다. 이 스케일 다운 공정(scaling-down process)은 일반적으로 제조 효율을 증가시키고 연관된 비용을 감소시켜 이익을 제공한다.
이러한 스케일 다운은 IC를 처리하고 제조하는 복잡성을 또한 증가시켜서, 이러한 진보를 실현하는데 IC 처리 및 제조의 발전이 유사하게 요구된다. 예를 들어, 평면 트랜지스터를 대체하기 위해 3차원 트랜지스터가 도입되었다. 반도체 디바이스를 제조하는 현존하는 반도체 디바이스 및 방법은 일반적으로 의도된 목적에는 적절하지만, 모든 측면에서 완전히 만족스러운 것은 아니다. 예를 들어, 게이트 채널에 3차원 나노구조를 도입하려면 반도체 디바이스 공정을 개발하는 문제를 야기한다. 따라서 이 영역에서 개선이 요구된다.
본 발명은 반도체 구조를 제공한다. 일부 실시예에 따라, 반도체 구조는 기판, 이 기판 상에 형성된 제1 반도체 층을 각각 포함하는 하나 이상의 핀, 이 하나 이상의 핀 각각의 상부 부분을 랩핑하게 형성된 산화물 층, 및 이 산화물 층을 랩핑하게 형성된 높은-K(HK) 유전체 층 및 금속 게이트(MG) 전극을 포함하는 게이트 스택을 포함한다. 제1 반도체 층은 실리콘 게르마늄(SiGex)을 포함할 수 있고, 산화물 층은 실리콘 게르마늄 산화물(SiGexOy)을 포함할 수 있다.
본 발명은 반도체 디바이스를 형성하는 방법을 제공한다. 일부 실시예에 따라, 본 방법은 디바이스 프리커서를 제공하는 단계를 포함한다. 디바이스 프리커서는 기판 및 이 기판 상에 형성된 하나 이상의 반도체 층을 각각 포함하는 하나 이상의 핀을 포함한다. 본 방법은 이 판 상에 및 하나 이상의 핀들 사이에 형성된 유전체 층에 게이트 트렌치를 형성하는 단계; 이 게이트 트렌치에 노출된 하나 이상의 핀 각각의 상부 부분을 랩핑하도록 산화물 층을 성막하는 단계; 이 성막된 산화물 층에 플라즈마 처리를 수행하는 단계; 및 높은-K(HK) 유전체 층 및 금속 게이트(MG) 전극을 포함하는 게이트 스택을 형성하여 게이트 트렌치를 충전하는 단계를 더 포함한다.
본 발명은 반도체 디바이스를 형성하는 방법을 제공한다. 일부 실시예에 따라, 본 방법은 실리콘(Si) 기판 상에 실리콘 게르마늄(SiGe) 층을 에피택시얼로 성장시키는 단계; 이 SiGe 층 및 Si 기판을 에칭하여 하나 이상의 핀 및 하나 이상의 아이솔레이션 트렌치를 형성하는 단계; 이 하나 이상의 아이솔레이션 트렌치에 하나 이상의 아이솔레이션 피처를 형성하는 단계; 이 기판 상에 형성된 유전체 층에 게이트 트렌치를 형성하는 단계; 이 게이트 트렌치에 노출된 하나 이상의 핀 각각의 상부 부분을 랩핑하도록 산화물 층을 성막하는 단계; 이 성막된 산화물 층에 산소(O2) 플라즈마 처리를 수행하는 단계; 및 높은-K(HK) 유전체 층 및 금속 게이트(MG) 전극을 포함하는 게이트 스택을 형성하여 게이트 트렌치를 충전하는 단계를 포함한다. 산화물 층은 실리콘 게르마늄 산화물(SiGexOy) 층을 포함할 수 있다.
본 실시예는 산화물 층을 포함하는 FinFET 디바이스를 위한 구조와 방법을 개시한다. 메커니즘은 저온 증착 공정 후에 플라즈마 처리를 사용하여 FinFET 디바이스에 산화물 층을 형성하는 것을 수반한다. 메커니즘은 증가된 밀도, 감소된 습식 에칭 속도 및 개선된 디바이스 성능을 갖는 산화물 층의 개선된 품질을 제공한다. 메커니즘은 게이트 산화물을 형성하는데 감소된 열 예산을 제공하여, CMOS 공정에서 높은 이동도를 갖는 채널 물질을 적용할 수 있게 한다.
본 발명의 측면은 첨부 도면과 함께 판독될 때 이하 상세한 설명으로부터 최상으로 이해될 수 있을 것이다. 산업계의 표준 실무에 따라, 여러 피처(feature)들은 축척에 맞게 그려진 것은 아니라는 것이 주목된다. 사실, 여러 피처들의 크기는 설명을 명확히 하기 위해 임의적으로 증가 또는 감소되었을 수 있다.
도 1a 및 도 3a는 본 발명의 일부 실시예에 따른 여러 제조 단계에서 P-형 금속-산화물-반도체(P-type metal-oxide-semiconductor: PMOS) FinFET 디바이스를 도시하는 개략 측면도.
도 1b, 도 2 및 도 3b는 본 발명의 일부 실시예에 따른 여러 제조 스테이지(stage)에서 도 1a 및 도 3a에서 라인 A-A를 따른 PMOS FinFET 디바이스의 단면도.
도 4a 및 도 6a는 본 발명의 일부 실시예에 따른 여러 제조 단계에서 N-형 금속-산화물-반도체(N-type metal-oxide-semiconductor: NMOS) FinFET 디바이스를 도시하는 개략 측면도.
도 4b, 도 5 및 도 6b는 본 발명의 일부 실시예에 따른 여러 제조 스테이지에서 도 4a 및 도 6a에서 라인 A-A를 따른 NMOS FinFET 디바이스의 단면도.
도 7은 본 발명의 여러 측면에 따른 PMOS FinFET 디바이스 및/또는 NMOS FinFET 디바이스를 제조하는 예시적인 방법의 흐름도.
도 1a 및 도 3a는 본 발명의 일부 실시예에 따른 여러 제조 단계에서 P-형 금속-산화물-반도체(P-type metal-oxide-semiconductor: PMOS) FinFET 디바이스를 도시하는 개략 측면도.
도 1b, 도 2 및 도 3b는 본 발명의 일부 실시예에 따른 여러 제조 스테이지(stage)에서 도 1a 및 도 3a에서 라인 A-A를 따른 PMOS FinFET 디바이스의 단면도.
도 4a 및 도 6a는 본 발명의 일부 실시예에 따른 여러 제조 단계에서 N-형 금속-산화물-반도체(N-type metal-oxide-semiconductor: NMOS) FinFET 디바이스를 도시하는 개략 측면도.
도 4b, 도 5 및 도 6b는 본 발명의 일부 실시예에 따른 여러 제조 스테이지에서 도 4a 및 도 6a에서 라인 A-A를 따른 NMOS FinFET 디바이스의 단면도.
도 7은 본 발명의 여러 측면에 따른 PMOS FinFET 디바이스 및/또는 NMOS FinFET 디바이스를 제조하는 예시적인 방법의 흐름도.
이하 상세한 설명은 제공된 주제의 상이한 피처를 구현하는 많은 상이한 실시예 또는 예시를 제공한다. 성분 및 배열의 특정 예들이 본 발명을 간략히 하기 위해 아래에 설명된다. 이들은, 물론, 단지 예시를 위한 것일 뿐 발명을 제한하려고 의도된 것이 전혀 아니다. 예를 들어, 이하 상세한 설명에서 제2 피처 상에 또는 위에 제1 피처를 형성하는 것은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예를 포함하고, 또한 추가적인 피처들이 제1 및 제2 피처 사이에 형성되어, 제1 및 제2 피처들이 직접 접촉하지 않을 수 있는 실시예를 더 포함할 수 있다. 게다가, 본 발명은 여러 예에서 참조 부호 및/또는 문자를 반복할 수 있다. 이 반복은 간략화 및 명료함을 위한 것일 뿐 그 자체가 설명된 여러 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
나아가, "바로 아래에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해 설명의 편의상 본 명세서에서 사용된 것이다. 이러한 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 그리하여 장치는 이와 달리 (90도 회전되거나 또는 다른 배향으로) 배향될 수 있고 본 명세서에서 사용된 공간적으로 상대적인 설명자(descriptor)들도 이와 같이 적절히 해석될 수 있다.
본 발명은 핀과 같은 전계 효과 트랜지스터(fin-like field-effect transistor)(FinFET) 디바이스에 관한 것이나 이로 제한되지 않는다. FinFET 디바이스는, 예를 들어, P-형 금속-산화물-반도체(PMOS) FinFET 디바이스 및 N-형 금속-산화물-반도체(NMOS) FinFET 디바이스를 포함하는 상보적 금속-산화물-반도체(complementary metal-oxide-semiconductor: CMOS) 디바이스일 수 있다. 이하 설명은 본 발명의 여러 실시예를 예시하기 위해 FinFET 예를 계속 참조한다. 그러나, 본 출원은 구체적으로 청구된 것을 제외하고는 특정 유형의 디바이스로 제한되지 않는 것으로 이해된다.
도 1a, 도 1b, 도 2, 및 도 3a 내지 도 3b는 본 발명의 일부 실시예에 따른 여러 제조 단계에서 PMOS FinFET 디바이스 프리커서(100)를 도시하는 개략 측면도 및/또는 대응하는 단면도이다. 그러나, 본 발명은 구체적으로 청구된 것을 제외하고는 특정 유형의 디바이스로 제한되지 않는 것으로 이해된다. 본 방법 전에, 동안, 후에 추가적인 단계들이 제공될 수 있고, 전술된 단계들 중 일부는 본 방법의 다른 실시예에서 대체되거나 제거될 수 있는 것으로 더 이해된다.
도 1a 내지 도 1b를 참조하면, PMOS 디바이스 프리커서(100)가 제공될 수 있다. 디바이스 프리커서(100)는 기판(102)을 포함한다. 일부 실시예에서, 기판(102)은 결정 구조에서 실리콘(silicon) 또는 게르마늄(germanium)과 같은 원소 반도체를 포함할 수 있다. 기판(102)은 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비화물(gallium arsenic), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 인듐 안티몬화물(indium antimonide) 또는 이들의 조합과 같은 화합물 반도체를 더 포함할 수 있다. 가능한 기판(102)은 반도체-온-절연체(semiconductor-on-insulator) 기판, 예를 들어, 실리콘-온-절연체(silicon-on-insulator: SOI), SiGe-온-절연체(SiGe-On-Insulator: SGOI), Ge-온-절연체(Ge-On-Insulator) 기판을 더 포함할 수 있다. 예를 들어, SOI 기판은 산소 주입에 의한 분리(separation by implantation of oxygen)(SIMOX), 웨이퍼 접합 및/또는 다른 적절한 방법을 사용하여 제조될 수 있다. 본 실시예에서, 기판(102)은 벌크(bulk) 실리콘 기판을 포함한다. 일부 실시예에서, 여러 도핑된 구역은 기판(102)에 더 포함될 수 있다.
도 1a 내지 도 1b를 더 참조하면, PMOS 디바이스 프리커서는 기판(102) 상에 형성된 하나 이상의 핀(110)을 포함한다. PMOS 디바이스 프리커서(100)에 있는 각 핀(110)은 기판(102) 상에 형성된 하나 이상의 반도체 층(104)을 포함할 수 있다. 일부 실시예에서, 반도체 층(104)은 게르마늄(Ge), 실리콘(Si), 갈륨 비화물(GaAs), 실리콘 게르마늄(SiGe), 갈륨 비화물 인화물(gallium arsenide phosphide)(GaAsP) 또는 다른 적절한 물질을 포함한다. 본 실시예에서, 반도체 층(104)은 SiGex를 포함하고, 여기서 SiGex 층(104)에서 Ge의 농도 퍼센트 x은 약 10% 내지 약 100% 범위에 있을 수 있다. 반도체 층(104)의 두께는 약 10 nm 내지 약 80 nm 범위에 있을 수 있다.
도 1a 내지 도 1b에 도시된 바와 같이, PMOS 디바이스 프리커서(100)는 하나 이상의 아이솔레이션 구역(isolation region)(120)을 더 포함할 수 있다. 아이솔레이션 구역(120)은 핀(110)을 서로 아이솔레이션하도록 기판(102) 상에 형성된다. 아이솔레이션 구역(120)은 전통적인 아이솔레이션 기술, 예를 들어, 얕은 트렌치 아이솔레이션(shallow trench isolation: STI)을 사용하여 형성되어, 핀(110)을 한정하고 전기적으로 아이솔레이션할 수 있다. 일부 예에서, 아이솔레이션 구역(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시질화물(oxynitride), 다른 적절한 물질 또는 이들의 조합을 포함할 수 있다.
PMOS 디바이스 프리커서(100)의 핀(110) 및 아이솔레이션 구역(120)을 형성하는 처리는 여러 실시예를 포함할 수 있다. 일부 예에서, 핀(110)은 아이솔레이션 구역(120)을 형성하기 전에 ("아이솔레이션-나중 공정(isolation-last process)") 형성될 수 있다. 아이솔레이션-나중 공정은 반도체 층(104)을 증착하고, 포토리소그래피를 수행하고, 아이솔레이션 구역(120)에 대응하는 트렌치를 (예를 들어, 건식 에칭 및/또는 습식 에칭을 사용하여) 에칭하여 핀(110)을 노출하며, 및 (예를 들어, 화학적 증기 증착 공정을 사용하여) 하나 이상의 유전체 물질로 트렌치를 충전하여 아이솔레이션 구역(120)을 형성하는 것을 포함할 수 있다.
일부 예에서, 반도체 층(104)은 화학적 증기 증착(chemical vapor deposition: CVD), 증기 위상 에피택시(Vapor Phase Epitaxy: VPE), 초고진공(ultra high vacuum: UHV)-CVD, 분자 빔 에피택시(molecular beam epitaxy: MBE) 및/또는 다른 적절한 공정과 같은 에피택시얼 성장 공정으로 증착될 수 있다. 이후 아이솔레이션 구역(120)에 대응하는 트렌치가 기판(102) 및 반도체 층(104)에 형성되어 핀(110)을 형성할 수 있다. 아이솔레이션 구역(120)에 대응하는 트렌치는 리소그래피 및 에칭 공정을 사용하여 형성될 수 있다. 포토리소그래피 공정은 기판(102) 및 반도체 층(104) 위에 포토레지스트 층(레지스트)을 형성하는 단계, 이 레지스트를 패턴으로 노출하는 단계, 노출 후 베이킹 공정을 수행하는 단계, 및 레지스트를 현상하여 레지스트를 포함하는 마스킹 요소를 형성하는 단계를 포함할 수 있다. 기판(102) 및 증착된 반도체 층(104)은 임의의 적절한 건식 에칭 및/또는 습식 에칭 방법에 의해 마스킹 요소를 사용하여 리세스될 수 있다. 리세스 공정은 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정에 사용되는 반응 가스는 수소 플루오라이드(hydrogen fluoride)(HF), 암모니아(NH3), 질소 트리플루오라이드(nitrogen trifluoride)(NF3), 붕소 트리클로라이드(boron trichloride)(BCl3), 염소(Cl2), 수소 브롬화물(hydrogen bromide)(HBr), 산소(O2) 및/또는 등이나 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 유도 결합 플라즈마(inductively coupled plasma: ICP), 변압기 결합 플라즈마(transformer coupled plasma: TCP), 전자 사이클로트론 공진(electron cyclotron resonance: ECR), 반응성 이온 에칭(reactive ion etch: RIE) 및/또는 등을 사용하는 단계를 더 포함할 수 있다. 습식 에칭 공정은 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide: TMAH), 희석된(diluted) 수소 플루오라이드(HF) 또는 다른 적절한 에칭제와 같은 에칭제를 사용하는 것을 포함할 수 있다. 리세스 공정을 사용하여 아이솔레이션 구역(120)에 대응하는 트렌치를 형성한 후, 아이솔레이션 구역(120)은 증착되어 트렌치를 충전할 수 있다. 일부 예에서, 충전된 트렌치는 실리콘 질화물 또는 실리콘 산화물로 충전된 열 산화물 라이너(liner) 층과 같은 다층 구조를 구비할 수 있다. 일부 실시예에서, 화학적 기계적인 연마(chemical mechanical polishing: CMP) 공정을 수행하여 초과 유전체 물질(excessive dielectric material)을 제거하고 아이솔레이션 구역(120)의 상부 표면을 평탄화할 수 있다.
일부 대안적인 예에서, 핀(110)은 아이솔레이션 구역(120)을 형성한 후에 ("아이솔레이션-우선 공정(isolation-first process)") 형성될 수 있다. 아이솔레이션-우선 공정은 기판(102) 상에 아이솔레이션 층을 증착하고, 포토리소그래피를 사용하여 아이솔레이션 층을 패터닝하고, 리세스를 수행하여 핀(110)에 대응하는 트렌치를 형성하고, 트렌치에서 기판(102) 상에 반도체 층(104)을 에피택시얼로 성장시키거나 증착시켜 핀(100)에 대응하는 트렌치를 충전하는 단계를 포함할 수 있다. PMOS 디바이스 프리커서(100)의 표면은 CMP 공정을 사용하여 평탄화될 수 있다.
도 1a 내지 도 1b를 더 참조하면, PMOS 디바이스 프리커서(100)는 소스/드레인 구역(140) 및 게이트 구역(130)을 더 포함한다. 실시예의 개선에서, 소스/드레인 구역(140) 중 하나는 소스 구역이고, 소스/드레인 구역(140) 중 다른 하나는 드레인 구역이다. 소스/드레인 구역(140)은 게이트 구역(130)에 의해 분리된다.
게이트-나중 공정을 사용하는 일 실시예에서, 게이트 스택(gate stack)은 더미 게이트(dummy gate)이고, 후속 스테이지에서 최종 게이트 스택으로 대체될 수 있다. 특히, 더미 게이트 스택은 높은-k 유전체 층(high-k dielectric layer)(HK) 및 금속 게이트 전극(metal gate electrode)(MG)으로 차후에 교체되는 것이다. 더미 게이트 스택은 게이트 구역(130)에 및 핀(110) 및 아이솔레이션 구역(120) 상에 형성될 수 있다. 일 실시예에서, 더미 게이트 스택은 유전체 층, 전극 층 및 게이트 하드 마스크를 포함할 수 있다. 유전체 층은 실리콘 산화물, 실리콘 질화물, 높은-k 유전체 물질 또는 다른 적절한 물질을 포함할 수 있다. 전극 층은 다결정 실리콘(폴리실리콘)을 포함할 수 있다. 게이트 하드 마스크는, 예를 들어, 실리콘 질화물, 실리콘 옥시질화물, 실리콘 카바이드 및/또는 등과 같은 적절한 유전체 물질을 포함할 수 있다.
더미 게이트 스택은 증착 및 패터닝을 포함하는 적절한 과정에 의해 형성될 수 있다. 증착은 CVD, 물리적인 증기 증착(physical vapor deposition: PVD), ALD, 열 산화, 다른 적절한 기술 또는 이들의 조합을 포함할 수 있다. 패터닝 공정은 리소그래피 및 에칭 공정을 더 포함할 수 있다. 리소그래피 공정은 포토레지스트(또는 레지스트) 코팅(예를 들어, 스핀온 코팅(spin-on coating)), 소프트 베이킹(soft baking), 마스크 정렬, 노출, 노출 후 베이킹, 포토레지스트 현상, 린싱(rinsing), 건조(예를 들어, 하드 베이킹), 다른 적절한 공정 및/또는 이들의 조합을 포함한다. 에칭 공정은 건식 에칭, 습식 에칭 및/또는 다른 에칭 방법(예를 들어, 반응성 이온 에칭)을 포함한다. 더미 게이트 스택을 패터닝한 후, 더미 게이트 스택은 소스/드레인 구역(140)에 트렌치를 형성하도록 리세스될 수 있다. 리세스 공정은 건식 에칭 공정, 습식 에칭 공정 및/또는 이들의 적절한 조합을 포함할 수 있다.
소스/드레인 구역(140) 내 트렌치에 소스/드레인 피처(142)를 형성하기 전에, 측벽 스페이서는 리세스된 더미 게이트를 따라 형성될 수 있다. 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 카바이드, 실리콘 옥시질화물 또는 이들의 조합과 같은 유전체 물질을 포함할 수 있다. 측벽 스페이서는 다수의 층을 포함할 수 있다. 측벽 스페이서를 형성하는 일반적인 방법은 게이트 스택 상에 유전체 물질을 증착하는 단계 및 이후 유전체 물질을 비등방성으로 다시 에칭하는 단계를 포함할 수 있다. 다시 에칭하는 공정은 에칭 선택성, 유연성(flexibility) 및 원하는 오버에칭 제어(overetch control)를 제공하는 다단 에칭(multiple-step etching) 단계를 포함할 수 있다.
도 1a를 더 참조하면, 소스/드레인 피처(142)는 소스/드레인 구역(140)에 형성될 수 있다. 일부 예에서, 소스/드레인 구역(140)에서 핀(110)의 상부 부분은 나머지 반도체 층(104) 또는 기판(102)이 원하는 높이로 남도록 리세스될 수 있다. 소스/드레인 피처(142)는 하나 이상의 에피택시얼 성장 공정에 의해 형성될 수 있다. 소스/드레인 피처(142)는 에피택시얼 공정 동안 제 자리에 도핑될 수 있다. 예를 들어, 에피택시얼로 성장된 SiGe 소스/드레인 피처는 붕소로 도핑될 수 있고; 에피택시얼로 성장된 Si 에피택시얼 소스/드레인 피처는 탄소로 도핑되어 실리콘:탄소(Si:C) 소스/드레인 피처를 형성하거나, 인(phosphorous)으로 도핑되어 실리콘:인(phosphor)(Si:P) 소스/드레인 피처를 형성하거나, 또는 탄소 및 인으로 도핑되어 실리콘 탄소 인(SiCP) 소스/드레인 피처를 형성할 수 있다. 일부 실시예에서, 소스/드레인 피처(142)는 제 자리에 도핑되지 않고, 주입 공정(즉, 정션(junction) 주입 공정)을 수행하여 소스/드레인 피처(142)를 도핑할 수 있다. 하나 이상의 도핑 공정을 사용하여 광 도핑된 드레인(light doped drain: LDD) 피처 및 고도로 도핑된 소스 및 드레인 피처를 형성할 수 있다. 일부 실시예에서, 하나 이상의 어닐링(annealing) 공정을 수행하여 소스/드레인 에피택시얼 피처를 활성화시킬 수 있다. 어닐링 공정은 급속 열 어닐링(rapid thermal annealing: RTA) 및/또는 레이저 어닐링 공정을 포함할 수 있다.
도 1을 더 참조하면, 층간 유전체(interlayer dielectric: ILD) 층(150)은 소스/드레인 피처(142) 상에 및 게이트 구역(130)의 갭(gap)들 사이에 형성될 수 있다. ILD 층(150)은 실리콘 산화물, 실리콘 옥시질화물, 낮은 k 유전체 물질 또는 다른 적절한 유전체 물질을 포함한다. ILD 층(150)은 단일 층 또는 대안적인 다수의 층을 포함할 수 있다. ILD 층(150)은 CVD, ALD, 플로우가능한(flow-able) CVD 및 스핀온(예를 들어, 스핀온 유전체, 예를 들어, 스핀온 글래스(SOG))과 같은 적절한 기술에 의해 형성될 수 있다. ILD 층(150)을 형성한 후, 화학적 기계적인 연마(CMP) 공정을 수행하여 초과 ILD 층(720)을 제거하고 상부 표면을 평탄화할 수 있다.
도 1을 더 참조하면, 더미 게이트 스택은 하나 이상의 게이트 트렌치(132)를 형성하도록 제거된다. 더미 게이트 스택은 핀(110) 및 아이솔레이션 구역(120)에 대해서 적절한 에칭 선택성을 구비하도록 설계된 에칭 공정(예를 들어, 선택적인 습식 에칭 또는 선택적인 건식 에칭)에 의해 제거될 수 있다. 에칭 공정은 각 에칭제로 하나 이상의 에칭 단계를 포함할 수 있다. 게이트 하드 마스크 층 및 스페이서가 또한 제거된다. 대안적으로, 더미 게이트 스택은 포토리소그래피 패터닝 및 에칭 공정을 포함하는 일련의 공정에 의해 제거될 수 있다. 본 실시예에서, 더미 게이트 스택을 제거한 후, 게이트 트렌치(132)에서 핀(110) 및 아이솔레이션 구역(120)의 상부 부분은 노출된다.
도 2를 참조하면, 산화물 층(160)은 게이트 트렌치(132)에 노출된 핀(110)의 상부 부분의 표면 상에 형성된다. 산화물 층(160)은 성막 공정을 사용하여 형성될 수 있다. SiGe와 같은 높은 이동도(mobility)를 갖는 채널 물질을 사용하기 위하여, 낮은 온도 증착 공정이 디바이스의 성능을 보존하고 디바이스의 저하를 피하는데 바람직하다. 낮은 온도 증착 공정은 CVD, PVD, PEALD(플라스마 강화된(Plasma enhanced) ALD), ALD, MLD(분자 층 증착), 열 산화, 다른 적절한 기술 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 하나 이상의 프리커서, 예를 들어, Si[(C2H5)2N]2H2, O2는 낮은 온도 증착 공정에 사용될 수 있다.
본 실시예에서, 상기 산화물 층(160)은 플라즈마 강화된 ALD 공정을 사용하여 형성된다. 플라즈마 강화된 ALD 공정은 약 150℃ 내지 약 400℃의 온도 범위에서 수행될 수 있다. 일부 바람직한 실시예에서, 플라즈마 강화된 ALD 공정은 350℃ 이하의 온도에서 수행된다. 일부 실시예에서, 산소(O2) 플라즈마는 약 5 W 내지 약 1000 W의 전력 범위에서 플라즈마 강화된 ALD 공정에서 사용된다. 일부 바람직한 실시예에서, 플라즈마 강화된 ALD 공정에 적용되는 전력은 약 10 W 내지 약 30 W의 범위에 있을 수 있다. O2 흐름 속도는 약 10 sccm 내지 약 1000 sccm의 범위에 있을 수 있다. 플라즈마 처리는 약 10 초 내지 약 150 초의 시간 범위에서 수행될 수 있다. 일부 실시예에서, NO2, O3 또는 CO2가 플라즈마 강화된 ALD 공정에서 사용될 수 있다.
도 2를 더 참조하면, 플라즈마 강화된 ALD 공정 후, 플라즈마 처리 공정은 PMOS 디바이스 프리커서(100)에 더 수행될 수 있다. 일부 실시예에서, 산소(O2) 플라즈마는 플라즈마 처리에 사용되고, 무선 주파수(radio frequency: RF) 전력이 약 10 W 내지 약 1000 W의 범위에 적용될 수 있다. 일부 바람직한 실시예에서, 플라즈마 처리에 적용된 RF 전력은 약 200 W 내지 약 600 W의 범위에 있을 수 있다. 일부 실시예에서, O2 플라즈마가 이전의 플라즈마 강화된 ALD 공정에 사용될 때, 플라즈마 강화된 ALD 공정에 사용된 O2 플라즈마의 전력은 플라즈마 처리 공정에 사용된 O2 플라즈마의 전력 미만이다. O2 흐름 속도는 약 10 sccm 내지 약 1000 sccm의 범위에 있을 수 있다. 플라즈마 처리는 약 10 초 내지 약 150 초의 시간 범위에서 수행될 수 있다. 플라즈마 처리는 350℃ 이하의 온도에서 수행될 수 있다. 일부 실시예에서, 플라즈마 강화된 ALD 공정 및 플라즈마 처리는 동일한 증착 도구에서 제 자리에서 수행될 수 있다. 일부 대안적인 실시예에서, 플라즈마 강화된 ALD 공정 및 플라즈마 처리는 상이한 증착 도구에서 수행될 수 있다.
도 2에 도시된 바와 같이, 플라즈마 강화된 ALD 공정 이후에 플라즈마 처리를 수행한 후, 산화물 층(160)이 게이트 트렌치(132)에 노출된 핀(110)의 상부 부분을 랩핑(wrap around)하도록 형성된다. 본 실시예에서, 산화물 층(160)은 게이트 트렌치(132)에서 노출된 SiGex 층(104)의 표면 상에 형성된다. 산화물 층(160)의 두께는 약 0.5 nm 내지 약 4 nm의 범위에 있을 수 있다. 예를 들어, PMOS 디바이스 프리커서(100)가 입력/출력(I/O) 디바이스에 사용될 때, 산화물 층(160)의 두께는 약 2.5 nm 내지 약 4 nm의 범위에 있을 수 있다. PMOS 디바이스 프리커서(100)가 코어 디바이스에 사용될 때, 산화물 층(160)의 두께는 약 0.5 nm 내지 약 1.5 nm의 범위에 있을 수 있다. 일부 실시예에서, 산화물 층(160)은 단일-층 구조 또는 다층 구조를 포함할 수 있다.
플라즈마 처리 동안, Ge는 핀(110)으로부터 성막된 산화물 층(160)으로 확산될 수 있어서, 산화물 층(160)은 실리콘 게르마늄 산화물(SiGexOy)(y>0)을 포함할 수 있고, 산화물 층(160)에서 농도 Ge는 0%를 초과한다. Ge의 농도는 산화물 층(160)에서의 상이한 위치에 따라 변할 수 있다. 일부 예에서, 산화물 층(160)에서 Ge의 농도 x는 산화물 층(160)의 내부 표면(162)으로부터 외부 표면(164)으로 연장하는 방향으로 그레이드된 변화(graded change)를 구비할 수 있고, 예를 들어, Ge의 농도 x는 산화물 층(160)의 내부 표면(162)으로부터 외부 표면(164) 쪽으로 가면서 감소할 수 있다. Ge의 농도는 핀(110)의 중심으로부터 핀(110)의 표면(예를 들어, 표면(162)) 쪽으로 가면서 증가할 수 있다. 예를 들어, 핀(110)의 표면(162)에서 Ge의 농도는 핀(110)의 중심에서 Ge의 농도를 적어도 10% 초과할 수 있다. 일부 바람직한 실시예에서, 핀(110)의 표면(162)에서 Ge의 농도는 핀(110)의 표면을 약 10% 내지 약 30% 초과할 수 있다. 도 2에 도시된 일부 실시예에서, 핀(110)으로부터 산화물 층(160)으로 Ge의 확산 깊이(dd)는 내부 표면(162)으로부터 Ge의 농도가 실질적으로 0이 되는 위치로 확산하는 Ge의 거리일 수 있다. 확산 깊이(dd)는 1 nm 이상일 수 있다. 예를 들어, 확산 깊이(dd)는 산화물 층(160)에서 약 2 nm 내지 약 3 nm의 범위일 수 있다.
플라즈마 처리 동안, Ge는 핀의 상부 부분으로부터 하부 부분 쪽으로 이동(migrate)할 수 있다. 도 2에 도시된 바와 같이, Ge는 각 핀(110) 부근 구역에서 각 핀의 측면을 따라 이동하며 반도체 층(104)과 기판(102) 사이의 인터페이스(165) 부근 아래쪽으로 돌출하는 부분(166)을 형성할 수 있다. 일부 실시예에서, 핀 높이를 따라 아래쪽으로 돌출하는 부분(166)의 크기에 대응하는 이동 깊이(md)는 약 1.5 nm 내지 약 6 nm의 범위에 있을 수 있다. 일부 바람직한 실시예에서, 아래쪽으로 돌출하는 부분(166)의 이동 깊이(md)는 약 2.2 nm 내지 약 4.8 nm의 범위에 있을 수 있다. 일부 실시예에서, 아래쪽으로 돌출하는 부분(166)에서 Ge의 농도는 구배 분포(gradient distribution)를 구비할 수 있다.
도 3a 내지 도 3b를 참조하면, 높은-K(HK) 유전체 층(134) 및 금속 게이트(MG) 전극(136)을 구비하는 게이트 스택(133)이 게이트 구역(130)에 형성될 수 있다. 일부 실시예에서, HK 유전체 층(134) 및 MG 전극(136)은 산화물 층(160)을 랩핑하며 핀(110)의 표면을 커버하도록 형성될 수 있다. HK 유전체 층(134)은 ALD, CVD, 금속-유기 CVD(metal-organic CVD: MOCVD), 물리적인 증기 증착(PVD), 열 산화, 이들의 조합과 같은 임의의 적절한 기술 또는 다른 적절한 기술에 의해 산화물 층(160)을 랩핑하며 이 산화물 층 상에 증착될 수 있다. HK 유전체 층(134)은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 옥시질화물(SiON) 또는 다른 적절한 물질을 포함할 수 있다.
MG 전극(136)은 단일 층 또는 다층, 예를 들어, 금속 층, 라이너 층, 습윤 층 및 접착 층을 포함할 수 있다. MG 전극(136)은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W 또는 임의의 적절한 물질을 포함할 수 있다. MG 전극(136)은 ALD, PVD, CVD 또는 다른 적절한 공정에 의해 형성될 수 있다. CMP 공정은 증착 공정 후에 수행되어 초과 MG 전극(136)을 제거할 수 있다. CMP 공정은 게이트 구역(130) 및 PMOS 디바이스 프리커서(100)에서 ILD 층(150)에 실질적으로 평탄한 상부 표면을 제공한다.
도 4a 내지 도 4b, 도 5, 및 도 6a 내지 도 6b는 본 발명의 일부 실시예에 따른 여러 제조 단계에서 NMOS FinFET 디바이스 프리커서(200)를 도시하는 개략 측면도 및/또는 대응하는 단면도이다. 도 4a 내지 도 4b에 도시된 바와 같이, NMOS 디바이스 프리커서(200)는 기판(202), 이 기판(202) 상에 형성되고 하나 이상의 아이솔레이션 구역(220)에 의해 분리된 하나 이상의 핀(210)을 포함한다. NMOS 디바이스 프리커서(200)는 게이트 구역(230) 및 소스/드레인 구역(240)을 더 포함한다. 소스/드레인 피처(242)는 소스/드레인 구역(240)에 형성될 수 있고, 층간 유전체(ILD) 층(250)은 소스/드레인 피처(242) 상에 및 게이트 구역(230)의 갭들 사이에 형성될 수 있다. 게이트 트렌치(232)는 게이트 구역(230)에 형성되어 도 4a 내지 도 4b에 도시된 바와 같이 하나 이상의 핀(210)을 노출할 수 있다. 일부 실시예에서, 기판(202), 아이솔레이션 구역(220), 게이트 구역(230), 소스/드레인 구역(240), 소스/드레인 피처(242), ILD 층(250) 및 게이트 트렌치(232)를 위한 물질 및 형성 공정은 도 1a 내지 도 1b에 대해 설명된 바와 같은 기판(102), 아이솔레이션 구역(120), 게이트 구역(130), 소스/드레인 구역(140), 소스/드레인 피처(142), ILD 층(150) 및 게이트 트렌치(132)와 실질적으로 유사할 수 있다.
도 4a 내지 도 4b에 도시된 바와 같이, 핀은 하나 이상의 반도체 층을 포함할 수 있다. 일부 실시예에서, 각 핀(210)은 기판(202) 상에 형성된 제1 반도체 층(204), 및 이 제1 반도체 층(204) 상에 형성된 제2 반도체 층(204)을 포함한다. 일부 실시예에서, 제1 반도체 층(204) 및 제2 반도체 층(206) 각각은 게르마늄(Ge), 실리콘(Si), 갈륨 비화물(GaAs), 실리콘 게르마늄(SiGe), 갈륨 비화물 인화물(GaAsP) 또는 다른 적절한 물질을 포함할 수 있다. 본 실시예에서, 기판(202)은 Si을 포함하고, 제1 반도체 층(204)은 SiGex를 포함하고, 제2 반도체 층은 Si를 포함한다. 제1 반도체 층(204)의 두께는 약 10 nm 내지 약 1500 nm의 범위에 있을 수 있다. SiGex 층(204)에서 Ge의 농도 퍼센트 x는 약 10% 내지 약 100%의 범위에 있을 수 있다. 제2 반도체 층(206)의 두께는 약 10 nm 내지 약 80 nm의 범위에 있을 수 있다. 일부 실시예에서, 제1 반도체 층(204) 및 제2 반도체 층(206)을 포함하는 핀(210)을 형성하는 것은 아이솔레이션-나중 공정을 사용하여 아이솔레이션 구역(220)을 형성하기 전에 형성될 수 있고, 또는 핀(210)은 PMOS 디바이스 프리커서(100)에 대해 설명된 바와 같이 아이솔레이션-우선 공정을 사용하여 아이솔레이션 구역(220)을 형성한 후에 형성될 수 있다.
도 5를 참조하면, 산화물 층(260)은 게이트 트렌치(232)에 노출된 핀(210)의 상부 부분의 표면 상에 형성된다. 산화물 층(260)은 저온 증착 공정을 사용하여 형성될 수 있다. 저온 증착 공정은 CVD, PVD, PEALD(플라즈마 강화된 ALD), ALD, MLD(분자 층 증착), 열 산화, 다른 적절한 기술 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, Si[(C2H5)2N]2H2, O2와 같은 하나 이상의 프리커서가 저온 증착 공정에 사용될 수 있다.
본 실시예에서, 산화물 층(260)은 플라즈마 강화된 ALD 공정을 사용하여 형성된다. 플라즈마 강화된 ALD 공정은 약 150℃ 내지 약 400℃의 온도 범위에서 수행될 수 있다. 일부 바람직한 실시예에서, 플라즈마 강화된 ALD 공정은 350℃ 이하의 온도에서 수행된다. 일부 실시예에서, 산소(O2) 플라즈마는 약 5 W 내지 약 1000 W의 전력 범위에서 플라즈마 강화된 ALD 공정에 사용된다. 일부 바람직한 실시예에서, 플라즈마 강화된 ALD 공정에서 인가된 전력은 약 10 W 내지 약 30 W의 범위에 있을 수 있다. O2 흐름 속도는 약 10 sccm 내지 약 1000 sccm의 범위에 있을 수 있다. 플라즈마 처리는 약 10 초 내지 약 150 초의 시간 범위에서 수행될 수 있다. 일부 실시예에서, NO2, O3 또는 CO2는 플라즈마 강화된 ALD 공정에서 사용될 수 있다.
도 5를 더 참조하면, 플라즈마 강화된 ALD 처리 후에, 플라즈마 처리 공정은 NMOS 디바이스 프리커서(200)에 더 수행될 수 있다. 일부 실시예에서, 산소(O2) 플라즈마는 플라즈마 처리에 사용되고, 무선 주파수(RF) 전력은 약 10 W 내지 약 1000 W의 범위에서 적용될 수 있다. 일부 바람직한 실시예에서, 플라즈마 처리에 적용된 RF 전력은 약 200 W 내지 약 600 W의 범위에 있을 수 있다. 일부 실시예에서, O2 플라즈마가 이전의 플라즈마 강화된 ALD 공정에서 사용될 때, 플라즈마 강화된 ALD 공정에 사용되는 O2 플라즈마의 전력은 플라즈마 처리 공정에 사용되는 O2 플라즈마의 전력 미만이다. O2 흐름 속도는 약 10 sccm 내지 약 1000 sccm의 범위에 있을 수 있다. 플라즈마 처리는 약 10 초 내지 약 150 초의 시간 범위에서 수행될 수 있다. 플라즈마 처리는 350℃ 이하의 온도에서 수행될 수 있다. 일부 실시예에서, 플라즈마 강화된 ALD공정 및 플라즈마 처리는 동일한 증착 도구에서 제 자리에서 수행될 수 있다. 일부 대안적인 실시예에서, 플라즈마 강화된 ALD 공정 및 플라즈마 처리는 상이한 증착 도구에서 수행될 수 있다.
도 5에 도시된 바와 같이, 플라즈마 강화된 ALD 공정 후에 플라즈마 처리를 수행한 후, 산화물 층(260)은 게이트 트렌치(232)에 노출된 핀(210)의 상부 부분을 랩핑하도록 형성된다. 본 실시예에서, 산화물 층(260)은 게이트 트렌치(232)에 노출된 Si 층(206)의 표면 상에 형성된다. 산화물 층(260)의 두께는 약 0.5 nm 내지 약 4 nm의 범위에 있을 수 있다. 예를 들어, NMOS 디바이스 프리커서(200)가 입력/출력(I/O) 디바이스에 사용될 때, 산화물 층(260)의 두께는 약 2.5 nm 내지 약 4 nm의 범위에 있을 수 있다. NMOS 디바이스 프리커서(200)가 코어 디바이스에 사용될 때, 산화물 층(260)의 두께는 약 0.5 nm 내지 약 1.5 nm의 범위에 있을 수 있다. 일부 실시예에서, 산화물 층(260)은 단일-층 구조 또는 다층 구조를 포함할 수 있다.
도 2에 도시된 일부 실시예에서, 핀(110)으로부터 산화물 층(160)으로 Ge의 확산 깊이(dd)는 내부 표면(162)으로부터 Ge의 농도가 실질적으로 0이 되는 위치로 확산하는 Ge의 거리일 수 있다. 확산 깊이(dd)는 1 nm 이상일 수 있다. 예를 들어, 확산 깊이(dd)는 산화물 층(160)에서 약 2 nm 내지 약 3 nm의 범위에 있을 수 있다.
플라즈마 처리 동안, Ge는 각 핀(210)의 SiGex 층(204)으로부터 성막된 산화물 층(260)으로 확산할 수 있어서, 산화물 층(260)은 실리콘 게르마늄 산화물(SiGexOy)(y>0)을 포함할 수 있고, 산화물 층(160)에서 농도 Ge는 0%를 초과한다. Ge의 농도 x는 산화물 층(260)에서의 상이한 위치에 따라 변할 수 있다. 일부 예에서, 산화물 층(260)에서 Ge의 농도 x는 산화물 층(260)의 내부 표면(262)으로부터 외부 표면(264) 쪽으로 연장하는 방향으로 그레이드된 변화를 구비할 수 있고, 예를 들어, Ge의 농도 x는 산화물 층(260)의 내부 표면(262)으로부터 외부 표면(264)으로 가면서 감소할 수 있다. Ge의 농도는 핀(210)의 중심으로부터 핀(210)의 표면(예를 들어, 표면(262)) 쪽으로 가면서 증가할 수 있다. 예를 들어, 핀(210)의 표면(262)에서 Ge의 농도는 핀(210)의 중심에서 Ge의 농도보다 적어도 10% 초과할 수 있다. 일부 바람직한 실시예에서, 핀(210)의 표면(262)에서 Ge의 농도는 핀(210)의 표면보다 약 10% 내지 약 30% 초과할 수 있다. 도 5에 도시된 일부 실시예에서, 핀(210)으로부터 산화물 층(260)으로 가면서 Ge의 확산 깊이(dd)는 내부 표면(262)으로부터 Ge의 농도가 실질적으로 0이 되는 위치로 확산하는 Ge의 거리일 수 있다. 확산 깊이(dd)는 1 nm 이상일 수 있다. 예를 들어, 확산 깊이(dd)는 산화물 층(260)에서 약 2 nm 내지 약 3 nm의 범위에 있을 수 있다.
플라즈마 처리 동안, Ge는 SiGex 층(204)으로부터 Si 층(206) 쪽으로 상향 이동할 수 있다. 도 5에 도시된 바와 같이, Ge는 각 핀(210) 부근 구역에서 각 핀의 측면을 따라 이동하며 제1 반도체 층(204)과 제2 반도체 층(206) 사이의 인터페이스(265) 부근 상향 돌출 부분(266)을 형성할 수 있다. 일부 실시예에서, 핀의 높이를 따라 상향 돌출 부분(266)의 크기에 대응하는 이동 깊이(md)는 약 1.5 nm 내지 약 6 nm의 범위에 있을 수 있다. 일부 바람직한 실시예에서, 상향 돌출 부분(266)의 이동 깊이(md)는 약 2.2 nm 내지 약 4.8 nm 범위에 있을 수 있다.
도 6a 내지 도 6b를 참조하면, 높은-K(HK) 유전체 층(234) 및 금속 게이트(MG) 전극(236)을 포함하는 게이트 스택 233이 게이트 구역(230)에 형성될 수 있다. 일부 실시예에서, HK 유전체 층(234) 및 MG 전극(236)은 산화물 층(260)을 랩핑하여 핀(210)의 표면을 커버하도록 형성될 수 있다. HK 유전체 층(234)은 ALD, CVD, 금속-유기 CVD(MOCVD), 물리적인 증기 증착(PVD), 열 산화, 이들의 조합과 같은 임의의 적절한 기술 또는 다른 적절한 기술에 의해 산화물 층(260)을 랩핑하여 이 산화물 층 상에 증착될 수 있다. HK 유전체 층(234)은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 옥시질화물(SiON) 또는 다른 적절한 물질을 포함할 수 있다.
MG 전극(236)은 단일 층 또는 다층, 예를 들어, 금속 층, 라이너 층, 습윤 층 및 접착 층을 포함할 수 있다. MG 전극(236)은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W 또는 임의의 적절한 물질을 포함할 수 있다. MG 전극(236)은 ALD, PVD, CVD 또는 다른 적절한 공정에 의해 형성될 수 있다. CMP 공정은 증착 공정 후에 수행되어 초과 MG 전극(236)을 제거할 수 있다. CMP 공정은 게이트 구역(230) 및 NMOS 디바이스 프리커서(200)에서 ILD 층(250)에 실질적으로 평탄한 상부 표면을 제공한다.
PMOS 디바이스 프리커서(100)의 산화물 층(160) 및 NMOS 디바이스 프리커서(200)의 산화물 층(260)을 형성하는 공정은 본 발명에 설명된 바와 같이 게이트-나중 공정을 포함하지만, 산화물 층(160) 및/또는 산화물 층(260)은 게이트-처음 공정에서 형성될 수도 있는 것으로 이해된다. 산화물 층(160) 및/또는 산화물 층(260)은 I/O 디바이스 또는 코어 디바이스에 적용될 수 있다.
도 7은 본 발명의 일부 실시예에 따라 PMOS 디바이스 프리커서(100) 및/또는 NMOS 디바이스 프리커서(200)를 제조하는 방법(300)을 도시하는 흐름도이다. 방법(300)은 FinFET 디바이스 프리커서를 제공하는 공정(302), 핀 상에 산화물 층을 성막하는 공정(304), 성막된 산화물 층에 플라즈마 처리를 수행하는 공정(306), 및 산화물 층 상에 높은-K(HK) 유전체 층 및 금속 게이트(MG) 전극을 형성하는 공정(308)을 포함한다. 추가적인 공정이 도 7의 방법(300) 전에, 동안 및 후에 제공될 수 있고, 일부 다른 공정이 본 명세서에 간략히 설명될 수 있는 것으로 이해된다.
공정(302)에서, FinFET 디바이스 프리커서, 예를 들어, PMOS 디바이스 프리커서(100) 및/또는 NMOS 디바이스 프리커서(200)가 제공된다. 일부 실시예에서, FinFET 디바이스 프리커서는 기판, 이 기판 상에 형성되고 하나 이상의 아이솔레이션 구역에 의해 분리된 하나 이상의 핀을 포함한다. 게이트 구역은 인접한 소스/드레인 구역들 사이에 형성될 수 있고. 소스/드레인 피처는 소스/드레인 구역에 형성될 수 있고, ILD 층은 소스/드레인 피처 상에 형성될 수 있다. 게이트 트렌치는 게이트 구역에 형성될 수 있다.
공정(304)에서, 산화물 층은 각 핀의 표면 상에 성막된다. 산화물 층은 CVD, PVD, ALD, 열 산화, 다른 적절한 기술 또는 이들의 조합을 포함하는 적절한 증착 공정을 사용하여 게이트 트렌치에 노출된 각 핀의 상부 부분 상에 증착될 수 있다. 본 실시예에서, 산화물 층은 저온 증착 방법, 예를 들어, 플라즈마 강화된 ALD 공정을 사용하여 성막된다. 일부 실시예에서, 플라즈마 강화된 ALD 공정은 약 150℃ 내지 약 400℃ 온도 범위에서 수행될 수 있다. 일부 바람직한 실시예에서, 플라즈마 강화된 ALD 공정은 350℃ 이하의 온도에서 수행된다. 산소(O2) 플라즈마는 약 5 W 내지 약 1000 W의 전력 범위에서 플라즈마 강화된 ALD 공정에 사용될 수 있다. 플라즈마 강화된 ALD 공정을 위한 전력 범위는 바람직하게는 약 10 W 내지 약 30 W에 있을 수 있다.
공정(306)에서, 플라즈마 처리가 성막된 산화물 층에 수행된다. 일부 실시예에서, 플라즈마 처리는 약 10 W 내지 약 1000 W의 RF 전력 범위에서 수행될 수 있다. 플라즈마 처리의 전력 범위는 바람직하게는 약 200 W 내지 약 600 W에 있을 수 있다. O2 흐름 속도는 약 10 sccm 내지 약 1000 sccm의 범위에 있을 수 있다. 플라즈마 처리는 약 10 초 내지 약 150 초의 시간 범위 및 약 150℃ 내지 약 400℃의 온도 범위에서 수행될 수 있다. 일부 바람직한 실시예에서, 플라즈마 강화된 ALD 공정은 350℃ 이하의 온도에서 수행된다. 일부 실시예에서, 공정(304)에서 플라즈마 강화된 ALD 공정 및 공정(306)에서 플라즈마 처리는 동일한 증착 도구에서 제 자리에서 수행될 수 있다. 일부 대안적인 실시예에서, 플라즈마 강화된 ALD 공정 및 플라즈마 처리는 상이한 증착 도구에서 수행될 수 있다.
공정(308)에서, HK 유전체 층 및 MG 전극을 포함하는 게이트 스택은 게이트 구역에서 형성될 수 있다. HK 유전체 층 및 MG 전극은 산화물 층을 랩핑하도록 형성될 수 있다.
본 실시예는 산화물 층을 포함하는 FinFET 디바이스를 위한 구조와 방법을 개시한다. 메커니즘은 저온 증착 공정 후에 플라즈마 처리를 사용하여 FinFET 디바이스에 산화물 층을 형성하는 것을 수반한다. 메커니즘은 증가된 밀도, 감소된 습식 에칭 속도 및 개선된 디바이스 성능을 갖는 산화물 층의 개선된 품질을 제공한다. 메커니즘은 게이트 산화물을 형성하는데 감소된 열 예산을 제공하여, CMOS 공정에서 높은 이동도를 갖는 채널 물질을 적용할 수 있게 한다.
본 발명은 반도체 구조를 제공한다. 일부 실시예에 따라, 반도체 구조는 기판, 이 기판 상에 형성된 제1 반도체 층을 각각 포함하는 하나 이상의 핀, 이 하나 이상의 핀 각각의 상부 부분을 랩핑하게 형성된 산화물 층, 및 이 산화물 층을 랩핑하게 형성된 높은-K(HK) 유전체 층 및 금속 게이트(MG) 전극을 포함하는 게이트 스택을 포함한다. 제1 반도체 층은 실리콘 게르마늄(SiGex)을 포함할 수 있고, 산화물 층은 실리콘 게르마늄 산화물(SiGexOy)을 포함할 수 있다.
본 발명은 반도체 디바이스를 형성하는 방법을 제공한다. 일부 실시예에 따라, 본 방법은 디바이스 프리커서를 제공하는 단계를 포함한다. 디바이스 프리커서는 기판 및 이 기판 상에 형성된 하나 이상의 반도체 층을 각각 포함하는 하나 이상의 핀을 포함한다. 본 방법은 이 판 상에 및 하나 이상의 핀들 사이에 형성된 유전체 층에 게이트 트렌치를 형성하는 단계; 이 게이트 트렌치에 노출된 하나 이상의 핀 각각의 상부 부분을 랩핑하도록 산화물 층을 성막하는 단계; 이 성막된 산화물 층에 플라즈마 처리를 수행하는 단계; 및 높은-K(HK) 유전체 층 및 금속 게이트(MG) 전극을 포함하는 게이트 스택을 형성하여 게이트 트렌치를 충전하는 단계를 더 포함한다.
본 발명은 반도체 디바이스를 형성하는 방법을 제공한다. 일부 실시예에 따라, 본 방법은 실리콘(Si) 기판 상에 실리콘 게르마늄(SiGe) 층을 에피택시얼로 성장시키는 단계; 이 SiGe 층 및 Si 기판을 에칭하여 하나 이상의 핀 및 하나 이상의 아이솔레이션 트렌치를 형성하는 단계; 이 하나 이상의 아이솔레이션 트렌치에 하나 이상의 아이솔레이션 피처를 형성하는 단계; 이 기판 상에 형성된 유전체 층에 게이트 트렌치를 형성하는 단계; 이 게이트 트렌치에 노출된 하나 이상의 핀 각각의 상부 부분을 랩핑하도록 산화물 층을 성막하는 단계; 이 성막된 산화물 층에 산소(O2) 플라즈마 처리를 수행하는 단계; 및 높은-K(HK) 유전체 층 및 금속 게이트(MG) 전극을 포함하는 게이트 스택을 형성하여 게이트 트렌치를 충전하는 단계를 포함한다. 산화물 층은 실리콘 게르마늄 산화물(SiGexOy) 층을 포함할 수 있다.
상기 사항은 이 기술 분야에 통상의 지식을 가진 자가 본 발명의 측면을 더 잘 이해할 수 있게 여러 실시예의 특징을 예시한 것이다. 이 기술 분야에 통상의 지식을 가진 자라면 동일한 목적을 수행하고 및/또는 본 명세서에 도입된 실시예의 동일한 장점을 달성하는 다른 공정 및 구조를 설계하거나 변경하는 기초로 본 발명을 용이하게 사용할 수 있다는 것을 이해할 수 있을 것이다. 이 기술 분야에 통상의 지식을 가진 자라면, 이와 균등한 구성이 본 발명의 사상과 범위를 벗어남이 없이 이루어질 수 있다는 것과, 본 발명의 사상과 범위를 벗어남이 없이 본 명세서에 여러 변경, 대체 및 변형이 수행될 수 있다는 것을 이해할 수 있을 것이다.
Claims (10)
- 반도체 디바이스에 있어서,
기판;
상기 기판 위에 형성된 제1 반도체 층을 각각 포함하는 하나 이상의 핀;
상기 하나 이상의 핀 각각의 상부 부분을 감싸도록(wrap over) 형성된 산화물 층; 및
상기 산화물 층을 감싸도록 형성된 하이-K(high-K; HK) 유전체 층 및 금속 게이트(MG) 전극을 포함하는 게이트 스택
을 포함하며,
상기 제1 반도체 층은 실리콘 게르마늄(SiGex)을 포함하고,
상기 산화물 층은 실리콘 게르마늄 산화물(SiGexOy)을 포함하고,
상기 하나 이상의 핀 각각은, 상기 제1 반도체 층 내의 SiGex으로부터 상기 핀의 측면을 따라 상기 기판 쪽으로 이동된 게르마늄(Ge)을 포함하는 하나 이상의 돌출 부분을 포함하는 것인, 반도체 디바이스. - 제1항에 있어서, 상기 하나 이상의 핀 각각의 상부 부분은 상기 제1 반도체 층을 포함하고,
상기 산화물 층은 상기 제1 반도체 층을 감싸도록 형성되는 것인, 반도체 디바이스. - 제2항에 있어서, 상기 하나 이상의 돌출 부분 각각의 깊이는 2.2 nm 내지 4.8 nm의 범위 내에 있는 것인, 반도체 디바이스.
- 반도체 디바이스에 있어서,
기판;
상기 기판 위에 형성된 제1 반도체 층 및 상기 제1 반도체 층 위에 형성된 실리콘(Si)을 포함하는 제2 반도체 층을 각각 포함하는 하나 이상의 핀;
상기 하나 이상의 핀 각각의 상부 부분을 감싸도록(wrap over) 형성된 산화물 층; 및
상기 산화물 층을 감싸도록 형성된 하이-K(high-K; HK) 유전체 층 및 금속 게이트(MG) 전극을 포함하는 게이트 스택
을 포함하며,
상기 제1 반도체 층은 실리콘 게르마늄(SiGex)을 포함하고,
상기 산화물 층은 실리콘 게르마늄 산화물(SiGexOy)을 포함하고,
상기 하나 이상의 핀 각각의 상부 부분은 상기 제2 반도체 층을 포함하고,
상기 하나 이상의 핀 각각은 상기 제1 반도체 층 내의 SiGex으로부터 상기 핀의 측면을 따라 상기 제2 반도체 층 내의 Si 쪽으로 이동된 게르마늄(Ge)을 포함하는 하나 이상의 돌출 부분을 포함하는 것인, 반도체 디바이스. - 제4항에 있어서, 상기 하나 이상의 돌출 부분 각각의 깊이는 2.2 nm 내지 4.8 nm의 범위 내에 있는 것인, 반도체 디바이스.
- 제1항에 있어서,
상기 핀들을 분리하기 위해 상기 기판 위에 형성된 격리(isolation) 영역;
상기 기판 위에 형성되고 상기 게이트 스택에 의해 분리된 소스 및 드레인 피처(feature); 및
상기 소스 및 드레인 피처 위에 형성되고 상기 게이트 스택에 의해 분리된 층간 유전체 층
을 더 포함하는, 반도체 디바이스. - 반도체 디바이스를 형성하는 방법에 있어서,
디바이스 전구체를 제공하는 단계로서, 상기 디바이스 전구체는,
기판; 및
상기 기판 위에 형성된 하나 이상의 반도체 층을 각각 포함하는 하나 이상의 핀
을 포함하는 것인, 상기 디바이스 전구체 제공 단계;
상기 기판 위 및 상기 하나 이상의 핀들 사이에 형성된 유전체 층 내에 게이트 트렌치를 형성하는 단계;
상기 게이트 트렌치 내에 노출된 상기 하나 이상의 핀 각각의 상부 부분을 감싸도록 산화물 층을 성막하는 단계;
상기 성막된 산화물 층에 플라즈마 처리를 수행하는 단계; 및
상기 게이트 트렌치를 충전하기 위해 하이-K(HK) 유전체 층 및 금속 게이트(MG) 전극을 포함하는 게이트 스택을 형성하는 단계
를 포함하고,
상기 하나 이상의 반도체 층은 실리콘 게르마늄(SiGex)을 포함하고,
상기 하나 이상의 핀 각각은, 상기 하나 이상의 반도체 층 내의 SiGex으로부터 상기 핀의 측면을 따라 상기 기판 쪽으로 이동된 게르마늄(Ge)을 포함하는 하나 이상의 돌출 부분을 포함하는 것인, 반도체 디바이스 형성 방법. - 제7항에 있어서, 상기 산화물 층을 성막하는 단계는, 150℃ 내지 400℃의 온도 범위 내에서 플라즈마 강화된 원자 층 증착 공정을 사용하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
- 제8항에 있어서, 상기 플라즈마 강화된 원자 층 증착 공정은, 10 W 내지 30 W의 전력 범위에서 산소(O2) 플라즈마를 사용하는 단계를 포함하고,
상기 플라즈마 강화된 원자 층 증착에 사용된 전력은 상기 플라즈마 처리에 사용된 전력 미만인 것인, 반도체 디바이스 형성 방법. - 반도체 디바이스를 형성하는 방법에 있어서,
실리콘(Si) 기판 위에 실리콘 게르마늄(SiGe) 층을 에피택셜 성장시키는 단계;
하나 이상의 핀 및 하나 이상의 격리 트렌치를 형성하기 위해 상기 SiGe 층 및 상기 Si 기판을 에칭하는 단계;
상기 하나 이상의 격리 트렌치 내에 하나 이상의 격리 피처를 형성하는 단계;
상기 기판 위에 형성된 유전체 층 내에 게이트 트렌치를 형성하는 단계;
상기 게이트 트렌치 내에 노출된 상기 하나 이상의 핀 각각의 상부 부분을 감싸기 위해 산화물 층을 성막하는 단계;
상기 성막된 산화물 층에 산소(O2) 플라즈마 처리를 수행하는 단계; 및
상기 게이트 트렌치를 충전하기 위해 하이-K(HK) 유전체 층 및 금속 게이트(MG) 전극을 포함하는 게이트 스택을 형성하는 단계
를 포함하고,
상기 산화물 층은 실리콘 게르마늄 산화물(SiGexOy) 층을 포함하고,
상기 하나 이상의 핀 각각은, 상기 SiGe 층으로부터 상기 핀의 측면을 따라 상기 Si 기판 쪽으로 이동된 게르마늄(Ge)을 포함하는 하나 이상의 돌출 부분을 포함하는 것인, 반도체 디바이스 형성 방법.
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