KR101709392B1 - 하이-k 금속 게이트 스택을 구비한 finfet 구조물, 디바이스 및 그 제조 방법 - Google Patents

하이-k 금속 게이트 스택을 구비한 finfet 구조물, 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR101709392B1
KR101709392B1 KR1020150054028A KR20150054028A KR101709392B1 KR 101709392 B1 KR101709392 B1 KR 101709392B1 KR 1020150054028 A KR1020150054028 A KR 1020150054028A KR 20150054028 A KR20150054028 A KR 20150054028A KR 101709392 B1 KR101709392 B1 KR 101709392B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor material
semiconductor
fin
material layer
Prior art date
Application number
KR1020150054028A
Other languages
English (en)
Other versions
KR20150119821A (ko
Inventor
쿠오 쳉 칭
카 힝 펑
치 솅 창
지쾅 우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20150119821A publication Critical patent/KR20150119821A/ko
Application granted granted Critical
Publication of KR101709392B1 publication Critical patent/KR101709392B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

본 개시물은 기판, 기판 위의 제1 핀 구조물을 포함하는 반도체 디바이스를 제공한다. 제1 핀 구조물은 반도체 산화물 층을 외측 층으로서 갖는 제1 반도체 재료 층을, 제1 핀 구조물의 하부 부분으로서 포함한다. 제1 반도체는 제1 폭을 갖는다. 제1 핀 구조물은 제2 반도체 재료 층을 제1 핀 구조물의 상부 부분으로서 더 포함한다. 제2 반도체 재료 층은 제1 폭보다 실질적으로 더 작은 제3 폭을 갖는다. 반도체 구조물은 제1 핀의 일부분 위에 형성된 게이트 영역, 및 게이트 영역 내의 제1 핀 구조물의 일부분 위의 랩핑을 포함하는 기판 상의 하이-k(HK, high-k)/금속 게이트(MG, metal gate) 스택을 더 포함한다.

Description

하이-K 금속 게이트 스택을 구비한 FINFET 디바이스 {FINFET DEVICE WITH HIGH-K METAL GATE STACK}
이 출원은 "Semiconductor Device and Fabricating the Same"라는 제목으로 2013년 1월 14일자로 출원된 미국 특허 출원 13/740,373호; "FinFET Device and Method of Fabricating Same"라는 제목으로 2013년 5월 24일자로 출원된 미국 특허 출원 13/902,322호; "Fin Structure of Semiconductor Device"라는 제목으로 2013년 7월 3일자로 출원된 미국 특허 출원 13/934,992호; 및 "Semiconductor Device and Formation Thereof"라는 제목으로 2014년 1월 15일자로 출원된 미국 특허 출원 14/155,793호에 관련되며, 상기 미국 특허 출원들의 전체 내용은 인용에 의해 본 명세서에 통합된다.
반도체 집적 회로(IC) 산업은 급격한 성장을 경험해왔다. IC 재료들 및 설계에 있어서의 기술적 진보들은 IC들의 세대들을 발생시켰으며, 각각의 세대는 이전 세대보다 더 작고 더 복잡한 회로들을 갖는다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호접속 디바이스들의 수)는 일반적으로 증가하지만, 기하학적 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))가 감소되었다. 이러한 스케일링 다운 프로세스는 일반적으로 제조 효율을 증가시키고 연관 비용들을 낮춤으로써 이익을 제공한다.
이들 진보들을 실현시키기 위해, IC들의 프로세싱 및 제조의 복잡성은 증가되었고, IC 프로세싱 및 제조에 있어서의 유사한 발달들이 필요하다. 예를 들어, FinFET(fin-like field-effect transistor)과 같은 3차원 트랜지스터가 평면형 트랜지스터를 교체하기 위하여 도입되었다. 현존하는 FinFET 디바이스들 및 FinFET 디바이스들의 제조 방법들은 일반적으로 그들의 의도된 목적들에 충분하였으나, 그들은 모든 양상들에서 완전히 만족스럽지는 못했다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야에서의 표준 관행에 따라, 도면들의 다양한 피쳐들은 축적에 따라 도시되지는 않는다는 것을 유념한다. 사실상, 예시된 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
따라서, 본 개시물은 반도체 구조물의 일 실시예를 제공한다. 반도체 구조물은 기판, 기판 위의 제1 핀 구조물을 포함한다. 제1 핀 구조물은 반도체 산화물 층을 외측 층으로서 갖는 제1 반도체 재료 층을, 제1 핀 구조물의 하부 부분으로서 포함한다. 제1 반도체는 제1 폭을 갖고, 반도체 산화물 층은 제2 폭을 갖는다. 제1 핀 구조물은 제2 반도체 재료 층을 제1 핀 구조물의 상부 부분으로서 더 포함한다. 제2 반도체 재료 층은 제1 폭보다 실질적으로 더 작은 제3 폭을 갖는다. 반도체 구조물은 제1 핀의 일부 위에 형성된 게이트 영역, 및 게이트 영역 내의 제1 핀 구조물의 일부 위의 랩핑을 포함하는 기판 상의 하이-k(HK, high-k)/금속 게이트(MG, metal gate) 스택을 더 포함한다.
본 개시물은 반도체 구조물의 다른 실시예를 또한 제공한다. 반도체 구조물은 기판, 기판 내의 게이트 영역, 게이트 영역에 의해 분리된 소스 및 드레인(S/D) 영역들을 포함한다. 반도체 구조물은 게이트 영역 내의 제1 핀 구조물을 더 포함한다. 제1 핀 구조물은, 실리콘 게르마늄 산화물(SiGeOy) 층을 외측 층으로서 갖는 실리콘 게르마늄(SiGex) 층을 하부 부분으로서 포함하며, 여기서 x는 원자 퍼센트의 Ge 조성이고, y는 원자 퍼센트의 산소 조성이다. SiGex 층은 제1 폭을 갖고, SiGeOy는 제2 폭을 갖는다. 제1 핀은 Si 층을 상부 부분으로서 더 포함하며, Si 층은 제1 폭보다 작은 제3 폭을 갖는다. 반도체 구조물은 S/D 영역들 내의 제2 핀 구조물을 더 포함한다. 제2 핀 구조물은, 실리콘 게르마늄 산화물(SiGeOy) 층을 외 측 층으로서 갖는 실리콘 게르마늄(SiGex) 층을 하부 부분으로서, 그리고 상기 Si 층을 상부 부분으로서 포함한다. 반도체 구조물은 소스 및 드레인 영역들 내의 제2 핀 구조물의 상부 부분의 상단 상의 소스/드레인 피쳐들, 및 제1 핀 구조물의 일부분 위의 랩핑을 포함하는, 상기 기판 위의 하이-k/금속 게이트(HKMG)를 더 포함한다.
본 개시물은 반도체 구조물을 제조하는 방법의 실시예를 더 포함한다. 방법은 기판을 제공하는 단계, 기판 위에 제1 반도체 재료 층을 에피택셜하게 성장시키는 단계, 및 제1 반도체 재료 층의 상단 상에 제2 반도체 재료 층을 에피택셜하게 성장시키는 단계를 포함한다. 방법은 기판 내에 제1 핀 및 트렌치를 형성하기 위하여 제2 반도체 재료 층 및 제1 반도체 재료 층을 에칭하는 단계를 더 포함한다. 제1 핀은 제1 폭을 갖는다. 방법은 노출된 제1 반도체의 외측 부분을 반도체 산화물로 변환하기 위하여 트렌치 내의 제1 핀의 제2 반도체 재료 층들에 열적 산화 프로세스를 적용하는 단계를 더 포함한다. 반도체는 제2 폭을 갖는다. 방법은 제2 핀을 형성하기 위하여 제1 핀 내의 제2 반도체 재료 층을 제3 폭으로 트리밍하는 단계를 더 포함한다. 제2 핀은 게이트 영역, 게이트 영역에 의해 분리된 소스 및 드레인 영역들을 갖는다. 방법은 트렌치 내에 격리 피쳐를 형성하는 단계, 게이트 영역 내의 제2 핀 위의 랩핑을 포함하는, 기판 위의 더미 게이트 스택을 형성하는 단계, 제2 핀들의 소스 및 드레인 영역 내의 제2 반도체 재료 층의 부분을 리세스하는 단계, 소스/드레인 피쳐를 형성하기 위하여 리세스된 제2 핀들 상에 제3 반도체 재료를 에피택셜하게 성장시키는 단계, 게이트 트렌치를 형성하기 위하여 더미 게이트 스택을 제거하는 단계, 및 제2 핀의 일부 위의 랩핑을 포함하는, 게이트 트렌치 내의 하이-k/금속 게이트(HK/MG) 스택을 형성하는 단계를 더 포함한다.
도 1은 몇몇 실시예들에 따른 반도체 구조물을 제조하기 위한 예시적인 방법의 흐름도이다.
도 2a는 몇몇 실시예들에 따른 프로세스들을 겪는 반도체 구조물의 도식적 사시도이다.
도 2b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 2a의 라인 A-A를 따르는 예시적인 반도체 구조물의 단면도이다.
도 3a는 몇몇 실시예들에 따른 프로세스들을 겪는 반도체 구조물의 도식적 사시도이다.
도 3b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 3a의 라인 A-A를 따르는 예시적인 반도체 구조물의 단면도이다.
도 4 및 5는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 3a의 라인 A-A를 따르는 예시적인 반도체 구조물의 단면도들이다.
도 6a는 몇몇 실시예들에 따른 프로세스들을 겪는 반도체 구조물의 도식적 사시도이다.
도 6b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 6a의 라인 A-A를 따르는 예시적인 반도체 구조물의 단면도이다.
도 7a는 몇몇 실시예들에 따른 프로세스들을 겪는 반도체 구조물의 도식적 사시도이다.
도 7b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 7a의 라인 A-A를 따르는 예시적인 반도체 구조물의 단면도이다.
도 7c는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 7a의 라인 AA-AA를 따르는 예시적인 반도체 구조물의 단면도이다.
도 8a는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 7a의 라인 A-A를 따르는 예시적인 반도체 구조물의 단면도이다.
도 8b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 7a의 라인 AA-AA를 따르는 예시적인 반도체 구조물의 단면도이다.
도 9a는 몇몇 실시예들에 따른 프로세스들을 겪는 반도체 구조물의 도식적 사시도이다.
도 9b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 9a의 라인 A-A를 따르는 예시적인 반도체 구조물의 단면도이다.
도 9c는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 9a의 라인 AA-AA를 따르는 예시적인 반도체 구조물의 단면도이다.
도 10a는 몇몇 실시예들에 따른 프로세스들을 겪는 반도체 구조물의 도식적 사시도이다.
도 10b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 10a의 라인 A-A를 따르는 예시적인 반도체 구조물의 단면도이다.
도 10c는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 10a의 라인 AA-AA를 따르는 예시적인 반도체 구조물의 단면도이다.
도 11은 상세한 도 10a의 반도체 구조물의 부분들이다.
다음의 개시내용은 발명의 상이한 피쳐들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시들은 본 개시내용을 간략화하기 위해 하기에 설명된다. 물론, 이들은 단지 예시들이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은, 제1 피쳐 및 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 부가적인 피쳐들이 제1 피쳐와 제2 피쳐 사이에 형성되어 제1 피쳐와 제2 피쳐가 직접 접촉하지 않을 수 있는 실시예들을 포함할 수도 있다. 또한, 본 개시내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료성을 목적으로 하며, 본질적으로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 지시하지 않는다.
본 개시내용은 FinFET(fin-like field-effect transistor) 디바이스에 관련되나, 그 외에는 이에 제한되는 것이 아니다. FinFET 디바이스는 예를 들어, PMOS(P-type metal-oxide-semiconductor) FinFET 디바이스 및 NMOS(N-type metal-oxide-semiconductor) FinFET 디바이스를 포함하는 CMOS(complementary metal-oxide-semiconductor) 디바이스일 수 있다. 다음의 개시내용은 본 발명의 다양한 실시예들을 예시하기 위하여 FinFET 예시로 계속될 것이다. 그러나 출원은 구체적으로 청구되는 바를 제외하고, 특정 타입의 디바이스로 제한되어서는 안된다는 것이 이해된다.
도 1은 몇몇 실시예들에 따른, (특히 하나 이상의 FinFET 디바이스들을 갖는 FinFET 구조물을 포함하는) 반도체 구조물(200)을 제조하기 위한 방법(100)의 흐름도이다. 도 2a, 3a 및 6a는 방법(100)에 따라 제조된 반도체 구조물(200)의 측면 사시도들이다. 도 2b, 3b, 4, 5 및 6b는 방법(100)에 따라 구성된 제조 스테이지들에서의 도 2a, 3a 및 6a의 라인 A-A를 따르는 반도체 구조물(200)의 단면도들이다. 도 7a는 방법(100)에 따라 제조된 반도체 구조물(200)의 측면 사시도들이다. 도 7b 및 8a는 도 7a의 라인 A-A를 따르는 반도체 구조물(200)의 단면도들이다. 도 7c 및 8b는 도 7a의 라인 AA-AA를 따르는 반도체 구조물(200)의 단면도들이다. 도 9a 및 10a는 방법(100)에 따라 제조된 반도체 구조물(200)의 측면 사시도들이다. 도 9b 및 10b는 도 9a 및 10a의 라인 A-A를 따르는 반도체 구조물(200)의 단면도들이다. 도 9c 및 10c는 도 9a 및 10a의 라인 AA-AA를 따르는 반도체 구조물(200)의 단면도들이다. 도 11은 상세한 도 10a의 반도체 구조물의 부분들이다. 부가적인 단계들은 방법 이전에, 방법 동안에, 그리고 방법 이후에 구현될 수 있고, 설명된 단계들 중 일부는 방법의 다르나 실시예들을 위해 교체되거나 제거될 수 있음이 이해된다. 반도체 구조물(200) 및 그 제조 방법(100)은 다양한 도면들을 참고하여 총괄적으로 설명된다.
도 1 및 2a - 2b를 참고하여, 방법(100)은 기판(210)을 제공함으로써, 단계(102)에서 시작된다. 기판(210)은 벌크 실리콘 기판을 포함할 수 있다. 대안적으로, 기판(210)은 단원소 반도체(elementary semiconductor), 예컨대 결정질 구조의 실리콘 또는 게르마늄; 화합물 반도체, 예컨대 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물; 또는 이들의 조합물들을 포함할 수 있다.
다른 실시예에서, 기판(210)은 기판 내에 절연체 층을 갖는 SOI(silicon-on-insulator) 구조물을 갖는다. 예시적인 절연체 층은 매립 산화물 층(BOX, buried oxide layer)일 수 있다. SOI 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩 및/또는 다른 적절한 방법들을 사용하여 제조될 수 있다.
본 실시예에서, 기판(210)은 제1 반도체 재료 층(212), 제1 반도체 재료 층(212) 위에 배치된 제2 반도체 재료 층(214), 및 제2 반도체 재료 층(214) 위에 배치된 제3 반도체 재료 층(216)을 포함한다. 제2 반도체 재료 층 및 제3 반도체 재료 층(214, 216)은 서로 상이하다. 제2 반도체 재료 층(214)은 제1 격자 상수를 갖고, 제3 반도체 재료 층(216)은 제1 격자 상수와 상이한 제2 격자 상수를 갖는다. 본 실시예에서, 제2 반도체 재료 층(214)은 실리콘 게르마늄 (SiGe)을 포함하며, 제1 반도체 재료 층 및 제3 반도체 재료 층(212 및 216) 양자 모두는 실리콘을 포함한다. 다양한 예시들에서, 제1, 제2 및 제3 반도체 재료 층들(212, 214 및 216)은 게르마늄(Ge), 실리콘(Si), 갈륨 비화물(GaAs), 알루미늄 갈륨 비화물(AlGa As), 실리콘 게르마늄 (SiGe), 비화 갈륨 인화물(GaAsP), 또는 다른 적절한 재료들을 포함할 수 있다. 본 실시예에서, 제2 반도체 재료 층 및 제3 반도체 재료 층(214 및 216)은 블랭킷 채널 에피(blanket channel epi)로 지칭되는 에피택셜 성장에 의해 성막된다. 다양한 예시들에서, 에피택셜 프로세스들은 CVD 증착 기법들(예를 들어, VPE(vapor-phase epitaxy) 및/또는 UHV-CVD(ultra-high vacuum CVD)), 분자 빔 에피택시 및/또는 다른 적절한 프로세스들을 포함한다.
기판(210)은 본 기술분야에 알려진 바와 같은 설계 요건들에 따라 다양한 도 핑된 피쳐(doped feature)들을 포함할 수 있다. 도핑된 피쳐들은 p-타입 도펀트들, 예컨대 붕소; n-타입 도펀트들, 예컨대 인 또는 비소; 또는 이들의 조합물들로 도핑될 수 있다. 도핑된 피쳐들은 이온 주입들에 의해 형성될 수 있으며, 웰(well) 구조물들, 예컨대 P-타입 웰, N-타입 웰, 또는 양자 모두를 포 함할 수 있다.
도 1 및 3a - 3b을 참고하여, 방법(100)은 기판(210) 내에 트렌치들(230) 및 제1 핀들(220)을 형성함으로써 단계(104)로 진행된다. 제1 핀(220)은 제1 폭(w1)을 갖는다. 일 실시예에서, 패터닝된 하드 마스크 층(222)은 기판(210) 위에 형성된다. 패터닝된 하드 마스크 층(222)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 임의의 다른 적절한 유전체 재료를 포함한다. 패터닝된 하드 마스크 층(222)은 단일 재료 층 또는 다수 재료 층들을 포함할 수 있다. 패터닝된 하드 마스크 층(222)은, 열적 산화, 화학 기상 증착(CVD, chemical vapor deposition), 원자 층 증착(ALD, atomic layer deposition), 또는 임의의 다른 적절한 방법에 의하여 재료 층을 성막하는 단계, 리소그래피 프로세스에 의하여 패터닝된 포토레지스트(레지스트) 층을 형성하는 단계, 및 패터닝된 하드 마스크 층(222)을 형성하기 위해 패터닝된 포토레지스트 층의 개구들을 통해 재료 층을 에칭하는 단계에 의하여 형성될 수 있다.
예시적인 포토리소그래피 프로세스는 포토레지스트 층을 형성하는 단계, 리소그래피 노출 프로세스에 의해 레지스트를 노출시키는 단계, 노출 후 베이크 프로세스를 수행하는 단계, 및 패터닝된 포토레지스트 층을 형성하기 위해 포토레지스트 층을 현상하는 단계를 포함할 수 있다. 리소그래피 프로세스는 대안적으로 다른 기법, 예컨대 e-빔 라이팅(e-beam writing), 이온-빔 라이팅(ion-beam writing), 마스크리스(maskless) 패터닝 또는 분자 프린팅으로 교체될 수 있다.
기판(210)은 그 후 기판(210) 내에 트렌치들(230) 및 제1 핀들(220)을 형성하기 위하여 패터닝된 하드 마스크 층(222)을 통해 에칭된다. 다른 실시예에서, 패터닝된 포토레지스트 층은 기판(210) 내에 트렌치들(230) 및 제1 핀들(220)을 형성하기 위하여 에칭 프로세스의 에치 마스크로서 패터닝된 마스크 층(222)으로 직접 사용된다. 에칭 프로세스는 습식 에칭 또는 건식 에칭을 포함할 수 있다. 일 실시예에서, 습식 에칭액은 TMAH(tetramethylammonium hydroxide), HF/HNO3/CH3COOH 용액, 또는 다른 적절한 용액을 포함한다. 개별적인 에칭 프로세스는 다양한 에칭 파라미터들, 예컨대 사용된 에천트, 에칭 온도, 에칭액 농도, 에칭 압력, 전원, RF 바이어스 전압, RF 바이어스 전력, 에천트 유량, 및/또는 다른 적절한 파라미터들로 튜닝될 수 있다. 예를 들어, 습식 에칭액은 NH4OH, KOH(potassium hydroxide), HF(hydrofluoric acid), TMAH(tetramethylammonium hydroxide), 다른 적절한 습식 에칭액들, 또는 이들의 조합물들을 포함할 수 있다. 건식 에칭 프로세스들은 염소계 화학물질(chlorine-based chemistry)을 사용하는 바이어스드(biased) 플라즈마 에칭 프로세스를 포함한다. 다른 건식 에천트 가스들은 CF4, NF3, SF6 및 He를 포함한다. 건식 에칭은 또한 DRIE(deep reactive-ion etching)와 같은 메커니즘을 사용하여 이방성으로 수행될 수 있다.
본 실시예에서, 에칭 깊이는, 트렌치(230)에서 제3 반도체 재료 층 및 제2 반도체 재료 층(214 및 216)은 노출되지만, 제1 반도체 재료 층(212)은 부분적으로 노출되도록 제어된다. 따라서, 제1 핀(220)은 층들의 스택(216, 214 및 212)(상부에서 하부로의 순서로)으로서 형성된다.
도 1 및 4를 참고하면, 방법(100)은 반도체 구조물(200)에 대해 열적 산화 프로세스를 수행함으로써, 단계(106)로 진행된다. 일 실시예에서, 열적 산화 프로세스는 산소 분위기에서 수행된다. 다른 실시예에서, 열적 산화 프로세스는 스팀 분위기 및 산소 분위기의 조합에서 수행된다. 열적 산화 프로세스 동안, 트렌치(230)에서 제1, 제2 및 제3 반도체 재료 층들(216, 214 및 212)의 적어도 외측 층(outer layer)들은 각각 제1, 제2 및 제3 반도체 산화물 피쳐들(312, 314 및 316)로 변환된다. 본 실시예에서, 열적 산화 프로세스는 제2 반도체 재료 층(214)이 제1 및 제3 반도체 재료 층들(212 및 216)보다 훨씬 빠르게 산화하도록 제어된다. 다시 말해, 제2 반도체 산화물 피쳐(314)에 비하여, 제1 및 제3 반도체 산화물 피쳐들(312 및 316)은 상당히 얇다. 예컨대, 반도체 구조물(200)에 대한 열적 산화 프로세스는 약 400 ℃ 내지 약 600 ℃ 범위의 온도로 그리고 약 1 atm 내지 약 20 atm 범위의 압력 하에서 H2O 반응 가스 내에서 수행된다. 산화 프로세스 이후에, 제1 및 제3 반도체 산화물 피쳐들(312 및 316)을 제거하기 위하여 세정 프로세스가 수행된다. 세정 프로세스는 희석 불화수소(DHF, diluted hydrofluoric) 산을 사용하여 수행될 수 있다.
이 예에서, 제2 반도체 산화물 피쳐들(314)은 제2 반도체 재료 층(214)의 상부면으로부터 바닥면까지 변화하는 수평 디멘젼으로, 수직 방향으로 연장된다. 본 예를 증진하기 위해, 제2 반도체 산화물 피쳐들(314)의 수평 디멘젼은 제2 폭(w2)으로 지칭되는, 자신의 최대치에 도달하며, 제2 반도체 산화물 피쳐들(314)의 상부면 및 바닥면에 접근할때 0에 가깝게 감소하여, 단면으로 볼때 올리브 형태를 초래한다. 열적 산화 프로세스의 튜닝, 제2 반도체 재료 층(214)의 조성 및 두께의 선택, 및 산화 온도의 튜닝에 의해, 이것은 제1 핀(220)에서 제3 반도체 재료 층(216)에 적절한 응력을 가하기 위한 제2 반도체 산화물 피쳐(314)의 타겟 제2 폭(w2)을 달성하며, 여기서 게이트 채널은 아래놓인 게이트 영역으로 규정될 것이고, 이는 추후에 설명될 것이다.
일 실시예에서, 제2 반도체 재료 층(214)은 실리콘 게르마늄 (SiGex1)을 포함하며, 제1 및 제3 반도체 재료 층들(212 및 216) 모두는 실리콘(Si)을 포함한다. 첨자 x1은 원자 퍼센트의 제1 Ge 조성이며, 이것은 미리 결정된 체적 팽장 타겟을 충족시키기 위하여 조정될 수 있다. 일 실시예에서, x1은 약 20% 내지 약 80%의 범위에서 선택된다. SiGex1 층(214)의 외측 층은 열적 산화 프로세스에 의하여 산화되고, 그에 의해 실리콘 게르마늄 산화물(SiGeOy) 피쳐(324)를 형성하며, 여기서 첨자 y는 원자 퍼센트의 산소 조성이다. 제1 핀(220)의 제3 반도체 재료 층(216)에 적절한 응력을 가하기 위하여 SiGeOy 피쳐(324)의 제2 폭(w2)은 제1 폭(w1)의 약 10% - 약 30% 범위에서 달성된다. SiGex1 층(214)의 중앙 부분은 제2 Ge 조성(x2)으로 변화하며, 제2 Ge 조성은 x1보다 훨씬 높다. SiGex1 층(214)의 중앙 부분의 사이즈 및 형상은 프로세스 조건들, 예컨대 열적 산화 온도 및 시간에 따라 변화한다. 또한 중앙 부분의 제2 Ge 조성(x2)은 다른 부분들, 예컨대 상단 부분, 하단 부분, 좌측 부분 및 우측 부분보다 더 높다. 예로서, 중앙 부분의 Ge의 조성(x2)은 다른 부분들보다 약 5% 내지 약 30% 더 높다.
도 1 및 5를 참고하여, 방법(100)은 제3 반도체 재료 층(216)을 더 작은 폭, 제3 폭(w3)으로 트리밍함으로써, 단계(108)로 진행된다. 본 실시예에서, 제3 폭(w3)은 실질적으로 제1 폭(w1)보다 더 작다. 제3 폭(w3)과 제1 폭(w1) 사이의 적절한 차이로, 이것은 제1 핀(220)의 제3 반도체 재료 층(216)에 대한 응력 인가를 향상시킬 것이며, 여기서 트랜지스터 채널은 아래놓인 게이트 영역으로 규정될 것이며, 이는 추후에 설명될 것이다. 예로서, 제3 폭(w3)은 제1 폭(w1)의 약 75% 미만이다. 일 실시예에서, 하드 마스크 층(222) 및 제3 반도체 산화물 층(316)이 먼저 제1 핀(220)으로부터 제거되고, 그 후 제3 반도체 재료 층(216)이 트리밍된다. 제3 반도체 재료 층(216)은 습식 에칭, 건식 에칭, 또는 이들의 조합에 의해 선택적으로 트리밍될 수 있다. 일 실시예에서, 습식 에칭액은 TMAH(tetramethylammonium hydroxide), HF/HNO3/CH3COOH 용액, 또는 다른 적절한 용액을 포함한다. 제3 반도체 재료 층(216)을 제3 폭(w3)으로 트리밍한 이후, 제1 핀(220)은 제2 핀(320)으로 변환된다. 제2 핀(320)은 자신의 상부 부분으로서 제3 반도체 재료 층(216)을 그리고 자신의 하부 부분으로서 제2 반도체 재료 층(214)을 가지며, 제2 반도체 재료 층(214)은 자신의 외좌층(outlier)로서 제2 반도체 산화물 층(314)을 갖는다. 일 실시예에서, 제2 핀(320)은 상부 부분으로서 Si 층(216)을, 그리고 자신의 하부 부분으로서 SiGe(214)를 가지며, SiGe(214)는 자신의 외측 층으로서 SiGeO를 갖는다.
도 1 및 6a-6b를 참고하면, 방법(100)은 트렌치(230) 내에 포함되는, 기판(210) 상에 하나 이상의 격리 피쳐들(410)을 형성하는 것에 의해, 단계(110)로 진행된다. 본 실시예에서, 격리 피쳐들(410)은 얕은 트렌치 격리(STI, shallow trench isolation) 피쳐들이다. 격리 피쳐들(410)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 재료들, 또는 이들의 조합물들을 포함할 수 있다. STI 피쳐들(410)은 성막, 포토리소그래피 및/또는 에칭 프로세스들을 포함하는 임의의 적절한 절차에 의하여 형성된다. 일 실시예에서, STI 피쳐들(410)은, (실리콘 산화물과 같은) 하나 이상의 유전체 재료로 트렌치들(230) 내를 충진하는 것, 과잉의 유전체 재료를 제거하고 상부면을 평탄화하기 위해 화학 기계적 연마(CMP, chemical mechanical polishing) 프로세스를 수행하는 것 그리고 뒤이어 제2 핀(320)의 상부 부분의 일부 및 제3 반도체 재료 층(216)의 일부를 노출시키도록 유전체 재료를 선택적으로 리세싱하는 것에 의해 형성된다. 리세싱 프로세스는 제3 반도체 재료 층(216)이 제1 높이(h1)로 노출되도록 제어되며, 제1 높이(h1)는 트랜지스터 채널이 아래놓인 게이트 영역으로 규정되기에 적합하도록 선택되고, 이는 추후에 설명될 것이다. 일 실시예에서, 제1 높이(h1)는 제3 반도체 재료 층(216)의 전체 두께의 50% - 90%의 범위 내에 있다. 예로서, 제1 높이(h1)는 20 nm - 40 nm의 범위 내에 있다.
몇몇 실시예들에서, 제2 핀(320)은 소스/드레인 영역들(530) 및 게이트 영역(540)을 포함한다. 실시예를 증진시키기 위해, 소스/드레인 영역들(530)의 하나의 영역은 소스 영역이고, 소스/드레인 영역들(530)의 다른 영역은 드레인 영역이다. 소스/드레인 영역들(530)은 게이트 영역(540)에 의하여 분리된다. 따라서, 이전 단계들(단계(106) 및 단계(108)) 동안, 적절한 스트레인(strain)이 게이트 영역(540)을 포함하는 제2 핀(320)에 야기되고, 이것은 반도체 구조물(200)의 게이트 영역(540)의 채널 영역 내에 이동성을 향상시킬 것이다.
도 1 및 7a - 7c를 참고하여, 방법(100)은 게이트 영역(540)에서 게이트 스택(610) 및 게이트 스택(610)의 측벽들 상의 측벽 스페이서들(620)을 형성함으로써, 단계(112)로 진행된다. 게이트-라스트(gate-last) 프로세스를 사용하는 일 실시예에서, 게이트 스택(610)은 더미 게이트이며, 후속 스테이지에서 최종 게이트 스택에 의해 교체될 것이다. 특히, 더미 게이트 스택(610)은 소스/드레인들 형성 동안에 소스/드레인 활성화를 위한 열적 어닐링과 같은 높은 열적 온도 프로세스들 이후에 하이-k 유전체 층(HK) 및 금속 게이트 전극(MG)에 의해 추후에 교체될 것이다. 더미 게이트 스택(610)은 기판(210) 상에 형성되고, 제2 핀(320)의 게이트 영역(540) 위에 부분적으로 배치된다. 일 실시예에서, 더미 게이트 스택(610)은 유전체 층(612), 전극 층(614) 및 게이트 하드 마스크(616)를 포함한다. 더미 게이트 스택(610)은 성막 및 패터닝을 포함하는 적절한 프로시져에 의하여 형성된다. 패터닝 프로세스는 리소그래피 및 에칭을 더 포함한다. 다양한 예들에서, 성막은 CVD, 물리 기상 증착(PVD, physical vapor deposition), ALD, 열적 산화, 다른 적절한 기법들, 또는 이들의 조합을 포함한다. 리소그래피 프로세스는 포토레지스트(또는 레지스트) 코팅(예를 들어, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트의 현상, 린싱(rinsing), 건조(예를 들어, 하드 베이킹), 다른 적절한 프로세스들 및/또는 이들의 조합들을 포함한다. 에칭 프로세스는 건식 에칭, 습식 에칭 및/또는 다른 에칭 방법들(예를 들어, 반응성 이온 에칭)을 포함한다.
유전체 층(612)은 실리콘 산화물을 포함한다. 대안적으로 또는 부가적으로, 유전체 층(612)은 실리콘 질화물, 하이-k 유전체 재료 또는 다른 적절한 재료를 포함할 수 있다. 전극 층(614)은 다결정질 실리콘(폴리실리콘)을 포함할 수 있다. 제3 하드 마스크(616)는 실리콘 질화물, 실리콘 산질화물 또는 실리콘 탄화물과 같은 적절한 유전체 재료를 포함한다.
측벽 스페이서들(620)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물 또는 이들의 조합물과 같은 유전체 재료를 포함할 수 있다. 측벽 스페이서들(620)은 복수의 층들을 포함할 수 있다. 측벽 스페이서들(620)의 통상적인 형성 방법들은 게이트 스택(610) 위에 유전체 재료를 성막하는 단계, 및 그 후 유전체 재료를 이방성으로 에칭 백(etching back)하는 단계를 포함한다. 에칭 백 프로세스는 에칭 선택도, 플렉서빌리티 및 원하는 오버에칭 제어를 얻기 위해 복수-단계 에칭을 포함할 수 있다.
다시 도 1 및 7a - 7c를 참고하여, 방법(100)은 소스/드레인 영역들(530) 내에 소스/드레인 피쳐들(710)을 형성함으로써, 단계(114)로 진행된다. 소스/드레인 피쳐들(710)은 소스/드레인 영역들(530) 내에 제2 핀(320)의 상부 부분의 일부를 리세싱함으로써 형성된다. 본 실시예에서, 리세싱 프로세스는 나머지 제3 반도체 재료 층(216)이 프로세스 통합 플렉서빌리티를 얻기 위해 제2 높이(h2)를 갖게 하도록 제어된다. 제3 반도체 재료 층(216)은 소스/드레인 리세싱 트렌치들을 형성하기 위하여 리세싱되고, 소스들/드레인들 리세싱 트렌치들에서 제4 반도체 재료 층을 에피택셜하게 성장시킨다. 제4 반도체 재료 층은 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, 또는 다른 적절한 재료를 포함한다. 소스/드레인 피쳐들(710)은 하나 이상의 에피택시 또는 에피택셜(에피(epi)) 프로세스들에 의해 형성될 수 있다. 소스/드레인 피쳐들(710)은 에피 프로세스 동안 인-시튜(in-situ) 도핑될 수 있다. 예를 들어, 에피택셜하게 성장된 SiGe 소스/드레인 피쳐들(710)은 붕소로 도핑될 수 있고; 에피택셜하게 성장된 Si 소스/드레인 피쳐들(710)은 Si:C 소스/드레인 피쳐들을 형성하기 위해 탄소로, Si:P 소스/드레인 피쳐들을 형성하기 위해 인으로, SiCP 소스/드레인 피쳐들을 형성하기 위해 탄소 및 인 모두로 도핑될 수 있다. 일 실시예에서, 소스/드레인 피쳐들(710)은 인-시튜 도핑되지 않고, 주입 프로세스(즉, 접합 주입 프로세스)가 소스/드레인 피쳐들(710)을 도핑하기 위해 수행된다.
더미 게이트 스택들(610) 및 소스/드레인 피쳐들(710)을 형성하기 위해 한 공정에서 단계들(112 및 114)이 총괄하여 구현될 수 있다. 절차의 일 실시예는 하기에 설명된다. 더미 게이트 스택들(610)이 먼저 성막 및 패터닝에 의하여 형성된다. 예를 들어, 유전체 층(612)은 실리콘 산화물을 포함하고, 인-시튜 스팀 성장(ISSG, in-situ steam growth)과 같은 적절한 기법에 의하여 형성된다. 전극 층(614)은 폴리실리콘을 포함하며, CVD와 같은 적절한 기법에 의해 성막된다. 하드 마스크(616)는 (실리콘 질화물과 같은) 적절한 유전체 재료를 포함하며, CVD와 같은 적절한 기법에 의해 성막된다. 그 후 하드 마스크(616)는 리소그래피 프로세스 및 에칭 프로세스에 의하여 패터닝되며, 그에 의해 하드 마스크 층 내에 다양한 개구들을 형성하며, 개구들 내의 아래놓인 더미 게이트 재료들을 노출시킨다. 다른 에칭 프로세스가 에칭 마스크로서 하드 마스크를 사용하여 하드 마스크 층의 개구들을 통해 더미 게이트 재료들에 적용되며, 그에 의해 게이트 스택들(610)을 형성한다. 그 후, 에칭 프로세스가 적용되어 소스/드레인 리세싱 트렌치들을 형성하도록 소스/드레인 영역들(530) 내에 제2 핀(420)의 일부를 리세싱하고, 소스들/드레인들 리세싱 트렌치들 내에 제4 반도체 재료 층을 에피택셜하게 성장시킨다. 제1 도핑 선량을 이용한 제1 이온 주입 프로세스가 반도체 구조물(200)에 적용되고, 그에 의해 저농도 도핑 드레인(LDD, light doped drain) 피쳐들을 형성한다. 대안적으로, LDD 피쳐들이 인-시튜 도핑에 의하여 형성된다. 그 후에 스페이서들(620)이 성막 및 이방성 에칭에 의하여 형성된다. 그 후 제1 도핑 선량보다 큰 제2 도핑 선량을 이용한 제2 이온 주입 프로세스가 반도체 구조물(200)에 적용되고, 그에 의해 스페이서들(620)에 의하여 LDD 피쳐들로부터 오프셋되는 고농도 도핑된 소스 및 드레인 피쳐들을 형성한다. LDD 피쳐들 및 고농도 도핑된 소스 및 드레인 피쳐들은 총괄하여 소스 및 드레인 피쳐들(710)을 구성한다.
도 1 및 8a - 8b를 참고하여, 방법(100)은 더미 게이트 스택들(610)의 갭들 사이의 기판(210) 상에 층간 유전체(ILD, interlayer dielectric) 층(720)을 형성함으로써, 단계(116)로 진행된다. ILD 층(720)은 실리콘 산화물, 실리콘 산질화물, 로우 k 유전체 재료 또는 다른 적절한 유전체 재료들을 포함한다. ILD 층(720)은 단일 층 또는 대안적인 복수 층들을 포함할 수 있다. ILD 층(720)은 CVD, ALD 및 스핀-온(SOG, spin-on)과 같은 적절한 기법에 의하여 형성된다. 그 후 과잉의 ILD 층(720)을 제거하고 반도체 구조물(200)의 상부면을 평탄화하기 위하여 화학 기계적 연마(CMP) 프로세스가 수행될 수 있다.
도 1 및 9a - 9c를 참고하여, 방법(100)은 하나 이상의 게이트 트렌치(810)를 형성하기 위해 더미 게이트 스택들(610)을 제거함으로써, 단계(118)로 진행된다. 게이트 트렌치(810)에 격리 피쳐들(410) 및 제2 핀(320)의 상부 부분이 남아있다. 제3 반도체 재료 층(216)에 대하여 적절한 에칭 선택도를 갖도록 설계된 (선택적 습식 에칭 또는 선택적 건식 에칭과 같은) 에칭 프로세스에 의하여 더미 게이트 스택들(610)이 제거된다. 에칭 프로세스는 각각의 에천트들을 이용한 하나 이상의 에칭 단계들을 포함할 수 있다. 게이트 하드 마스크(616) 및 스페이서들(620)이 마찬가지로 제거된다. 대안적으로, 더미 게이트 스택(610)은 포토리소그래피 패터닝 및 에칭 프로세스를 포함하는 일련의 프로세스들에 의하여 제거될 수 있다.
도 1 및 10a - 10c를 참고하여, 방법(100)은 게이트 영역(540)의 제2 핀들(320)의 일부분 위의 랩핑을 포함하는, 기판(210) 위의 금속 게이트 스택들(MG)(910)을 형성하는 단계에 의하여, 단계(120)로 진행된다. 금속 게이트 스택들(910)은 게이트 유전체 층 및 게이트 유전체 상의 게이트 전극을 포함한다. 일 실시예에서, 게이트 유전체 층은 고 유전 상수를 갖는 유전체 재료 층(본 실시예에서 열적 실리콘 산화물의 유전상수보다 큰 HK 유전체 층)을 포함하며, 게이트 전극은 금속, 금속 합금 또는 금속 실리사이드를 포함한다. 금속 게이트 스택들(910)의 형성은 다양한 게이트 재료들을 형성하기 위한 성막들과, 과잉의 게이트 재료들을 제거하고 반도체 구조물(200)의 상부면을 평탄화하기 위한 CMP 프로세스를 포함한다.
반도체 구조물(200)이 단편적 단면도로 도 11에 추가로 예시된다. 특히, 반도체 구조물(200)의 일부가 명료성을 위해 확대된다. 일 실시예에서, 게이트 유전체 층은 원자 층 증착(ALD, atomic layer deposition), CVD, 열적 산화 또는 오존 산화와 같은 적절한 방법에 의하여 성막되는 계면 층(IL, interfacial layer)(912)을 포함한다. IL(912)은 산화물, HfSiO 및 산질화물을 포함한다. HK 유전체 층(914)은 ALD, CVD, 금속-유기 CVD(MOCVD, metal-organic CVD), 물리적 기상 증착(PVD), 다른 적절한 기법, 또는 이들의 조합과 같은 적절한 기법에 의하여 IL(912) 상에 성막된다. HK 유전체 층(914)은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물들 (SiON), 또는 다른 적절한 재료들을 포함할 수 있다.
게이트 유전체 층들(912 및 914)은 게이트 영역(540)의 제2 핀들(320)의 상부 부분 위를 랩핑하고, 여기서 게이트 채널이 반도체 구조물(200)의 동작 동안 형성될 것이다. 따라서, 제2 반도체 산화물 층(314)의 외측 층과 함께, 제2 핀(320)의 하부 부분에 의하여 야기되는, 제1 폭(w1)과 제3 폭(w3) 간의 폭 차이에 의해 향상된 스트레인은 채널 영역의 이동성을 증가시킨다.
금속 게이트(MG) 전극(916)은 단일 층, 또는 대안적으로 디바이스 성능을 향상시키기 위해 일함수를 이용하는 금속 층(일함수 금속 층), 라이너 층, 습윤 층, 접착 층 및 금속, 금속 합금, 또는 금속 실리사이드의 도전성 층의 다양한 조합들과 같은 다중 층 구조물을 포함할 수 있다. MG 전극(916)은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 임의의 적절한 재료들 또는 이들의 조합물을 포함할 수 있다. MG 전극(916)은 ALD, PVD, CVD, 또는 다른 적절한 프로세스에 의하여 형성될 수 있다. MG 전극(916)은 상이한 금속 층들을 갖는 N-FET 및 P-FFET에 대하여 개별적으로 형성될 수 있다. CMP 프로세스는 과잉의 MG 전극(916)을 제거하기 위하여 수행될 수 있다.
반도체 구조물(200)은 본 기술분야에 알려진 다양한 피쳐들 및 영역들을 형성하기 위하여 CMOS 또는 MOS 기술 프로세싱을 추가로 겪을 수 있다. 예를 들어, 후속 프로세싱은 하나 이상의 FinFET 필드-효과 트랜지스터들을 포함하는 기능 회로를 형성하기 위하여 다양한 피쳐들을 연결하도록 구성된, 기판(210) 상의 다양한 콘택들/비아들/라인들 및 다중층들 상호접속 피쳐들(예를 들어, 금속 층들 및 층간 유전체들)을 형성할 수 있다. 예시를 증진시키기 위해, 다중층 상호접속부는 수직 상호접속부들, 예컨대 비아들 또는 콘택들, 그리고 수평 상호접속부들, 예컨대 금속 라인들을 포함한다. 다양한 상호접속 피쳐들은 구리, 텅스텐 및/또는 실리사이드를 포함하는 다양한 도전성 재료들을 구현할 수 있다. 일 예에서, 다마신 및/또는 듀얼 다마신 프로세스가 구리 관련 다중층 상호접속 구조물을 형성하는데 사용된다.
방법(100) 이전에, 동안에 그리고 이후에 부가적인 동작들이 구현될 수 있으며, 상기 설명된 몇몇 동작들은 방법의 다른 실시예들에 대하여 교체되거나 제거될 수 있다.
상기 내용에 기반하여, 본 개시내용은 디바이스 성능을 향상시키기 위해 게이트 채널에 효과적인 스트레인을 야기하기 위하여 상부 부분의 트리밍 및 체적 팽창의 기법들을 사용하여, 스트레인 게이트 채널을 구비한 반도체 디바이스를 제공한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더욱 잘 이해할 수 있도록, 수 개의 실시예들의 피쳐들을 약술한 것이다. 본 기술분야의 당업자들은 그들이 본 명세서에 도입된 실시예들의 동일한 목적들을 실행하고 및/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 기반으로서, 본 개시내용을 용이하게 사용할 수 있음을 인식해야 한다. 본 기술분야의 당업자들은 그러한 등가적 구조들이 본 개시물의 사상 및 범위를 벗어나지 않으며, 본 개시물의 사상 및 범위를 벗어나지 않고 본 발명에 대한 다양한 변화들, 대체들 및 변경들이 이루어질 수 있다는 것을 또한 인식해야 한다.

Claims (20)

  1. 반도체 디바이스에 있어서,
    게이트 영역을 갖는 기판;
    상기 기판 위 및 상기 게이트 영역 내의 제1 핀 구조물 ― 상기 제1 핀 구조물은 하부 부분 및 상기 하부 부분 위의 상부 부분을 포함하고,
    상기 하부 부분은 그 내측 층으로서의 제1 반도체 재료 층 및 그 외측 층으로서의 반도체 산화물 층을 포함하고, 상기 제1 반도체 재료 층은 제1 폭을 갖고, 상기 반도체 산화물 층은 제2 폭을 갖고, 상기 제1 반도체 재료 층과 상기 반도체 산화물 층은 동일한 두께를 가지며, 상기 반도체 산화물 층은 산소 및 상기 제1 반도체 재료 층의 재료를 포함하고,
    상기 상부 부분은 제2 반도체 재료 층을 포함하고, 상기 제2 반도체 재료 층은 상기 제1 폭보다 작은 제3 폭을 가짐 ― ; 및
    상기 게이트 영역 내의 상기 제1 핀 구조물의 부분을 둘러싸는(wrap around), 상기 기판 상의 하이-k(HK, high-k)/금속 게이트(MG, metal gate) 스택
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제2 폭은 상기 제1 폭의 10% 내지 30%의 범위인 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제3 폭은 상기 제1 폭의 75% 미만인 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 HK/MG에 의하여 둘러싸인 상기 제1 핀 구조물의 부분은 20 nm 내지 40 nm 범위의 높이를 갖는 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 반도체 재료 층은 실리콘 게르마늄(SiGex)을 포함하며, 여기서 x는 원자 퍼센트의 Ge 조성인 것인, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 제1 반도체 재료 층의 중앙 부분은 상기 제1 반도체 재료 층의 다른 부분들보다 더 높은 Ge 조성 x를 갖는 것인, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 중앙 부분의 Ge 조성은 상기 다른 부분들보다 5% 내지 30% 더 높은 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 기판은 상기 게이트 영역에 의해 분리된 소스 및 드레인(S/D) 영역들을 더 포함하고, 상기 반도체 디바이스는,
    제2 하부 부분 및 상기 제2 하부 부분 위의 제2 상부 부분을 포함하는, S/D 영역 내의 제2 핀 구조물로서,
    상기 제2 핀 구조물의 제2 하부 부분은 그 내측 층으로서의 상기 제1 반도체 재료 층 및 그 외측 층으로서의 상기 반도체 산화물 층을 포함하고,
    상기 제2 핀 구조물의 제2 상부 부분은 상기 제2 반도체 재료 층의 부분을 포함하는 것인, 상기 제2 핀 구조물; 및
    상기 제2 핀 구조물의 상부 부분의 상단 상의 소스/드레인 피쳐들
    을 더 포함하는 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    게이트 영역 및 상기 게이트 영역에 의해 분리된 소스 및 드레인(S/D) 영역들을 갖는 기판;
    상기 게이트 영역 내의 제1 핀 구조물 ― 상기 제1 핀 구조물은 하부 부분 및 상기 하부 부분 위의 상부 부분을 포함하고,
    상기 제1 핀 구조물의 하부 부분은 그 내측 층으로서의 실리콘 게르마늄(SiGex) 층 및 그 외측 층으로서의 실리콘 게르마늄 산화물(SiGeOy) 층을 포함하며, 여기서 x는 원자 퍼센트의 Ge 조성이고, y는 원자 퍼센트의 산소 조성이고, 상기 SiGex 층은 제1 폭을 갖고, 상기 SiGeOy 층은 제2 폭을 가지며, 상기 SiGex 층과 상기 SiGeOy 층은 동일한 두께를 갖고,
    상기 제1 핀 구조물의 상부 부분은 Si 층을 포함하며, 상기 Si 층은 상기 제1 폭보다 작은 제3 폭을 가짐 ― ;
    상기 S/D 영역들 내의 제2 핀 구조물 ― 상기 제2 핀 구조물은 제2 하부 부분 및 상기 제2 하부 부분 위의 제2 상부 부분을 포함하고,
    상기 제2 핀 구조물의 제2 하부 부분은 그 내측 층으로서의 상기 실리콘 게르마늄(SiGex) 층 및 그 외측 층으로서의 상기 실리콘 게르마늄 산화물(SiGeOy) 층을 포함하고,
    상기 제2 핀 구조물의 제2 상부 부분은 상기 Si 층의 부분을 포함함 ― ;
    상기 S/D 영역 내의 상기 제2 핀 구조물의 제2 상부 부분의 상단 상의 소스/드레인 피쳐들; 및
    상기 게이트 영역 내의 상기 제1 핀 구조물의 부분을 둘러싸는, 상기 기판 위의 하이-k/금속 게이트(HK/MG)
    를 포함하는, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 위에 제1 반도체 재료 층을 에피택셜하게 성장시키는 단계;
    상기 제1 반도체 재료 층의 상단 상에 제2 반도체 재료 층을 에피택셜하게 성장시키는 단계;
    상기 기판 내에 제1 핀 및 트렌치를 형성하기 위하여 상기 제2 반도체 재료 층 및 상기 제1 반도체 재료 층을 에칭하는 단계 ― 상기 제1 핀은 제1 폭을 가짐 ― ;
    노출된 제1 반도체 재료 층의 외측 부분을 반도체 산화물로 변환하기 위하여 상기 트렌치 내의 상기 제1 핀의 제2 반도체 재료 층들에 열적 산화 프로세스를 적용하는 단계 ― 상기 반도체 산화물은 제2 폭을 가지며, 상기 제1 반도체 재료 층과 상기 반도체 산화물은 동일한 두께를 가짐 ― ;
    제2 핀을 형성하기 위하여 상기 제1 핀 내의 상기 제2 반도체 재료 층을 제3 폭으로 트리밍하는 단계 ― 상기 제2 핀은 게이트 영역, 상기 게이트 영역에 의해 분리된 소스 및 드레인 영역들을 가짐 ― ;
    상기 트렌치 내에 격리 피쳐를 형성하는 단계;
    상기 게이트 영역 내의 상기 제2 핀 위의 랩핑(wrapping)을 포함하는, 상기 기판 위의 더미 게이트 스택을 형성하는 단계;
    상기 제2 핀의 소스 및 드레인 영역 내의 상기 제2 반도체 재료 층의 부분을 리세스하는 단계;
    소스/드레인 피쳐를 형성하기 위하여 상기 리세스된 제2 핀 상에 제3 반도체 재료를 에피택셜하게 성장시키는 단계;
    게이트 트렌치를 형성하기 위하여 상기 더미 게이트 스택을 제거하는 단계; 및
    상기 제2 핀의 부분 위의 랩핑을 포함하는, 상기 게이트 트렌치 내의 하이-k/금속 게이트(HK/MG) 스택을 형성하는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020150054028A 2014-04-16 2015-04-16 하이-k 금속 게이트 스택을 구비한 finfet 구조물, 디바이스 및 그 제조 방법 KR101709392B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/254,035 2014-04-16
US14/254,035 US10468528B2 (en) 2014-04-16 2014-04-16 FinFET device with high-k metal gate stack

Publications (2)

Publication Number Publication Date
KR20150119821A KR20150119821A (ko) 2015-10-26
KR101709392B1 true KR101709392B1 (ko) 2017-02-22

Family

ID=54249852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150054028A KR101709392B1 (ko) 2014-04-16 2015-04-16 하이-k 금속 게이트 스택을 구비한 finfet 구조물, 디바이스 및 그 제조 방법

Country Status (4)

Country Link
US (3) US10468528B2 (ko)
KR (1) KR101709392B1 (ko)
CN (1) CN105023944B (ko)
DE (1) DE102014106152B4 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9559181B2 (en) 2013-11-26 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device with buried sige oxide
US9147682B2 (en) 2013-01-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin spacer protected source and drain regions in FinFETs
US9209185B2 (en) 2014-04-16 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET device
US9178067B1 (en) 2014-04-25 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9721955B2 (en) 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device having an oxide feature
US9224736B1 (en) * 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9293459B1 (en) * 2014-09-30 2016-03-22 International Business Machines Corporation Method and structure for improving finFET with epitaxy source/drain
KR102372167B1 (ko) * 2015-04-24 2022-03-07 삼성전자주식회사 반도체 장치
US10020304B2 (en) * 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
TWI612674B (zh) * 2016-03-24 2018-01-21 台灣積體電路製造股份有限公司 鰭式場效電晶體及其製造方法
US10032869B2 (en) * 2016-08-17 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device having position-dependent heat generation and method of making the same
US10361130B2 (en) * 2017-04-26 2019-07-23 International Business Machines Corporation Dual channel silicon/silicon germanium complementary metal oxide semiconductor performance with interface engineering
CN108987476B (zh) * 2017-06-01 2021-05-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20200144374A1 (en) * 2017-06-30 2020-05-07 Intel Corporation Transistor with wide bandgap channel and narrow bandgap source/drain
US10510875B2 (en) 2017-07-31 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain structure with reduced contact resistance and enhanced mobility
DE102018114209A1 (de) * 2017-07-31 2019-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Source -und-drain-struktur mit einem reduzierten kontaktwiderstand und einer verbesserten beweglichkeit
US10170317B1 (en) 2017-09-28 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layer
US10170588B1 (en) * 2017-10-30 2019-01-01 International Business Machines Corporation Method of forming vertical transport fin field effect transistor with high-K dielectric feature uniformity
US10388756B2 (en) 2018-01-12 2019-08-20 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US10879392B2 (en) 2018-07-05 2020-12-29 Samsung Electronics Co., Ltd. Semiconductor device
US10930778B2 (en) 2018-10-11 2021-02-23 International Business Machines Corporation Vertical transistor devices with composite high-K and low-K spacers with a controlled top junction
US11532619B2 (en) * 2019-03-27 2022-12-20 Intel Corporation Transistor structures including a non-planar body having variable and complementary semiconductor and insulator portions

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090008705A1 (en) * 2007-07-05 2009-01-08 International Business Machines Corporation Body-contacted finfet
US20110147811A1 (en) * 2009-12-23 2011-06-23 Kavalieros Jack T Two-dimensional condensation for uniaxially strained semiconductor fins

Family Cites Families (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176114A (ja) 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
KR100338783B1 (en) 2000-10-28 2002-06-01 Samsung Electronics Co Ltd Semiconductor device having expanded effective width of active region and fabricating method thereof
US6359311B1 (en) 2001-01-17 2002-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Quasi-surrounding gate and a method of fabricating a silicon-on-insulator semiconductor device with the same
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
KR100487566B1 (ko) 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
KR100487567B1 (ko) 2003-07-24 2005-05-03 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US8008136B2 (en) 2003-09-03 2011-08-30 Advanced Micro Devices, Inc. Fully silicided gate structure for FinFET devices
US7078299B2 (en) 2003-09-03 2006-07-18 Advanced Micro Devices, Inc. Formation of finFET using a sidewall epitaxial layer
KR100521384B1 (ko) 2003-11-17 2005-10-12 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100550343B1 (ko) 2003-11-21 2006-02-08 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US7259050B2 (en) 2004-04-29 2007-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of making the same
KR100634372B1 (ko) 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
KR100591770B1 (ko) 2004-09-01 2006-06-26 삼성전자주식회사 반도체 핀을 이용한 플래쉬 메모리 소자 및 그 제조 방법
KR100674914B1 (ko) 2004-09-25 2007-01-26 삼성전자주식회사 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법
US20090130826A1 (en) * 2004-10-11 2009-05-21 Samsung Electronics Co., Ltd. Method of Forming a Semiconductor Device Having a Strained Silicon Layer on a Silicon-Germanium Layer
KR100672826B1 (ko) 2004-12-03 2007-01-22 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
EP1844498B1 (en) 2005-01-28 2012-03-14 Nxp B.V. Method of fabricating a dual-gate fet
US7384838B2 (en) 2005-09-13 2008-06-10 International Business Machines Corporation Semiconductor FinFET structures with encapsulated gate electrodes and methods for forming such semiconductor FinFET structures
US7564081B2 (en) * 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
KR20070090375A (ko) * 2006-03-02 2007-09-06 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
US7709312B2 (en) 2006-09-29 2010-05-04 Intel Corporation Methods for inducing strain in non-planar transistor structures
US7939403B2 (en) 2006-11-17 2011-05-10 Micron Technology, Inc. Methods of forming a field effect transistors, pluralities of field effect transistors, and DRAM circuitry comprising a plurality of individual memory cells
US20080285350A1 (en) 2007-05-18 2008-11-20 Chih Chieh Yeh Circuit and method for a three dimensional non-volatile memory
US7939889B2 (en) 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
US20110193187A1 (en) * 2008-09-01 2011-08-11 Toto Ltd. Electrode member for specific detection of analyte using photocurrent
KR101471858B1 (ko) * 2008-09-05 2014-12-12 삼성전자주식회사 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법
US8058692B2 (en) 2008-12-29 2011-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-gate transistors with reverse T-shaped fins
US8263462B2 (en) 2008-12-31 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric punch-through stoppers for forming FinFETs having dual fin heights
US8053299B2 (en) 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US7855105B1 (en) 2009-06-18 2010-12-21 International Business Machines Corporation Planar and non-planar CMOS devices with multiple tuned threshold voltages
US8482073B2 (en) 2010-03-25 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including FINFETs and methods for forming the same
US8759943B2 (en) 2010-10-08 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having notched fin structure and method of making the same
US8264032B2 (en) 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8101486B2 (en) 2009-10-07 2012-01-24 Globalfoundries Inc. Methods for forming isolated fin structures on bulk semiconductor material
US7993999B2 (en) 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8395195B2 (en) * 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8455307B2 (en) * 2011-05-19 2013-06-04 GlobalFoundries, Inc. FINFET integrated circuits and methods for their fabrication
CN102903749B (zh) * 2011-07-27 2015-04-15 中国科学院微电子研究所 一种半导体器件结构及其制造方法
US8890207B2 (en) 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US8796124B2 (en) 2011-10-25 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Doping method in 3D semiconductor device
US8623716B2 (en) 2011-11-03 2014-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate semiconductor devices and methods of forming the same
US8963257B2 (en) 2011-11-10 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors and methods for fabricating the same
DE112011105995B4 (de) * 2011-12-23 2020-08-06 Intel Corporation Herstellungsverfahren für eine nicht-planare Rundum-Gate-Schaltung
US8698199B2 (en) 2012-01-11 2014-04-15 United Microelectronics Corp. FinFET structure
JP2013183085A (ja) 2012-03-02 2013-09-12 Toshiba Corp 半導体装置の製造方法
CN103426755B (zh) 2012-05-14 2015-12-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US8883570B2 (en) 2012-07-03 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate FETs and methods for forming the same
US8815739B2 (en) 2012-07-10 2014-08-26 Globalfoundries Inc. FinFET device with a graphene gate electrode and methods of forming same
US8823085B2 (en) 2012-08-08 2014-09-02 Unisantis Electronics Singapore Pte. Ltd. Method for producing a semiconductor device and semiconductor device
US9947773B2 (en) 2012-08-24 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor arrangement with substrate isolation
US9349837B2 (en) 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
US8987790B2 (en) 2012-11-26 2015-03-24 International Business Machines Corporation Fin isolation in multi-gate field effect transistors
US8815668B2 (en) 2012-12-07 2014-08-26 International Business Machines Corporation Preventing FIN erosion and limiting Epi overburden in FinFET structures by composite hardmask
US8815691B2 (en) 2012-12-21 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a gate all around device
US9202917B2 (en) 2013-07-29 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Buried SiGe oxide FinFET scheme for device enhancement
US8901607B2 (en) * 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9859429B2 (en) 2013-01-14 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9318606B2 (en) 2013-01-14 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9257559B2 (en) 2014-01-15 2016-02-09 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9006786B2 (en) 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9202691B2 (en) 2013-01-18 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having modified profile metal gate
US9735255B2 (en) 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element
KR102018101B1 (ko) 2013-02-04 2019-11-14 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US9564353B2 (en) 2013-02-08 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with reduced parasitic capacitance and methods of forming the same
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9997617B2 (en) 2013-03-13 2018-06-12 Qualcomm Incorporated Metal oxide semiconductor (MOS) isolation schemes with continuous active areas separated by dummy gates and related methods
US9018054B2 (en) 2013-03-15 2015-04-28 Applied Materials, Inc. Metal gate structures for field effect transistors and method of fabrication
KR20140116632A (ko) 2013-03-25 2014-10-06 삼성전자주식회사 사용자의 모션을 감지하는 웨어러블 장치 및 방법
KR102038486B1 (ko) 2013-04-09 2019-10-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9006842B2 (en) * 2013-05-30 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning strain in semiconductor devices
US9412866B2 (en) 2013-06-24 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. BEOL selectivity stress film
CN104282561B (zh) * 2013-07-02 2018-11-06 中国科学院微电子研究所 FinFET器件及其制作方法
US9299810B2 (en) 2013-07-05 2016-03-29 Taiwan Semiconductor Manufacturing Company Limited Fin-type field effect transistor and method of fabricating the same
US9349850B2 (en) 2013-07-17 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally tuning strain in semiconductor devices
US9293586B2 (en) 2013-07-17 2016-03-22 Globalfoundries Inc. Epitaxial block layer for a fin field effect transistor device
US9023697B2 (en) 2013-08-08 2015-05-05 International Business Machines Corporation 3D transistor channel mobility enhancement
US9153694B2 (en) 2013-09-04 2015-10-06 Globalfoundries Inc. Methods of forming contact structures on finfet semiconductor devices and the resulting devices
US9219115B2 (en) 2013-10-11 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Forming conductive STI liners for FinFETS
KR102130056B1 (ko) * 2013-11-15 2020-07-03 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US9431537B2 (en) * 2014-03-26 2016-08-30 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
US9209185B2 (en) 2014-04-16 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090008705A1 (en) * 2007-07-05 2009-01-08 International Business Machines Corporation Body-contacted finfet
US20110147811A1 (en) * 2009-12-23 2011-06-23 Kavalieros Jack T Two-dimensional condensation for uniaxially strained semiconductor fins

Also Published As

Publication number Publication date
US20180350992A1 (en) 2018-12-06
US20150303305A1 (en) 2015-10-22
CN105023944B (zh) 2018-03-23
DE102014106152B4 (de) 2017-12-07
CN105023944A (zh) 2015-11-04
US10468528B2 (en) 2019-11-05
KR20150119821A (ko) 2015-10-26
DE102014106152A1 (de) 2015-10-22
US11171238B2 (en) 2021-11-09
US20210202743A1 (en) 2021-07-01

Similar Documents

Publication Publication Date Title
US11735650B2 (en) Structure and method for FinFET device with buried sige oxide
US20210202743A1 (en) FinFET Device With High-K Metal Gate Stack
US11158637B2 (en) Method and structure for FinFET device
US10629737B2 (en) Method for fabricating FinFET including forming an oxide layer
US11889674B2 (en) Structure and method for SRAM FinFET device having an oxide feature
US9698058B2 (en) Structure and method for FinFET device
US9209303B2 (en) Structure and method for FinFET device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200212

Year of fee payment: 4