JP2013183085A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】信頼性が高い半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板の上面に第１方向に延びるフィンが形成され、前記フィン上に下側マスク部材及び上側マスク部材が設けられ、上側マスク部材の幅が前記フィン及び前記下側マスク部材の幅よりも広い構造体を作製する工程と、前記上側マスク部材及び前記下側マスク部材をマスクとして、前記半導体基板に不純物を注入する工程と、前記上側マスク部材を除去する工程と、前記フィンの側面上にゲート絶縁膜を形成する工程と、前記フィン及び前記下側マスク部材を覆う導電膜を形成する工程と、前記導電膜上に第２方向に延びるパターンが形成されたゲート用マスクを形成する工程と、前記ゲート用マスク及び前記下側マスク部材をマスクとしてエッチングを施すことにより、前記フィンを跨ぐゲート電極を形成する工程と、を備える。
【選択図】図５

Description

本発明の実施形態は、半導体装置の製造方法に関する。
近年、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）の集積度の向上とオン電流の増大とを両立させるために、Ｆｉｎ型のＭＯＳＦＥＴ（以下、「ＦｉｎＦＥＴ」という）が提案されている。ＦｉｎＦＥＴにおいては、半導体基板の上面に一方向に延びる凸状のフィンが形成されており、このフィンを跨ぐように、他方向に延びるゲート電極が設けられている。これにより、フィンにおけるゲート電極に囲まれた部分の外周がチャネル領域となり、素子面積を増大させることなく、チャネル幅を拡大することができる。
特開２００６−３５１６８３号公報
本発明の目的は、信頼性が高い半導体装置の製造方法を提供することである。
実施形態に係る半導体装置の製造方法は、半導体基板の上面に第１方向に延びるフィンが形成され、前記フィンの直上域に下側マスク部材が設けられ、前記下側マスク部材の直上域を含む領域に、幅が前記フィン及び前記下側マスク部材の幅よりも広い上側マスク部材が設けられた構造体を作製する工程と、前記上側マスク部材及び前記下側マスク部材をマスクとして、前記半導体基板に不純物を注入する工程と、前記上側マスク部材を除去する工程と、前記フィンの側面上にゲート絶縁膜を形成する工程と、前記フィン及び前記下側マスク部材を覆う導電膜を形成する工程と、前記導電膜上に、前記第１方向に対して交差した第２方向に延びるパターンが形成されたゲート用マスクを形成する工程と、前記ゲート用マスク及び前記下側マスク部材をマスクとしてエッチングを施すことにより、前記導電膜を選択的に除去して、前記第２方向に延び前記フィンを跨ぐゲート電極を形成する工程と、を備える。
（ａ）及び（ｂ）、は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）、は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）、は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）、は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）、は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）、は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）、は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）、は、実施形態に係る半導体装置の製造方法を例示する工程断面図である。 実施形態に係る半導体装置を例示する斜視図である。 （ａ）及び（ｂ）は、比較例に係る半導体装置の製造方法を例示する工程断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）〜図８（ｂ）、は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、
図９は、本実施形態に係る半導体装置を例示する斜視図である。
本実施形態に係る半導体装置は、例えば記憶装置であり、例えばＭＲＡＭ（Magneto resistive Random Access Memory：磁気抵抗ランダムアクセスメモリ）である。ＭＲＡＭにおいては、複数個のメモリセルがアレイ状に配列されており、各メモリセルにおいては、磁気抵抗記憶素子及びトランジスタが設けられている。本実施形態において、各メモリセルを構成するトランジスタが、後述するＦｉｎＦＥＴである。
先ず、図１（ａ）に示すように、シリコン基板１０を用意する。シリコン基板１０は、例えば、不純物が導入された単結晶のシリコンからなり、例えば、シリコンウェーハの一部である。シリコン基板１０の上面上に、シリコン酸化膜１１を形成する。
次に、下側マスク膜として、シリコン窒化膜１２を形成する。シリコン窒化膜１２は、例えば、原料ガスとしてヘキサクロロジシラン（Hexachlorodisilane：ＨＣＤ）を用い、温度を５５０℃以下としたＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition：低圧化学気相成長）法により、成膜する。
次に、シリコン窒化膜１２の上面を酸化することにより、バリア膜として、シリコン酸化膜１３を形成する。なお、シリコン酸化膜１３は堆積法によって成膜してもよいが、エッチング速度がより低く、薄い膜を形成するために、プラズマ酸化法によって成膜することが好ましい。
次に、上側マスク膜として、シリコン窒化膜１４を形成する。シリコン窒化膜１４は、例えば、原料ガスとしてジクロロシラン（Dichlorosilanes：ＤＣＳ）を用い、温度を７００℃以上としたＬＰ−ＣＶＤ法により、成膜する。
このように、シリコン窒化膜１２及びシリコン窒化膜１４は、相互に異なる成膜方法により形成し、共にシリコン窒化物を含む膜とする。後述するように、通常、ＨＣＤを用いて相対的に低温で成膜した下側のシリコン窒化膜１２の方が、ＤＣＳを用いて相対的に高温で成膜した上側のシリコン窒化膜１４よりも、ウェットエッチングを施したときのエッチング速度が高くなる。
次に、例えばシリコン酸化物からなるハードマスク材１５、例えばシリコン窒化物からなるハードマスク材１６、及び反射防止膜１７をこの順に成膜する。次に、反射防止膜１７上にレジスト膜を形成し、リソグラフィ法によりパターニングすることにより、レジストマスク１８を形成する。レジストマスク１８には、一方向（以下、「フィン方向」という）に延びるストライプ状のパターンを複数本形成する。
これにより、シリコン基板１０上に、シリコン酸化膜１１、シリコン窒化膜１２、シリコン酸化膜１３、シリコン窒化膜１４、ハードマスク材１５、ハードマスク材１６、反射防止膜１７及びレジストマスク１８が、下層側からこの順に積層された積層体が形成される。
次に、図１（ｂ）に示すように、レジストマスク１８をマスクとしたＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を施すことにより、反射防止膜１７及びハードマスク材１６を選択的に除去し、レジストマスク１８のパターンをハードマスク材１６に転写する。これにより、ハードマスク材１６に、フィン方向に延びるストライプ状のパターンが形成される。次に、パターニングされたハードマスク材１６に対してスリミング処理を施し、各パターンの幅を細くする。次に、例えばアモルファスシリコン膜を全面に堆積させ、全面をエッチバックする。これにより、アモルファスシリコン膜がハードマスク材１６の各パターンの側面上のみに残留し、側壁１９が形成される。側壁１９の平均的な配列周期は、レジストマスク１８のパターンの配列周期の半分となる。
次に、図２（ａ）に示すように、ウェットエッチングにより、ハードマスク材１６を除去する。
次に、図２（ｂ）に示すように、側壁１９をマスクとしてエッチングを施すことにより、側壁１９のパターンをハードマスク材１５に転写する。これにより、ハードマスク材１５に、フィン方向に延びるストライプ状のパターンが形成され、フィン用マスクとなる。
続いて、図３（ａ）に示すように、ハードマスク材１５をマスクとしてエッチングを施すことにより、シリコン窒化膜１４、シリコン酸化膜１３、シリコン窒化膜１２、シリコン酸化膜１１を選択的に除去し、更に、シリコン基板１０の上層部分を選択的に除去する。これにより、シリコン窒化膜１４、シリコン酸化膜１３、シリコン窒化膜１２、シリコン酸化膜１１及びシリコン基板１０の上層部分がストライプ状に加工される。この結果、シリコン窒化膜１４が上側マスク部材としてのシリコン窒化部材１４ａとなり、シリコン酸化膜１３がバリア部材としてのシリコン酸化部材１３ａとなり、シリコン窒化膜１２が下側マスク部材としてのシリコン窒化部材１２ａとなり、シリコン酸化膜１１がシリコン酸化部材１１ａとなり、シリコン基板１０の上層部分がフィン１０ａとなる。
次に、図３（ｂ）に示すように、酸化処理を施すことにより、フィン１０ａの両側部を酸化して、シリコン酸化層１０ｂを形成する。この酸化処理は、シリコン窒化部材１２ａ及び１４ａの酸化を抑制するために、熱酸化処理とすることが好ましい。
次に、図４（ａ）に示すように、ウェットエッチングを施し、シリコン酸化層１０ｂ（図３（ｂ）参照）を除去する。これにより、シリコン酸化層１０ｂを形成する前と比較して、フィン１０ａが細くなる。このとき、シリコン酸化部材１１ａ及び１３ａの露出部分もエッチングされ、露出面が後退する。また、相対的にウェットエッチング速度が高いシリコン窒化部材１２ａも僅かにエッチングされるが、図示していない。
次に、図４（ｂ）に示すように、全面にシリコン酸化物を堆積させる。次に、シリコン窒化部材１４ａをストッパ材としたＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）を施し、堆積させたシリコン酸化物の上面を平坦化する。これにより、シリコン基板１０の上面を覆うように、素子分離絶縁膜２０が形成される。
次に、図５（ａ）に示すように、素子分離絶縁膜２０に対してウェットエッチングを施す。このウェットエッチングは、シリコン窒化部材１４ａのエッチング速度よりもシリコン窒化部材１２ａのエッチング速度の方が高くなる条件で行う。これにより、素子分離絶縁膜２０の上面２０ａをエッチバックし、フィン１０ａの上下方向における中央部の高さまで後退させる。この結果、フィン１０ａの下部が素子分離絶縁膜２０によって覆われると共に、上部が露出する。また、このとき、シリコン窒化部材１４ａに対してシリコン窒化部材１２ａが選択的にエッチングされて、下側のシリコン窒化部材１２ａが上側のシリコン窒化部材１４ａよりも細くなり、フィン１０ａの上端部の幅以下となる。
ここまでの工程により、シリコン基板１０の上面にフィン方向に延びる複数本のフィン１０ａが形成され、フィン１０ａの直上域にシリコン窒化部材１２ａが設けられ、シリコン窒化部材１２ａの直上域を含む領域に、幅がフィン１０ａ及びシリコン窒化部材１２ａの幅よりも広いシリコン窒化部材１４ａが設けられた構造体が作製される。なお、図４（ａ）に示す工程を省略し、図５（ａ）に示す素子分離絶縁膜２０の上面２０ａを後退させる工程において、シリコン酸化層１０ｂの上部を除去することにより、フィン１０ａを細くしてもよい。
次に、図５（ｂ）に示すように、シリコン窒化部材１４ａ及び１２ａをマスクとして、シリコン基板１０に対して不純物、例えばボロンを略直上からイオン注入する。このとき、フィン１０ａ上には、シリコン窒化部材１２ａ及び１４ａが積層された厚いシリコン窒化部材が存在するため、ボロンがフィン１０ａの上面に注入されることはない。また、シリコン窒化部材１４ａの幅はフィン１０ａの幅より大きく、上方から見て、フィン１０ａ及びその近傍を覆っているため、ボロンの注入方向が上下方向から少し傾斜した場合にも、ボロンがフィン１０ａの側面に直接注入されることはない。ボロンは、一旦、素子分離絶縁膜２０の上層部分に打ち込まれ、素子分離絶縁膜２０によって散乱されて、フィン１０ａの下部に導入される。この結果、フィン１０ａの下部に、パンチスルーストッパ層２１が形成される。
次に、図６（ａ）に示すように、熱酸化処理を施し、フィン１０ａの露出面、すなわち、フィン１０ａの上部の側面上に、シリコン酸化物からなる保護膜２６を形成する。なお、保護膜２６は、プラズマ酸化処理によって形成してもよく、シリコン酸化物を堆積させることによって形成してもよい。プラズマ酸化処理の場合は、シリコン窒化部材１２ａ及び１４ａの表面も酸化される。
次に、全面に、側壁保護膜２７を形成する。側壁保護膜２７の材料は、シリコン窒化部材１２ａの材料、シリコン酸化部材１３ａの材料、シリコン窒化部材１４ａの材料及び保護膜２６の材料のいずれとも異なる材料とする。すなわち、側壁保護膜２７の材料は、シリコン酸化物及びシリコン窒化物以外の材料とし、例えば、ノンドープのアモルファスシリコンとする。次に、全面をエッチバックすることにより、側壁保護膜２７におけるシリコン窒化部材１４ａ上に配置された部分を除去して、シリコン窒化部材１４ａを露出させる。これにより、フィン１０ａの上部、シリコン酸化部材１１ａ、シリコン窒化部材１２ａ、シリコン酸化部材１３ａ及びシリコン窒化部材１４ａからなる積層体の側面上であって、保護膜２６の外側に、側壁保護膜２７が残留する。
次に、図６（ｂ）に示すように、次に、例えばウェットエッチング、例えば、エッチング液としてリン酸（Ｈ３ＰＯ４）を用いたウェットエッチングにより、シリコン窒化部材１４ａを除去する。このとき、シリコン窒化部材１２ａは、側面を側壁保護膜２７によって保護され、上面をシリコン酸化部材１３ａによって保護されているため、除去されない。
次に、図７（ａ）に示すように、例えば、アルカリ性のエッチング液を用いたウェットエッチングにより、側壁保護膜２７（図６（ｂ）参照）を除去する。このとき、フィン１０ａの下部は素子分離絶縁膜２０によって保護され、上部の側面は保護膜２６によって保護され、上部の上面はシリコン酸化部材１１ａ、シリコン窒化部材１２ａ及びシリコン酸化部材１３ａによって保護されるため、フィン１０ａはエッチングされない。
次に、図７（ｂ）に示すように、例えば、フッ酸（ＨＦ）を含むエッチング液を用いたウェットエッチングにより、シリコン酸化部材１３ａ及び保護膜２６を除去する。
次に、図８（ａ）に示すように、例えば熱酸化処理を行い、フィン１０ａの露出面上、すなわち、フィン１０ａの上部の側面上に、例えばシリコン酸化物からなるゲート絶縁膜３１を形成する。
次に、図８（ｂ）に示すように、素子分離絶縁膜２０上に、例えば不純物が導入されたポリシリコンからなる導電膜３２を形成する。導電膜３２は、フィン１０ａの上部、シリコン酸化部材１１ａ、シリコン窒化部材１２ａ及びゲート絶縁膜３１を覆う。
次に、導電膜３２上に、例えば側壁法により、ゲート用マスク３３を形成する。ゲート用マスク３３においては、フィン方向に対して交差、例えば直交する方向（以下、「ゲート方向」という）に延びる複数本のパターンを形成する。
次に、ゲート用マスク３３をマスクとしてエッチングを施すことにより、導電膜３２を選択的に除去する。これにより、ゲート方向に延び、フィン１０ａを跨ぐ複数本のゲート電極３２ａが形成される。このとき、フィン１０ａは、シリコン窒化部材１２ａがマスクとなるため、エッチングされない。また、シリコン窒化部材１２ａの幅は、フィン１０ａの幅以下であるため、フィン１０ａの側面上、すなわち、ゲート絶縁膜３１上に導電膜３２が残留することはない。そして、ゲート電極３２ａの加工が終了する時点で、シリコン窒化部材１２ａ及びシリコン酸化部材１１ａは消失してもよく、残留していてもよい。一方、ゲート絶縁膜３１は大部分が残留する。
次に、図９に示すように、絶縁膜を成膜し、ＲＩＥ等の異方性エッチングによりエッチバックすることにより、フィン１０ａにおける素子分離絶縁膜２０及びゲート電極３２ａによって覆われていない部分の下部の側面上に、絶縁性の側壁３５を形成する。図８（ｂ）に示す工程においてシリコン窒化部材１２ａが残留した場合においても、この異方性エッチング工程において、シリコン窒化部材１２ａが除去される。次に、フィン１０ａにおけるゲート電極３２ａによって覆われていない部分の表面上から、シリコン酸化部材１１ａ及びゲート絶縁膜３１を除去する。次に、フィン１０ａの露出面上、すなわち、フィン１０ａにおける素子分離絶縁膜２０、ゲート電極３２ａ及び側壁３５によって覆われていない部分の表面上に、シリコンをエピタキシャル成長させて、エピタキシャル層３６を形成する。このとき、エピタキシャル層３６はゲート電極３２ａから絶縁する。
このようにして、本実施形態に係る半導体装置１が製造される。半導体装置１においては、シリコン基板１０の上層部分にフィン方向に延びる複数本のフィン１０ａが形成され、これらのフィン１０ａを跨ぐように、ゲート方向に延びる複数本のゲート電極３２ａが形成され、フィン１０ａとゲート電極３２ａとの間にはゲート絶縁膜３１（図８（ａ）参照）が配置されている。フィン１０ａの下部は素子分離絶縁膜２０に埋め込まれている。フィン１０ａの上部におけるゲート電極３２ａによって覆われた部分は、チャネル領域（図示せず）となる。フィン１０ａの上部におけるゲート電極３２ａによって覆われていない部分の表面上には、エピタキシャル層３６が形成されている。フィン１０ａの上部におけるゲート電極３２ａによって覆われていない部分及びエピタキシャル層３６が、ソース・ドレイン領域となる。また、フィン１０ａの下部には、フィン方向全長にわたって、パンチスルーストッパ層２１が形成されている。このような構成により、フィン１０ａとゲート電極３２ａとの交差部分毎に、ＦｉｎＦＥＴ４０が形成される。
次に、本実施形態の作用効果について説明する。
本実施形態においては、図５（ａ）に示すように、フィン１０ａ上にシリコン窒化部材１２ａ及びシリコン窒化部材１４ａを設け、シリコン窒化部材１４ａの幅をシリコン窒化部材１２ａ及びフィン１０ａの幅よりも広くしている。そして、図６（ｂ）に示す工程において、シリコン窒化部材１４ａを除去し、シリコン窒化部材１２ａを残留させている。これにより、図５（ｂ）に示すイオン注入工程、すなわち、パンチスルーストッパ層２１を形成するための不純物（例えばボロン）をイオン注入する工程においては、幅が広く厚さが厚いマスク部材を実現し、図８（ｂ）に示すエッチング工程、すなわち、導電膜３２をエッチングしてゲート電極３２ａを形成する工程においては、幅が狭く厚さが薄いマスク部材を実現している。この結果、各工程において要求される形状のマスク部材を用意することができる。以下、この効果について詳細に説明する。
先ず、マスク部材の幅について説明する。
図５（ｂ）に示すイオン注入工程においては、幅が広いシリコン窒化部材１４ａをマスクとしているため、フィン１０ａの上部の側面に不純物が注入されることを抑制できる。これにより、不純物を素子分離絶縁膜２０の上層部分において散乱させて、フィン１０ａの下部にのみ導入することができる。この結果、パンチスルーストッパ層２１を設計どおりの位置に形成することができ、ＦｉｎＦＥＴ４０において、高く安定したパンチスルー耐圧を実現することができる。また、パンチスルーストッパ層２１を形成するための不純物が、ＦｉｎＦＥＴ４０のチャネル領域に混入することを抑制できるため、ＦｉｎＦＥＴ４０の特性を安定させることができる。
一方、図８（ｂ）に示すエッチング工程においては、導電膜３２をエッチングしてゲート電極３２ａを形成する際に、フィン１０ａを保護するマスクとして、幅がフィン１０ａの幅以下であるシリコン窒化部材１２ａを用いることができる。この結果、エッチングの後、フィン１０ａの側面上に導電膜３２が残留することを防止でき、ゲート電極３２ａ間の短絡を防止することができる。
次に、マスク部材の厚さについて説明する。
図５（ｂ）に示すイオン注入工程においては、シリコン窒化部材１２ａ及び１４ａを積層することにより、相対的に厚いマスク部材を実現している。このため、加速された不純物がシリコン窒化部材１２ａ及び１４ａからなるマスク部材を貫通することがなく、不純物がフィン１０ａの上面に注入されることを防止できる。これによっても、パンチスルーストッパ層２１を形成するための不純物が、ＦｉｎＦＥＴ４０のチャネル領域に混入することを防止できる。
一方、図８（ｂ）に示すエッチング工程においては、シリコン窒化部材１２ａのみを使用することにより、相対的に薄いマスク部材を実現している。これにより、導電膜３２を分断するほど厚くはなく、且つ、ゲート電極３２ａの加工が終了するまで、シリコン酸化部材１１ａと共にフィン１０ａを保護できる程度には厚いマスク部材を実現することができる。この結果、ゲート方向に延びるゲート電極３２ａを形成すると共に、フィン１０ａが損傷を受けることを防止できる。
また、本実施形態においては、図１（ａ）に示す工程において、シリコン窒化膜１２の膜厚を、図９に示す工程において、エピタキシャル層３６を形成する前までに、シリコン窒化部材１２ａが消失する程度の膜厚としている。具体的には、ゲート電極３２ａを形成するためのエッチング工程、又は側壁３５を形成するためのエッチング工程において、シリコン窒化部材１２ａが除去されるようにする。これにより、ゲート電極３２ａの加工終了後にシリコン窒化部材１２ａを除去するための工程を設けなくても、シリコン窒化部材１２ａが、エピタキシャル層３６の形成を妨害することを回避できる。
このように、本実施形態においては、２層のシリコン窒化部材１２ａ及び１４ａを設けることにより、その後の一連のプロセスにおいて、イオン注入工程において要求される幅が「広」く、膜厚が「高」いマスク部材と、エッチング工程において要求される幅が「狭」く、膜厚が「中」であるマスク部材と、エピタキシャル層の形成工程において要求されるマスク部材が「無」の状態とを、適切なタイミングで実現することができる。この結果、信頼性が高い半導体装置１を製造することができる。
また、本実施形態においては、図１（ａ）に示す工程において、シリコン基板１０上にシリコン窒化膜１２及び１４を積層し、図３（ａ）に示す工程において、共通のマスク材１５を用いてストライプ状にパターニングすることにより、シリコン窒化部材１４ａ、シリコン窒化部材１２ａ及びフィン１０ａを形成している。また、図３（ｂ）に示す工程においてフィン１０ａを細くし、図５（ａ）に示す工程においてシリコン窒化部材１２ａを細くしている。これにより、シリコン窒化部材１４ａの幅を、シリコン窒化部材１２ａ及びフィン１０ａの幅に対して相対的に広くすることができる。
このとき、図１（ａ）に示す工程においては、相互に異なる方法でシリコン窒化膜１２及びシリコン窒化膜１４を成膜し、図５（ａ）に示す工程においては、シリコン窒化部材１２ａのエッチング速度がシリコン窒化部材１４ａのエッチング速度よりも大きくなる条件で、ウェットエッチングを行っている。これにより、シリコン窒化部材１２ａを選択的にエッチングして、シリコン窒化部材１２ａの幅をシリコン窒化部材１４ａの幅よりも細くすることができる。また、このようなシリコン窒化部材１２ａのスリミングを、素子分離絶縁膜２０のエッチバックを利用して行っている。このため、シリコン窒化部材１２ａをスリミングするための専用の工程を設ける必要がなく、全体の工程数を低減することができる。更に、図３（ｂ）に示す工程において、フィン１０ａの側部を酸化して酸化層１０ｂを形成し、その後、酸化層１０ｂを除去することにより、フィン１０ａを均一に細くすることができる。
更に、本実施形態においては、図６（ｂ）に示す工程において、シリコン窒化部材１２ａの上面をシリコン酸化部材１３ａによって覆い、シリコン窒化部材１２ａの側面をシリコンからなる側壁保護膜２７によって覆った上で、ウェットエッチングを行い、シリコン窒化部材１４ａを除去している。これにより、シリコン窒化部材１２ａを保護しつつ、シリコン窒化部材１４ａのみを除去することができる。
また、図７（ａ）に示す工程において、フィン１０ａの上面をシリコン酸化部材１１ａによって覆い、フィン１０ａの側面を保護膜２６によって覆った上で、ウェットエッチングにより、側壁保護膜２７を除去している。これにより、フィン１０ａを保護しつつ、側壁保護膜２７を除去することができる。
なお、半導体装置を構成する各部材の材料及び形成方法は、上述の例には限定されない。例えば、本実施形態においては、シリコン窒化膜１２を、ヘキサクロロジシランを原料ガスとしたＬＰ−ＣＶＤ法により形成し、シリコン窒化膜１４を、ジクロロシランを原料ガスとしたＬＰ−ＣＶＤ法により形成する例を示したが、これには限定されず、例えば、シリコン窒化膜１２及び１４を同じ原料ガスを用いて成膜してもよい。同じ原料ガスを用いた場合においても、成膜温度を異ならせれば、エッチング速度を異ならせることができる。一般には、成膜温度を低くするほど、エッチング速度は高くなり、選択的に除去されやすくなる。
また、本実施形態においては、半導体装置１がＭＲＡＭである例を示したが、これには限定されず、ＦｉｎＦＥＴを備えた半導体装置であればよい。特に、フィンのアスペクト比が高いＦｉｎＦＥＴに好適である。ＦｉｎＦＥＴは、例えば、メモリセルの集積度が高く大電流が必要な記憶装置に好適に使用することができる。
次に、比較例について説明する。
図１０（ａ）及び（ｂ）は、比較例に係る半導体装置の製造方法を例示する工程断面図である。
図１０（ａ）は、前述の実施形態における図５（ｂ）に相当するイオン注入工程を示し、図１０（ｂ）は、前述の実施形態における図８（ｂ）に相当するエッチング工程が終了した後の状態を示す。
本比較例においては、マスク部材として、１層のシリコン窒化部材１００のみを形成する。
図１０（ａ）に示すように、シリコン窒化部材１００の幅をフィン１０ａの幅以下とすると、パンチスルーストッパ層２１を形成するためにボロンをイオン注入する工程において、ボロンがフィン１０ａの上部の側面に直接注入され、不純物注入層１０１が形成されてしまう。これにより、チャネル領域の不純物濃度が設計値からずれてしまい、ＦｉｎＦＥＴの特性が低下してしまう。
一方、図１０（ｂ）に示すように、シリコン窒化部材１００の幅をフィン１０ａの幅よりも広くすると、導電膜３２をエッチングしてゲート電極３２ａを形成する際に、ゲート電極３２ａ間において、シリコン窒化部材１００の直下域に導電膜３２が残留してしまう。これにより、ゲート電極３２ａ同士が短絡してしまう。
このように、本比較例においては、シリコン窒化部材１００の幅をどのように制御しても、半導体装置の特性が低下してしまう。これに対して、前述の実施形態によれば、マスク部材として用いるシリコン窒化部材を２層構造とし、上側のシリコン窒化部材１４ａの幅を下側のシリコン窒化部材１２ａ及びフィン１０ａの幅よりも広くすることにより、不純物注入工程及びゲート電極形成工程の双方において、適切な幅及び厚さのマスク部材を実現することができる。
以上説明した実施形態によれば、信頼性が高い半導体装置の製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：半導体装置、１０：シリコン基板（半導体基板）、１０ａ：フィン、１０ｂ：シリコン酸化層、１１：シリコン酸化膜、１１ａ：シリコン酸化部材、１２：シリコン窒化膜（下側マスク膜）、１２ａ：シリコン窒化部材（下側マスク部材）、１３：シリコン酸化膜、１３ａ：シリコン酸化部材、１４：シリコン窒化膜（上側マスク膜）、１４ａ：シリコン窒化部材（上側マスク部材）、１５：ハードマスク材（フィン用マスク）、１６：ハードマスク材、１７：反射防止膜、１８：レジストマスク、１９：側壁、２０：素子分離絶縁膜、２０ａ：上面、２１：パンチスルーストッパ層、２６：保護膜、２７：側壁保護膜、３１：ゲート絶縁膜、３２：導電膜、３２ａ：ゲート電極、３３：ゲート用マスク、３５：側壁、３６：エピタキシャル層、４０：ＦｉｎＦＥＴ、１００：シリコン窒化部材、１０１：不純物注入層

Claims (15)

  1. シリコンを含む半導体基板上に、ヘキサクロロジシランを原料ガスとした化学気相成長法により、シリコン窒化物を含む下側マスク膜を形成する工程と、
    前記下側マスク膜上に、シリコン酸化物を含むバリア膜を形成する工程と、
    前記バリア膜上に、ジクロロシランを原料ガスとした化学気相成長法により、シリコン窒化物を含む上側マスク膜を形成する工程と、
    前記上側マスク膜上に、第１方向に延びる複数本のパターンが形成されたフィン用マスクを形成する工程と、
    前記フィン用マスクをマスクとしてエッチングを施すことにより、前記上側マスク膜、前記バリア膜、前記下側マスク膜及び前記半導体基板の上層部分を選択的に除去して、上側マスク部材、バリア部材、下側マスク部材及び前記第１方向に延びる複数本のフィンを形成する工程と、
    前記フィンの側部を酸化することにより、酸化層を形成する工程と、
    前記酸化層を除去することにより、前記フィンを細くする工程と、
    前記フィン、前記下側マスク部材、前記バリア膜及び前記上側マスク部材からなる積層体を覆うように、シリコン酸化物を含む素子分離絶縁膜を形成する工程と、
    前記上側マスク部材のエッチング速度よりも前記下側マスク部材のエッチング速度の方が高くなる条件でエッチングを施すことにより、前記素子分離絶縁膜の上面を前記フィンの上下方向中央部の高さまで後退させると共に、前記下側マスク部材を前記上側マスク部材よりも細くする工程と、
    前記上側マスク部材及び前記下側マスク部材をマスクとして、前記素子分離絶縁膜に不純物をイオン注入することにより、前記不純物を前記素子分離絶縁膜によって散乱させて、前記不純物を前記フィンに導入する工程と、
    前記フィンの側面上にシリコン酸化物を含む保護膜を形成する工程と、
    前記フィンにおける前記素子分離絶縁膜から突出した部分、前記下側マスク部材、前記バリア膜及び前記上側マスク部材からなる積層体の側面上に、ノンドープのアモルファスシリコンからなる側壁保護膜を形成する工程と、
    前記上側マスク部材を除去する工程と、
    前記側壁保護膜をアルカリ性のエッチング液を用いたウェットエッチングにより除去する工程と、
    前記保護膜を除去する工程と、
    前記フィンの側面上にゲート絶縁膜を形成する工程と、
    前記フィン及び前記下側マスク部材を覆う導電膜を形成する工程と、
    前記導電膜上に、前記第１方向に対して交差した第２方向に延びる複数本のパターンが形成されたゲート用マスクを形成する工程と、
    前記ゲート用マスク及び前記下側マスク部材をマスクとしてエッチングを施すことにより、前記導電膜を選択的に除去して前記第２方向に延び前記フィンを跨ぐ複数本のゲート電極を形成すると共に、前記下側マスク部材を除去する工程と、
    前記フィンにおける前記素子分離絶縁膜及び前記ゲート電極によって覆われていない部分の表面上に、シリコン層を形成する工程と、
    を備えた半導体装置の製造方法。
  2. 半導体基板の上面に第１方向に延びるフィンが形成され、前記フィンの直上域に下側マスク部材が設けられ、前記下側マスク部材の直上域を含む領域に、幅が前記フィン及び前記下側マスク部材の幅よりも広い上側マスク部材が設けられた構造体を作製する工程と、
    前記上側マスク部材及び前記下側マスク部材をマスクとして、前記半導体基板に不純物を注入する工程と、
    前記上側マスク部材を除去する工程と、
    前記フィンの側面上にゲート絶縁膜を形成する工程と、
    前記フィン及び前記下側マスク部材を覆う導電膜を形成する工程と、
    前記導電膜上に、前記第１方向に対して交差した第２方向に延びるパターンが形成されたゲート用マスクを形成する工程と、
    前記ゲート用マスク及び前記下側マスク部材をマスクとしてエッチングを施すことにより、前記導電膜を選択的に除去して、前記第２方向に延び前記フィンを跨ぐゲート電極を形成する工程と、
    を備えた半導体装置の製造方法。
  3. 前記構造体を作製する工程は、
    前記半導体基板上に下側マスク膜を形成する工程と、
    前記下側マスク膜上に上側マスク膜を形成する工程と、
    前記上側マスク膜上に、前記第１方向に延びるパターンが形成されたフィン用マスクを形成する工程と、
    前記フィン用マスクをマスクとしてエッチングを施すことにより、前記上側マスク膜、前記下側マスク膜及び前記半導体基板の上層部分を選択的に除去して、前記上側マスク部材、前記下側マスク部材及び前記フィンを形成する工程と、
    前記フィンを細くする工程と、
    前記上側マスク部材のエッチング速度よりも前記下側マスク部材のエッチング速度の方が高くなる条件でエッチングを施すことにより、前記下側マスク部材を前記上側マスク部材よりも細くする工程と、
    を有する請求項２記載の半導体装置の製造方法。
  4. 前記フィンの下部を覆う素子分離絶縁膜を形成する工程をさらに備え、
    前記不純物を注入する工程は、前記素子分離絶縁膜に前記不純物を打ち込むことにより、前記不純物を前記素子分離絶縁膜によって散乱させて、前記フィン内に導入する工程を有する請求項３記載の半導体装置の製造方法。
  5. 前記フィンの下部を覆う素子分離絶縁膜を形成する工程は、
    前記フィン、前記下側マスク部材、前記バリア膜及び前記上側マスク部材からなる積層体を覆うように、前記素子分離絶縁膜を形成する工程を有し、
    前記下側マスク部材を前記上側マスク部材よりも細くする工程において、前記素子分離絶縁膜の上面を前記フィンの上下方向中央部の高さまで後退させる請求項４記載の半導体装置の製造方法。
  6. 前記フィンを細くする工程は、
    前記フィンの側部を酸化することにより、酸化層を形成する工程と、
    前記酸化層を除去する工程と、
    を有する請求項３〜５のいずれか１つに記載の半導体装置の製造方法。
  7. 前記構造体を作製する工程は、
    前記半導体基板上に下側マスク膜を形成する工程と、
    前記下側マスク膜上に上側マスク膜を形成する工程と、
    前記上側マスク膜上に、前記第１方向に延びるパターンが形成されたフィン用マスクを形成する工程と、
    前記フィン用マスクをマスクとしてエッチングを施すことにより、前記上側マスク膜、前記下側マスク膜及び前記半導体基板の上層部分を選択的に除去して、前記上側マスク部材、前記下側マスク部材及び前記フィンを形成する工程と、
    前記フィンの側部を酸化することにより、酸化層を形成する工程と、
    前記フィン、前記下側マスク部材、前記バリア膜及び前記上側マスク部材からなる積層体を覆うように、素子分離絶縁膜を形成する工程と、
    前記上側マスク部材のエッチング速度よりも、前記素子分離絶縁膜、前記下側マスク部材及び前記酸化層のエッチング速度の方が高くなる条件でエッチングを施すことにより、前記素子分離絶縁膜の上面を前記フィンの上下方向中央部の高さまで後退させると共に、前記下側マスク部材及び前記フィンを前記上側マスク部材よりも細くする工程と、
    を有する請求項２記載の半導体装置の製造方法。
  8. 前記下側マスク膜及び前記上側マスク膜は、異なる成膜方法により形成し、同じ成分を含有させる請求項３〜７のいずれか１つに記載の半導体装置の製造方法。
  9. 前記構造体を作製する工程は、前記下側マスク膜上にバリア膜を形成する工程をさらに有し、
    前記上側マスク膜は前記バリア膜上に形成する請求項３〜８のいずれか１つに記載の半導体装置の製造方法。
  10. 前記半導体基板はシリコンを含み、
    前記下側マスク部材及び前記上側マスク部材はシリコン窒化物を含み、
    前記バリア膜はシリコン酸化物を含む請求項９記載の半導体装置の製造方法。
  11. 前記フィンの側面上に保護膜を形成する工程と、
    前記フィン、前記下側マスク部材、前記バリア膜及び前記上側マスク部材からなる積層体の側面上に、前記下側マスク部材の材料、前記バリア膜の材料、前記上側マスク部材の材料及び前記保護膜の材料のいずれとも異なる材料からなる側壁保護膜を形成する工程と、
    前記側壁保護膜を除去する工程と、
    前記保護膜を除去する工程と、
    をさらに備え、
    前記上側マスク部材を除去する工程は、前記側壁保護膜を形成する工程と前記側壁保護膜を除去する工程との間に実施し、
    前記ゲート絶縁膜を形成する工程は、前記保護膜を除去する工程の後に実施する請求項９または１０に記載の半導体装置の製造方法。
  12. 前記側壁保護膜を形成する工程において、前記側壁保護膜をノンドープのアモルファスシリコンにより形成し、
    前記側壁保護膜を除去する工程において、前記側壁保護膜をアルカリ性のエッチング液を用いたウェットエッチングにより除去する請求項１１記載の半導体装置の製造方法。
  13. 前記下側マスク膜は、ヘキサクロロジシランを原料ガスとした化学気相成長法により形成し、
    前記上側マスク膜は、ジクロロシランを原料ガスとした化学気相成長法により形成する請求項３〜１２のいずれか１つに記載の半導体装置の製造方法。
  14. 前記フィンにおける前記ゲート電極によって覆われていない部分の表面上に、半導体層を形成する工程をさらに備え、
    前記下側マスク膜の膜厚は、前記半導体層を形成する工程の前に、前記下側マスク部材が消失する厚さとする請求項２〜１３のいずれか１つに記載の半導体装置の製造方法。
  15. 前記構造体を作製する工程において、複数本の前記フィンを形成し、
    前記ゲート電極を形成する工程において、複数本の前記ゲート電極を形成する請求項２〜１４のいずれか１つに記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016092031A (ja) * 2014-10-29 2016-05-23 株式会社ソシオネクスト 半導体装置及び半導体装置の製造方法
JP2017502496A (ja) * 2013-11-20 2017-01-19 クアルコム，インコーポレイテッド 高密度線形キャパシタ
JP2017532779A (ja) * 2014-09-12 2017-11-02 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 自己整合代替フィン形成

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013058688A (ja) * 2011-09-09 2013-03-28 Toshiba Corp 半導体装置の製造方法
US9525068B1 (en) * 2013-03-15 2016-12-20 Altera Corporation Variable gate width FinFET
CN104377132A (zh) * 2013-08-13 2015-02-25 中国科学院微电子研究所 半导体器件及其制造方法
US9812336B2 (en) * 2013-10-29 2017-11-07 Globalfoundries Inc. FinFET semiconductor structures and methods of fabricating same
US9412603B2 (en) * 2013-11-19 2016-08-09 Applied Materials, Inc. Trimming silicon fin width through oxidation and etch
US9647113B2 (en) 2014-03-05 2017-05-09 International Business Machines Corporation Strained FinFET by epitaxial stressor independent of gate pitch
US9590105B2 (en) * 2014-04-07 2017-03-07 National Chiao-Tung University Semiconductor device with metal alloy over fin, conductive layer over channel region of fin, and semiconductive layer over conductive layer and formation thereof
US10468528B2 (en) 2014-04-16 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with high-k metal gate stack
US9178067B1 (en) 2014-04-25 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9721955B2 (en) 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device having an oxide feature
US9224736B1 (en) 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
US9941406B2 (en) * 2014-08-05 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with source/drain cladding
US9496379B2 (en) * 2014-10-20 2016-11-15 International Business Machines Corporation Method and structure for III-V FinFET
TWI565006B (zh) * 2014-10-31 2017-01-01 旺宏電子股份有限公司 記憶元件的製造方法
US10903210B2 (en) * 2015-05-05 2021-01-26 International Business Machines Corporation Sub-fin doped bulk fin field effect transistor (FinFET), Integrated Circuit (IC) and method of manufacture
CN106486377B (zh) * 2015-09-01 2019-11-29 中芯国际集成电路制造(上海)有限公司 鳍片式半导体器件及其制造方法
CN106611710A (zh) 2015-10-22 2017-05-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9947774B2 (en) * 2015-10-28 2018-04-17 International Business Machines Corporation Fin field effect transistor complementary metal oxide semiconductor with dual strained channels with solid phase doping
CN105932057B (zh) * 2016-06-24 2020-01-31 中国科学院微电子研究所 基于外延层的纳米线器件及其制造方法及包括其的电子设备
US9837405B1 (en) * 2016-08-02 2017-12-05 International Business Machines Corporation Fabrication of a vertical fin field effect transistor having a consistent channel width
CN108122762B (zh) * 2016-11-30 2019-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10840150B2 (en) * 2017-01-10 2020-11-17 Samsung Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
US10439047B2 (en) * 2018-02-14 2019-10-08 Applied Materials, Inc. Methods for etch mask and fin structure formation
US10529850B2 (en) * 2018-04-18 2020-01-07 International Business Machines Corporation Vertical field-effect transistor including a fin having sidewalls with a tapered bottom profile
US10741557B2 (en) * 2018-05-22 2020-08-11 International Business Machines Corporation Hybrid high mobility channel transistors
CN110752153B (zh) * 2018-07-23 2023-04-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11011636B2 (en) * 2018-09-27 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with hard mask layer over gate structure and method for forming the same
US11437372B2 (en) * 2019-09-26 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Liner structures

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214413A (ja) 2002-12-27 2004-07-29 Toshiba Corp 半導体装置
KR100549008B1 (ko) * 2004-03-17 2006-02-02 삼성전자주식회사 등방성식각 기술을 사용하여 핀 전계효과 트랜지스터를제조하는 방법
JP4718908B2 (ja) 2005-06-14 2011-07-06 株式会社東芝 半導体装置および半導体装置の製造方法
KR100732304B1 (ko) 2006-03-23 2007-06-25 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
KR100780652B1 (ko) 2006-12-27 2007-11-30 주식회사 하이닉스반도체 반도체 소자 제조방법
JP4966153B2 (ja) 2007-10-05 2012-07-04 株式会社東芝 電界効果トランジスタおよびその製造方法
JP2011054629A (ja) 2009-08-31 2011-03-17 Elpida Memory Inc 半導体装置及びその製造方法
JP2011071235A (ja) * 2009-09-24 2011-04-07 Toshiba Corp 半導体装置及びその製造方法
KR102070564B1 (ko) * 2013-08-09 2020-03-02 삼성전자주식회사 반도체 소자의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017502496A (ja) * 2013-11-20 2017-01-19 クアルコム，インコーポレイテッド 高密度線形キャパシタ
JP2017532779A (ja) * 2014-09-12 2017-11-02 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 自己整合代替フィン形成
JP2016092031A (ja) * 2014-10-29 2016-05-23 株式会社ソシオネクスト 半導体装置及び半導体装置の製造方法

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