JP5646416B2 - 半導体装置の製造方法 - Google Patents
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Description
しかしながら、FinFETを小型化するにつれて、多数のFinFETを均一に形成することが困難になる。
先ず、第1の実施形態について説明する。
図1〜図11は、本実施形態に係る半導体装置の製造方法を例示する工程図であり、各図の(a)は平面図であり、(b)は(a)に示すA−A’線による断面図であり、(c)は(a)に示すB−B’線による断面図である。
次に、室温の弗硝酸を用いたウェットエッチング、又は、温度が550〜800℃の塩酸(HCl)を用いたホット処理により、シリコンゲルマニウム部材13(図7参照)を除去する。このとき、シリコン基板11は除去されない。これにより、フィン20におけるシリコンゲルマニウム部材13により構成されていた部分が消失し、フィン20に切れ目20aが形成されると共に、素子分離絶縁膜21の上面に凹部21aが形成される。
その後、酸化処理を施すことにより、フィン20の露出面を覆うように、ゲート絶縁膜24を形成する。
本実施形態においては、図2(a)〜(c)に示す工程において、シリコン基板11の上層部分の一部にシリコンゲルマニウム部材13を埋め込み、図4(a)〜(c)に示す工程において、シリコン基板11及びシリコンゲルマニウム部材13を同時に加工してフィン20を形成している。そして、図8(a)〜(c)に示す工程において、シリコンゲルマニウム部材13を除去することにより、フィン20に切れ目20aを形成する。このため、図4(a)〜(c)に示すフィン20を形成する工程においては、フィン20がシリコン基板11及びシリコンゲルマニウム部材13によって構成されており、切れ目20aは形成されていないため、フィン20間の距離を均一にすることができる。これにより、マイクロローディング効果を抑制し、シリコン基板11及びシリコンゲルマニウム部材13を、加工領域全体にわたって均一な条件でエッチングすることができる。この結果、フィン20を均一な形状に加工することができ、FinFETの特性を均一化することができる。
図12(a)〜(f)は、本実施形態における側壁カバープロセスを例示する工程断面図である。
図12(a)に示すように、半導体基板40上に、第1材料からなる第1膜41、第1材料とは異なる第2材料からなる第2膜42、及び、第2材料とは異なる第3材料からなる第3膜43をこの順に積層する。このとき、第1材料と第3材料とは相互に同じ材料であってもよく、異なる材料であってもよい。第1材料と第3材料とを同じ材料とすれば、半導体プロセスの制約された条件の下で、材料をうまく振り分けることができる。なお、本実施形態においては、半導体基板40はシリコン基板11であり、第1膜41はシリコン窒化膜12であり、第1材料はシリコン窒化物であり、第2膜42はシリコン酸化膜14であり、第2材料はシリコン酸化物であり、第3膜43はシリコン窒化膜15であり、第3材料はシリコン窒化物である。
次に、図12(c)に示すように、積層体45の側面上に、第1材料、第2材料及び第3材料のいずれとも異なる材料からなる側壁46を形成する。本実施形態においては、側壁46(側壁23)はノンドープのアモルファスシリコンによって形成する。
次に、図12(e)に示すように、側壁46を除去する。これにより、半導体基板40上に、第1膜41及び第2膜42が積層された積層体45aが残留する。
図13は、本比較例に係る半導体装置の製造方法を示す工程図であり、(a)は平面図であり、(b)は(a)に示すC−C’線による断面図であり、
図14は、本比較例に係る半導体装置の製造方法を示す工程図であり、(a)は平面図であり、(b)は(a)に示すC−C’線による断面図であり、(c)は(a)に示すD−D’線による断面図である。
図13(a)及び(b)に示すように、本比較例においては、シリコン基板111の上面に対してエッチングを施すことにより、フィン120を形成する。このとき、シリコン基板111の上層部分にシリコンゲルマニウム部材を埋め込まず、パターニングにより、所定のフィン120に切れ目120aを形成する。
図15〜図18は、本実施形態に係る半導体装置の製造方法を例示する工程図であり、各図の(a)は平面図であり、(b)は(a)に示すA−A’線による断面図であり、(c)は(a)に示すB−B’線による断面図である。
次に、図15(a)〜(c)に示すように、凹部11aの内面上にバリア膜51を形成する。例えば、窒化処理を行うことにより、バリア膜51として、膜厚が10nm未満の窒化膜を形成する。次に、全面にシリコンを堆積させた後、エッチバックを施すことにより、凹部11a及び開口部12a内に、犠牲材としてシリコン部材52を配置する。このとき、バリア膜51におけるシリコン窒化膜12上に形成した部分は、シリコン部材52をエッチバックする際に一緒に除去してもよく、残留させてシリコン窒化膜12と一体的に取り扱ってもよい。
すなわち、シリコン窒化膜12及びシリコン部材52上に、シリコン酸化膜14を形成し、その上にシリコン窒化膜15を形成する。次に、シリコン窒化膜15上にライン状のパターンに加工されたハードマスク16を形成し、これをマスクとしてエッチングを施す。これにより、シリコン基板11及びシリコン部材52が選択的に除去されて、複数本のフィン20が形成される。このとき、フィン20には切れ目は形成されておらず、フィン20の一部はシリコン部材52によって形成されている。また、シリコン部材52とシリコン基板11との間には、バリア膜51が介在している。次に、フィン20間の空間の下部に素子分離絶縁膜21を形成する。次に、フィン20の露出面上にシリコン酸化膜22を形成する。次に、不純物が導入されていないアモルファスシリコンを全面に堆積させ、これをエッチバックすることにより、フィン20の側面上にノンドープのアモルファスシリコンからなる側壁23を形成する。このとき、シリコン窒化膜15の上部は露出させる。
次に、フッ化水素(HF)を含むエッチング液を用いたウェットエッチングにより、シリコン酸化膜14を除去して、シリコン部材52を露出させる。次に、アルカリ溶液を用いたウェットエッチングにより、シリコンからなる側壁23及びシリコン部材52を除去する。このとき、側壁23とシリコン基板11との間にはシリコン酸化膜22が配置され、シリコン部材52とシリコン基板11との間には、例えばシリコン窒化物からなるバリア膜51が配置されているため、このエッチングによってシリコン基板11がエッチングされることを防止できる。その後、フッ化水素(HF)を含むエッチング液を用いたウェットエッチングにより、シリコン酸化膜22を除去する。
本実施形態によれば、図15(a)〜(c)に示す工程において、凹部11aの内面上にバリア膜51を形成し、その後、凹部11a内にシリコン部材52を埋め込むことにより、エッチングによってフィン20を加工する際に、フィン20の一部をシリコン部材52によって構成する。これにより、前述の第1の実施形態と同様に、マイクロローディング効果を抑制し、フィン20を均一に形成することができる。また、素子分離絶縁膜21を形成する際にも、フィン20に切れ目20aが形成されていないため、素子分離絶縁膜21を均一に焼き締め、ウェットエッチングの際のエッチング量を均一にすることができる。
本実施形態における上記以外の製造方法、構成及び効果は、前述の第1の実施形態と同様である。
図19〜図25は、本実施形態に係る半導体装置の製造方法を例示する工程図であり、各図の(a)は平面図であり、(b)は(a)に示すA−A’線による断面図であり、(c)は(a)に示すB−B’線による断面図である。
すなわち、図1(a)〜(c)に示すように、シリコン基板11上にシリコン窒化膜12を形成し、エッチングを施して開口部12a及び凹部11aを形成する。次に、図2(a)〜(c)に示すように、例えば選択エピタキシャル成長法により、凹部11a内及び開口部12a内にシリコンゲルマニウム(SiGe)部材13を配置する。次に、図3(a)〜(c)に示すように、シリコン酸化膜14及びシリコン窒化膜15を積層させ、その上にハードマスク16を形成する。次に、図4(a)〜(c)に示すように、ハードマスク16をマスクとしてエッチングを施し、フィン20を形成する。次に、図5(a)〜(c)に示すように、フィン20間の空間の下部に素子分離絶縁膜21を形成する。
先ず、図19(a)〜(c)に示すように、酸化処理を施すことにより、フィン20の露出面上にゲート絶縁膜24を形成する。次に、全面に不純物を導入したポリシリコンを堆積させることにより、フィン20を覆うように、ポリシリコン膜26を形成する。
次に、図24(a)〜(c)に示すように、ポリシリコン膜26上に金属膜27及びシリコン窒化膜28を成膜する。次に、シリコン窒化膜28上にハードマスク29を形成する。
本実施形態における上記以外の製造方法、構成及び効果は、前述の第1の実施形態と同様である。
Claims (12)
- シリコン基板上に第1のシリコン窒化膜を形成する工程と、
前記第1のシリコン窒化膜に開口部を形成すると共に、前記シリコン基板の上層部分に凹部を形成する工程と、
前記凹部内にシリコンゲルマニウム部材を配置する工程と、
前記第1のシリコン窒化膜上及び前記シリコンゲルマニウム部材上に、第1のシリコン酸化膜を形成する工程と、
前記第1のシリコン酸化膜上に、第2のシリコン窒化膜を形成する工程と、
前記第2のシリコン窒化膜上にハードマスクを形成する工程と、
前記ハードマスクをマスクとしてエッチングを施すことにより、
前記シリコン基板及び前記シリコンゲルマニウム部材を選択的に除去して、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、
シリコン酸化物を堆積させる工程と、
前記シリコン酸化物を加熱する工程と、
エッチングを施すことにより、前記シリコン酸化物からなる膜の上面を後退させて、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、
前記フィンにおける前記素子分離絶縁膜から突出した部分の側面上に第2のシリコン酸化膜を形成する工程と、
前記フィン、前記第1のシリコン窒化膜、前記第1のシリコン酸化膜、前記第2のシリコン窒化膜及び前記第2のシリコン酸化膜からなる積層体の側面上に、シリコンからなる側壁を形成する工程と、
前記第2のシリコン窒化膜を除去する工程と、
前記側壁を除去する工程と、
前記第1及び第2のシリコン酸化膜を除去する工程と、
前記シリコンゲルマニウム部材を除去する工程と、
前記素子分離絶縁膜における前記シリコンゲルマニウム部材を除去することによって形成された凹部内に、絶縁部材を埋め込む工程と、
前記フィンの露出面上にゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 半導体基板の上層部分に凹部を形成する工程と、
前記凹部内に犠牲材を配置する工程と、
前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、
前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、
前記犠牲材を除去する工程と、
前記フィンの露出面上にゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記凹部を形成する工程の前に、前記半導体基板上に第1膜を形成する工程と、
前記第1膜上及び前記犠牲材上に、前記第1膜の材料及び前記犠牲材の材料とは異なる材料からなる第2膜を形成する工程と、
前記第2膜上に、前記第2膜の材料とは異なる材料からなる第3膜を形成する工程と、
前記フィン、前記第1膜、前記第2膜及び前記第3膜からなる積層体の側面上に、前記第1膜の材料、前記第2膜の材料及び前記第3膜の材料のいずれとも異なる材料からなる側壁を形成する工程と、
前記第3膜を除去する工程と、
前記側壁を除去する工程と、
をさらに備え、
前記フィンを形成する工程は、
前記第3膜上にハードマスクを形成する工程と、
前記ハードマスクをマスクとしてエッチングを施すことにより、前記第3膜、前記第2膜、前記第1膜、前記半導体基板及び前記犠牲材をパターニングする工程と、
を有したことを特徴とする請求項2記載の半導体装置の製造方法。 - 前記フィンの側面上に第4膜を形成する工程と、
前記側壁を除去する工程の後、前記第4膜及び前記第2膜を除去する工程と、
をさらに備え、
前記半導体基板及び前記側壁をシリコンにより形成し、
前記犠牲材をシリコンゲルマニウムにより形成し、
前記素子分離絶縁膜、前記第2膜及び前記第4膜をシリコン酸化物により形成し、
前記第1膜及び前記第3膜をシリコン窒化物により形成することを特徴とする請求項3記載の半導体装置の製造方法。 - 半導体基板の上層部分に凹部を形成する工程と、
前記凹部の内面上にバリア膜を形成する工程と、
前記凹部内に犠牲材を配置する工程と、
前記半導体基板、前記バリア膜及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、
前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、
前記バリア膜をストッパとしてエッチングを施すことにより、前記犠牲材を除去する工程と、
前記フィンの露出面上にゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記凹部を形成する工程の前に、前記半導体基板上に第1膜を形成する工程と、
前記第1膜上及び前記犠牲材上に、前記第1膜の材料及び前記犠牲材の材料とは異なる材料からなる第2膜を形成する工程と、
前記第2膜上に、前記第2膜の材料とは異なる材料からなる第3膜を形成する工程と、
前記フィン、前記第1膜、前記第2膜及び前記第3膜からなる積層体の側面上に、前記第1膜の材料、前記第2膜の材料及び前記第3膜の材料のいずれとも異なる材料からなる側壁を形成する工程と、
前記第3膜を除去する工程と、
前記側壁を除去する工程と、
をさらに備え、
前記フィンを形成する工程は、
前記第3膜上にハードマスクを形成する工程と、
前記ハードマスクをマスクとしてエッチングを施すことにより、前記第3膜、前記第2膜、前記第1膜、前記半導体基板及び前記犠牲材をパターニングする工程と、
を有したことを特徴とする請求項5記載の半導体装置の製造方法。 - 前記フィンの側面上に第4膜を形成する工程と、
前記側壁を除去する工程の後、前記第4膜及び前記第2膜を除去する工程と、
をさらに備え、
前記側壁は前記第4膜上に形成し、
前記半導体基板、前記犠牲材及び前記側壁をシリコンにより形成し、
前記素子分離絶縁膜、前記第2膜及び前記第4膜をシリコン酸化物により形成し、
前記バリア膜、前記第1膜及び前記第3膜をシリコン窒化物により形成することを特徴とする請求項6記載の半導体装置の製造方法。 - 半導体基板の上層部分に凹部を形成する工程と、
前記凹部内に犠牲材を配置する工程と、
前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、
前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、
前記フィンの露出面上にゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜上に、前記フィンを覆うように第1導電膜を形成する工程と、
前記第1導電膜の上面において前記犠牲材を露出させる工程と、
前記犠牲材を除去する工程と、
前記第1導電膜上に第2導電膜を形成する工程と、
前記第2導電膜及び前記第1導電膜を選択的に除去することにより、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記凹部を形成する工程の前に、前記半導体基板上に第1膜を形成する工程と、
前記第1膜上及び前記犠牲材上に、前記第1膜の材料及び前記犠牲材の材料とは異なる材料からなる第2膜を形成する工程と、
前記第2膜上に、前記第2膜の材料とは異なる材料からなる第3膜を形成する工程と、
前記第1導電膜中における前記第3膜、前記第2膜及び前記犠牲材が除去された後の溝内に、絶縁部材を埋め込む工程と、
をさらに備え、
前記犠牲材を露出させる工程は、
前記第3膜をストッパとして、前記第1導電膜に対して平坦化処理を施すことにより、前記第1導電膜の上面において前記第3膜を露出させる工程と、
前記第3膜を除去する工程と、
前記第2膜を除去する工程と、
を有したことを特徴とする請求項8記載の半導体装置の製造方法。 - 前記半導体基板及び前記第1導電膜をシリコンにより形成し、
前記犠牲材をシリコンゲルマニウムにより形成し、
前記素子分離絶縁膜、前記ゲート絶縁膜及び前記第2膜をシリコン酸化物により形成し、
前記第1膜及び前記第3膜をシリコン窒化物により形成することを特徴とする請求項9記載の半導体装置の製造方法。 - 前記素子分離絶縁膜を埋め込む工程は、
絶縁材料を堆積させる工程と、
前記絶縁材料を加熱する工程と、
エッチングを施すことにより、前記絶縁材料からなる膜の上面を後退させる工程と、
を有したことを特徴とする請求項2〜10のいずれか1つに記載の半導体装置の製造方法。 - 前記半導体装置が磁気抵抗ランダムアクセスメモリであることを特徴とする請求項1〜11のいずれか1つに記載の半導体装置の製造方法。
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US7105390B2 (en) * | 2003-12-30 | 2006-09-12 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
US6936516B1 (en) * | 2004-01-12 | 2005-08-30 | Advanced Micro Devices, Inc. | Replacement gate strained silicon finFET process |
US7701018B2 (en) * | 2004-03-19 | 2010-04-20 | Nec Corporation | Semiconductor device and method for manufacturing same |
KR100528486B1 (ko) * | 2004-04-12 | 2005-11-15 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 그 형성 방법 |
US7300837B2 (en) * | 2004-04-30 | 2007-11-27 | Taiwan Semiconductor Manufacturing Co., Ltd | FinFET transistor device on SOI and method of fabrication |
KR100605104B1 (ko) * | 2004-05-04 | 2006-07-26 | 삼성전자주식회사 | 핀-펫 소자 및 그 제조 방법 |
KR100545863B1 (ko) * | 2004-07-30 | 2006-01-24 | 삼성전자주식회사 | 핀 구조물을 갖는 반도체 장치 및 이를 제조하는 방법 |
US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
KR100640653B1 (ko) * | 2005-07-15 | 2006-11-01 | 삼성전자주식회사 | 수직채널을 가진 반도체소자의 제조방법 및 이를 이용한반도체소자 |
KR100767399B1 (ko) * | 2006-07-03 | 2007-10-17 | 삼성전자주식회사 | 핀-펫을 포함하는 반도체 장치의 제조 방법 |
US7556992B2 (en) * | 2006-07-31 | 2009-07-07 | Freescale Semiconductor, Inc. | Method for forming vertical structures in a semiconductor device |
US7452766B2 (en) * | 2006-08-31 | 2008-11-18 | Micron Technology, Inc. | Finned memory cells and the fabrication thereof |
US7498265B2 (en) * | 2006-10-04 | 2009-03-03 | Micron Technology, Inc. | Epitaxial silicon growth |
US7544994B2 (en) * | 2006-11-06 | 2009-06-09 | International Business Machines Corporation | Semiconductor structure with multiple fins having different channel region heights and method of forming the semiconductor structure |
US7655989B2 (en) * | 2006-11-30 | 2010-02-02 | International Business Machines Corporation | Triple gate and double gate finFETs with different vertical dimension fins |
US7851340B2 (en) * | 2007-02-23 | 2010-12-14 | Freescale Semiconductor, Inc. | Semiconductor fin integration using a sacrificial fin |
US7772048B2 (en) * | 2007-02-23 | 2010-08-10 | Freescale Semiconductor, Inc. | Forming semiconductor fins using a sacrificial fin |
US7902584B2 (en) * | 2007-04-16 | 2011-03-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device and manufacturing method thereof |
US7902057B2 (en) * | 2007-07-31 | 2011-03-08 | Micron Technology, Inc. | Methods of fabricating dual fin structures |
US7615447B2 (en) * | 2007-12-19 | 2009-11-10 | Sandisk Corporation | Composite charge storage structure formation in non-volatile memory using etch stop technologies |
US7915659B2 (en) * | 2008-03-06 | 2011-03-29 | Micron Technology, Inc. | Devices with cavity-defined gates and methods of making the same |
US7824983B2 (en) * | 2008-06-02 | 2010-11-02 | Micron Technology, Inc. | Methods of providing electrical isolation in semiconductor structures |
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ATE546829T1 (de) * | 2009-08-12 | 2012-03-15 | Imec | Verfahren zur herstellung einer nichtflüchtigen floating-gate-speicherzelle |
US8134209B2 (en) * | 2009-12-17 | 2012-03-13 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
US8334184B2 (en) * | 2009-12-23 | 2012-12-18 | Intel Corporation | Polish to remove topography in sacrificial gate layer prior to gate patterning |
JP5166458B2 (ja) * | 2010-01-22 | 2013-03-21 | 株式会社東芝 | 半導体装置及びその製造方法 |
US8395195B2 (en) * | 2010-02-09 | 2013-03-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bottom-notched SiGe FinFET formation using condensation |
KR101061296B1 (ko) * | 2010-07-01 | 2011-08-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성 방법 |
US8294511B2 (en) * | 2010-11-19 | 2012-10-23 | Micron Technology, Inc. | Vertically stacked fin transistors and methods of fabricating and operating the same |
US8518812B2 (en) * | 2011-05-23 | 2013-08-27 | Micron Technology, Inc. | Methods of forming electrical contacts |
US8618556B2 (en) * | 2011-06-30 | 2013-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET design and method of fabricating same |
JP5646416B2 (ja) * | 2011-09-01 | 2014-12-24 | 株式会社東芝 | 半導体装置の製造方法 |
US9246004B2 (en) * | 2011-11-15 | 2016-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained structures of semiconductor devices |
KR20130054011A (ko) * | 2011-11-16 | 2013-05-24 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
US8569125B2 (en) * | 2011-11-30 | 2013-10-29 | International Business Machines Corporation | FinFET with improved gate planarity |
US8541286B2 (en) * | 2012-02-17 | 2013-09-24 | GlobalFoundries, Inc. | Methods for fabricating integrated circuits |
US8809178B2 (en) * | 2012-02-29 | 2014-08-19 | Globalfoundries Inc. | Methods of forming bulk FinFET devices with replacement gates so as to reduce punch through leakage currents |
US8497177B1 (en) * | 2012-10-04 | 2013-07-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making a FinFET device |
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