CN112530942A - 半导体器件及其形成方法 - Google Patents

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李启弘
丁姮彣
徐梓翔
金志昀
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Abstract

一种半导体器件包括衬底、至少一个第一隔离结构、至少两个第一隔离结构以及多个外延结构。衬底具有多个位于其中的半导体鳍。第一隔离结构设置在半导体鳍之间。半导体鳍设置在第二隔离结构之间，以及第二隔离结构延比第一隔离结构伸至衬底内更远。外延结构分别设置在半导体鳍上。外延结构彼此分离，以及至少一个外延结构具有大致圆形轮廓。本发明实施例涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
本申请是分案申请，其母案申请的申请号为201610048880.9、申请日为2016年01月25日、发明名称为“半导体器件及其形成方法”。
技术领域
本发明实施例涉及半导体器件及其形成方法。
背景技术
半导体器件广泛应用于各种电子设备中，诸如电脑、手机等。半导体器件包括集成电路，通过在半导体芯片上沉积并图案化各种材料薄膜以形成集成电路。集成电路包括场效应晶体管(FETs)，诸如金属氧化物半导体(MOS)晶体管。
为了实现提高晶体管性能以及减小其尺寸，已经发展了晶体管：沟道和源极/漏极区位于从块状衬底形成的鳍中。这种非平面器件是多重栅极FinFET。多重栅极FinFET可以具有栅电极，栅电极横跨鳍式硅主体以形成沟道区域。
发明内容
根据本发明的一个实施例，提供了一种半导体器件，包括：衬底，具有位于所述衬底中的多个半导体鳍；至少一个第一隔离结构，设置在所述半导体鳍之间；至少两个第二隔离结构，其中，所述半导体鳍设置在所述第二隔离结构之间，以及所述第二隔离结构比所述第一隔离结构延伸至所述衬底内更远；以及多个外延结构，分别设置在所述半导体鳍上，其中，所述外延结构彼此分离，以及所述外延结构的至少一个具有大致圆形轮廓。
根据本发明的另一实施例，还提供了一种半导体器件，包括：衬底，具有位于所述衬底中的第一半导体鳍和第二半导体鳍；至少一个第一隔离结构，设置在所述第一半导体鳍和所述第二半导体鳍之间；多个第二隔离结构，所述第二隔离结构将冠结构限定在所述衬底中，其中，所述第一半导体鳍设置在所述冠结构中以及设置在所述第二隔离结构的一个和所述第一隔离结构之间，所述第二半导体鳍设置在所述冠结构中以及设置在所述第二隔离结构的另一个和所述第一隔离结构之间；以及第一外延结构，设置在所述第一半导体鳍上以及具有非刻面的表面；以及第二外延结构，设置在所述第二半导体鳍上以及具有另一非刻面的表面，其中，间隙形成在所述第一外延结构和所述第二外延结构之间。
根据本发明的又另一实施例，还提供了一种用于制造半导体器件的方法，包括：在衬底中形成至少一个第一隔离结构和多个第二隔离结构，其中，所述第二隔离结构将冠结构限定在所述衬底中，以及所述第一隔离结构将多个半导体鳍限定在所述冠结构中；在所述半导体鳍的第一部分和所述第一隔离结构的第一部分上面形成栅极堆叠件，同时保留所述半导体鳍的第二部分和所述第一隔离结构的第二部分未被覆盖；去除所述半导体鳍的所述第二部分的部分；在所述半导体鳍的剩余的第二部分上形成多个外延结构；以及去除所述外延结构的部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比率绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图6和图8是根据本发明的一些实施例的在制造半导体器件的各个阶段的方法的透视图。
图7是沿着图6中的线7-7获取的截面图。
图9是沿着图8中的线9-9获取的截面图。
图10至图11是根据本发明的一些实施例在用于制造图9中半导体器件的随后阶段的方法的透视图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
图1至图6和图8是根据本发明的一些实施例的在用于制造半导体器件的的方法的各个阶段的透视图。参照图1，提供衬底110。在一些实施例中，衬底110可以是半导体材料以及可以包括诸如梯度层和掩埋氧化物的已知结构。在一些实施例中，衬底110包括未掺杂的或者掺杂的块状硅(p型、n型或它们的组合等)。也可以使用适合用作半导体器件形成的其他材料。诸如锗、石英、蓝宝石及玻璃的其他材料可以可选地用于衬底110。可选地，衬底110也可以是绝缘体上半导体(SOI)衬底的有源层或者诸如形成在块状硅层上的硅锗层的多层结构。
在衬底110中形成至少两个沟槽112’。沟槽112’可以使用掩蔽层以及通过合适的刻蚀工艺形成。例如，掩蔽层可以是硬掩模，硬掩模包括通过诸如化学汽相沉积(CVD)的工艺形成的氮化硅，然而，可以可选地利用诸如氧化物、氮氧化物、碳化硅以及它们的组合等的其他材料以及诸如等离子体增强CVD(PECVD)、低压CVD(LPCVD)、或甚至形成氧化硅，随后氮化的其他工艺。掩蔽层一旦形成，可以通过合适的光刻工艺图案化掩蔽层以暴露衬底110的将被去除的这些部分以形成沟槽112’。
本领域技术人员将认识到，上述讨论的用于形成掩蔽层的工艺和材料并不是用于保护部分衬底110同时暴露衬底110的其他部分以用于形成沟槽112’的唯一方法。诸如图案化和显影光刻胶的其他合适的工艺可以可选地用于暴露衬底110的将被去除的部分从而形成沟槽112’。所有这样的方法都将包括在本发明的范围内。
一旦形成和图案化掩蔽层，在衬底110中形成沟槽112’。可以通过诸如反应离子刻蚀(RIE)的合适的工艺去除暴露的衬底110以在衬底110中形成沟槽112’，然而，也可以可选地使用其他合适的工艺。在一些实施例中，沟槽112’可以形成为从衬底110的表面具有小于大约500nm(诸如大约250nm)的深度d1。如以下参照图2所解释的，衬底110的在沟槽112’之间的区域随后被图案化以形成独自的鳍。
参照图2，为了清楚，图2已经从图1放大以示出图1的沟槽112’的内部。至少一个沟槽114形成在图1的沟槽112’之间，以及沟槽112’形成为沟槽112。例如，在图2中，沟槽114形成在沟槽112之间。沟槽114可以是位于单独的半导体鳍116之间的隔离区域，单独的半导体鳍116共用相似的栅极或者相似的源极或漏极。沟槽112可以是位于不共用相似栅极、源极或漏极的鳍之间的隔离区域。
沟槽114可以使用诸如合适的掩蔽或者光刻工艺及随后的刻蚀工艺的类似于沟槽112’的工艺形成(上面参照图1讨论的)。此外，沟槽114的形成也用于加深图1中的沟槽112’，从而，沟槽112比沟槽114延伸至衬底110内更远的距离。即，沟槽112比沟槽114更深，以及沟槽112的底面比沟槽114的底面更低。这可以通过使用合适的掩模以暴露沟槽112以及衬底110的为了形成沟槽114而将被去除的那些区域来实现。照此，沟槽112可以具有介于大约20nm和大约700nm之间的第二深度d2，诸如大约320nm，以及沟槽114可以形成为具有介于大约10nm和大约150nm之间的第三深度d3，诸如大约1000nm。需要注意的是，尽管在图2中沟槽112和沟槽114具有尖角，在一些其他实施例中，根据刻蚀情况，沟槽112和沟槽114也可以具有圆角。
然而，本领域普通技术人员将认识到，上面讨论的用以形成沟槽112和沟槽114的工艺是一种潜在工艺，并且不旨在限制于该方面。当然，也可以利用通过可以形成沟槽112和沟槽114使得沟槽112比沟槽114延伸至衬底110内更远的其他工艺。例如，沟槽112可以在单个的蚀步骤中形成，以及然后在形成沟槽114过程中被保护。可以可选地利用包括任何数目的掩蔽和去除工艺的其他合适的工艺。
除了形成沟槽114之外，掩蔽工艺和刻蚀工艺也可以额外地从衬底110没有被去除的那些部分形成半导体鳍116。如下所述，半导体鳍116可以用于形成半导体器件的沟道区。尽管图2示出了从衬底110形成的两个半导体鳍116，但是可以利用大于一的任何数目的半导体鳍116，使得存在沟槽112和114。在一些实施例中，半导体鳍116可以形成分开的沟道区同时距离仍然足够近以共用共同的栅极。在下面参照图4进行讨论共同的栅极的形成。
参照图3，用介电材料(未示出)填充沟槽112和沟槽114。使位于沟槽112和114内的介电材料凹进，以分别形成隔离结构122(称为第二隔离结构)和124(称为第一隔离结构)。在一些实施例中，隔离结构122比隔离结构124延伸至衬底110内更远。换句话说，隔离结构122比隔离结构124更深。隔离结构122将冠结构102限定在衬底110中，以及隔离结构124将多个半导体鳍116限定在冠结构102中。介电材料可以是氧化物材料、高密度等离子(HDP)氧化物等。在沟槽112和114的可选的清洗和对其内衬(lining)之后，可以通过CVD方法(例如，高纵横比工艺(HARP)工艺)、高密度等离子CVD方法或者本领域已知的其他合适的的形成方法来形成介电材料。
可以通过用介电材料过填充沟槽112和114及衬底110及随后通过适当的工艺(诸如化学机械抛光(CMP)工艺、刻蚀、它们的组合等)去除沟槽112和114及衬底110外的剩余材料来填充沟槽112和114。在一些实施例中，去除工艺也去除位于衬底110上方的任何介电材料，因此，介电材料的去除将暴露衬底110的表面以用于进一步处理操作。
一旦用介电材料填充沟槽112和114，然后可以使介电材料从衬底110的表面凹进。可以实施凹进以暴露半导体鳍116的邻近衬底110顶面的至少部分侧壁。可以使用湿刻蚀通过将衬底110的顶面浸入诸如HF的蚀刻剂内来使介电材料凹进，然而，可以可选的利用诸如H2的其他蚀刻剂以及诸如反应离子刻蚀、利用诸如NH3/NF3的蚀刻剂的干刻蚀、化学氧化物去除或者干化学清洗的其他方法。可以使介电材料从衬底110的表面凹进介于大约5nm和大约50nm之间的第四深度d4，诸如大约40nm。此外，凹进也可以去除任何位于衬底110上方的剩余的介电材料，以确保暴露衬底110以用于进一步加工处理。
然而，本领域技术人员将认识到，上面讨论的步骤可以仅仅是用以填充介电材料和使介电材料凹进的全部工艺的一部分。例如，也可以利用内衬步骤、清洗步骤、退火步骤、间隙填充步骤以及它们的组合的步骤等以形成沟槽112和114以及用介电材料填充沟槽112和114。所有潜在的工艺步骤完全旨在包括在本发明的范围内。
参照图4，栅极堆叠件130形成于半导体鳍116和隔离结构122和124的部分上方。栅极堆叠件130包括栅极电介质132和栅电极134。栅极电介质132可以通过热氧化、化学汽相沉积、溅射或者本领域已知的和用于形成栅极电介质的其他方法来形成。根据栅极电介质的形成工艺，栅极电介质132的位于半导体鳍116的顶部上的厚度可以不同于栅极电介质132的位于半导体鳍116侧壁上的厚度。
栅极电介质132可以包括具有从约3埃到约100埃(诸如约10埃)的范围的厚度的诸如二氧化硅或者氮氧化硅的材料。栅极电介质132可以可选地由具有大约0.5埃到100埃(诸如10埃或更小)的等同的氧化物厚度的高介电常数(高-k)材料(诸如，相对介电常数大于大约5)形成，诸如氧化镧(La2O3)、氧化铝(Al2O3)、二氧化铪(HfO2)、氮氧化铪(HfON)或氧化锆(ZrO2)或者它们的组合等。此外，二氧化硅、氮氧化硅和/或高k材料的组合也可以用于栅极电介质132。
栅电极134形成在栅极电介质132上。栅电极134可以包括导电材料，以及可以选自包括多晶硅(多晶Si)、多晶硅锗(多晶-SiGe)、金属氮化物、金属硅化物、金属氧化物、金属及这些的组合等的组。金属氮化物的实例包括氮化钨、氮化钼、氮化钛和氮化钽或它们的组合。金属硅化物的实例包括硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒以及它们的组合。金属氧化物的实例包括氧化钌、氧化铟锡或它们的组合。金属的实例包括钨、钛、铝、铜、钼、镍、铂等。
栅电极134可以通过化学汽相沉积(CVD)、溅射沉积或者本领域已知和使用的用于沉积导电材料的其他技术来沉积。栅电极134的厚度可以在大约200埃到大约4000埃的范围内。在这个工艺中，可以向栅电极134中引入或者不引入离子。例如，可以通过离子注入技术引入离子。
栅极堆叠件130将多重沟道区(即，第一部分117)限定为位于栅极电介质132下面的半导体鳍116中。栅极堆叠件130可以通过使用例如本领域中已知的沉积和光刻技术在栅电极层上沉积和图案化栅极掩模(未示出)来形成。栅极掩模可以包含常用的掩蔽材料，诸如(但不限于)光刻材料、氧化硅、氮氧化硅和/或者氮化硅。干刻蚀工艺可以用于形成图案化的栅极堆叠件130。
一旦图案化栅极堆叠件130，可以形成一对间隔件140。间隔件140可以形成在栅极堆叠件130相对两侧上。间隔件140通常通过在预先形成的结构上毯状沉积间隔件层(未示出)来形成。间隔件层可以包括SiN、氮氧化物、SiC、SiON、氧化物等，以及可以通过用于形成层的诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射以及本领域中已知的其他工艺来形成。间隔件层可以包括具有与隔离结构122和124的介电材料不同或者相似的刻蚀特性的不同材料。随后，可以通过诸如一种或者多种蚀刻以从结构的水平面上去除间隔件层来图案化间隔件140。
在图4中，至少一个半导体鳍116具有至少一个第一部分117和至少一个第二部分118。栅极堆叠件130和间隔件140覆盖第一部分117而不覆盖第二部分118。也就是说，第二部分118被栅极堆叠件130和间隔件140暴露。而且，隔离结构124具有至少一个第一部分125和至少一个第二部分126。栅极堆叠件130和间隔件140覆盖第一部分125而不覆盖第二部分126。也就是说，第二部分126被栅极堆叠件130和间隔件140暴露。
参照图5，从未被栅极堆叠件130和间隔件140保护的那些区域去除半导体鳍116的第二部分118的部分，使得半导体鳍116的第一部分117的侧壁从间隔件140暴露。半导体鳍116的剩余的第二部分118的顶面118t低于隔离结构124的第二部分126的顶面126t。因此，隔离结构122的一个、隔离结构124和半导体鳍116的一个共同形成了凹槽R。这个去除可以使用栅极堆叠件130和第一间隔件140作为硬掩模通过反应离子蚀刻(RIE)或者其他任何合适的去除工艺实施。在一些实施例中，可以在大约1mTorr到1000mTorr的压力、大约50W到1000W的功率、大约20V到500V的偏置电压、大约40℃到60℃的温度下、使用HBr和/或者Cl2作为蚀刻气体来实施刻蚀工艺。另外，在提供的一些实施例中，可以调节刻蚀工艺使用的偏置电压以允许对蚀刻方向的良好的控制，以实现用于半导体鳍116的剩余的(或凹进的)第二部分118的期望的轮廓。需要注意到，尽管在图5中剩余的第二部分118具有尖角，根据刻蚀条件，在一些其他实施例中，剩余的第二部分118也可以具有圆角。
参照图6和图7，以及图7是图6沿着线7-7获取的截面图。多个外延结构160形成在凹槽R中和半导体鳍116的剩余的第二部分118上。隔离结构124的第二部分126设置于外延结构160之间。由于外延结构160的晶格常数与衬底110不同，因此半导体鳍116的沟道区是应变的或者是有应力的以实现器件的载流子迁移率和提高器件性能。在一些实施例中，通过LPCVD工艺外延生长诸如碳化硅(SiC)的外延结构160以形成n-型FinFET的源极/漏极区。LPCVD工艺在大约400℃到800℃的温度和大约1到200Torr的压力下、使用Si3H8和SiH3CH作为反应气体来实施。在一些实施例中，通过LPCVD工艺外延生长诸如硅锗(SiGe)的外延结构160以形成p-型FinFET的源极和漏极区。在大约400℃到800℃的温度和大约1到200Torr的压力下、使用SiH4和GeH4作为反应气体实施LPCVD工艺。
在图7中，至少一个外延结构160具有顶部162和主体部分164。主体部分164设置在顶部162和半导体鳍116中的凹进的第二部分118的一个之间。主体部分164进一步设置在凹槽R中。顶部162具有宽度W1以及主体部分164具有窄于宽度W1的宽度W2。至少一个半导体鳍116具有大致与宽度W2相同的宽度W3。隔离结构122和124设置在外延结构160的主体部分164的相对的两侧上，以及外延结构160的顶部162设置在隔离结构122和124上。
在一些实施例中，顶部162高于或者大致等于半导体鳍116的第一部分117。即，被间隔件140暴露的半导体鳍116的第一部分117的侧壁(参照图5)被外延结构160的顶部162覆盖。顶部162可以具有刻面表面(facet surfaces)。在一些实施例中，在外延工艺中，外延结构160的外延生长可以垂直地和横向地延伸使得外延结构160可以合并在一起(或者物理连接)。
参照图8和图9，以及图9是图8沿着线9-9获取的截面图。去除图6中外延结构160的部分。例如，可以在外延结构160上实施回刻蚀工艺以形成不具有刻面表面(facetsurfaces)的外延结构165。也就是说，外延结构165具有大致圆形的轮廓(或者没有刻面表面)。此外，外延结构165彼此分离，即间隙G形成于外延结构165之间和隔离结构124的第二部分126之上。在一些实施例中，可以将蚀刻气体(诸如HCl)引至与形成图6中的外延结构160的同样的室内。在一些实施例中，可以原位地实施外延结构160的外延生长和蚀刻，即，在其间没有真空促动阻风装置的相同的工艺室中实施。在蚀刻步骤中，去除外延结构160的角多于平面部分，因此，外延结构160的表面轮廓是圆的。在一些实施例中，在蚀刻步骤之后，外延结构165具有椭圆形状。例如，蚀刻步骤可以包括将HCl或者HCl和GeH4的组合引到工艺室内。在蚀刻工艺中，引入HCl和GeH4二者的情况下，晶圆温度可以高于大约500℃，或者在引入HCl而不引入GeH4的情况下，晶圆温度可以高于大约700℃。在蚀刻步骤中，可以激活或者可以不激活等离子体。
在图9中，至少一个外延结构160具有顶部167和主体部分169。顶部167具有圆形轮廓(或者没有刻面表面)和宽度W4。主体部分169设置在顶部167和其中一个半导体鳍116之间，以及具有窄于W4的宽度W5。在一些实施例中，宽度W4窄于宽度W1(见图7)以及大于宽度W5。宽度W5大致等于宽度W2(见图7)和W3。即，尽管蚀刻工艺减小了外延结构160的顶部162的宽度W1，减少的宽度W4仍然大于主体部分169或164的宽度W5。
由于外延结构165的顶部167的宽度W4被减小，因此两个外延结构167可以更靠近地设置同时仍然保持两个外延结构167彼此分离。即，可以减小半导体鳍116之间的距离。因此，可以增加半导体器件的集成密度，以及同样的面积可以容纳更多的元件。
此外，外延结构165的至少一个顶部167也具有高度H。顶部167的高度H和宽度W4的比率范围从大约0.5到大约4。如图8中所示，如果这个比率不等于1，顶部167是椭圆柱形的。如果这个比率大致等于1，顶部167是圆柱形的。
图10到图11是根据本发明的一些实施例的在用于制造图9中半导体器件的随后阶段的方法的截面图。在一些实施例中，可以形成外延层170以覆盖外延结构165。外延层170可以使用诸如合适的外延生产工艺的同外延结构160(上面参照图6讨论的)相似的工艺来形成。在一些实施例中，外延层170和外延结构165可以由大致相同的材料制成。然而，在一些其他实施例中，外延层170和外延结构165可以由不同的材料制成。在一些实施例中，外延层170可以由碳化硅(SiC)、硅锗(SiGe)或其他合适的半导体材料制成。在一些实施例中，外延层170中锗的浓度低于大约40％。
在图10中，外延层170具有刻面表面，因此，可以实施另一蚀刻工艺以使外延层170的表面平滑。参照图11，去除(或者蚀刻)部分外延层170以形成保护层175。因此，保护层175具有大致的圆形或者非刻面的表面。可以使用同外延结构160(上面参照图8讨论的)相似的工艺来蚀刻外延层170。保护层170可以防止外延结构165在随后的蚀刻工艺中被损坏。
图10到图11的工艺被称为沉积-蚀刻循环。在一些实施例中，可以在外延结构165上实施多个循环。即，保护层170可以是多层结构，本发明所要求的范围不限制于这个方面。
根据上述实施例，由于可以通过去除部分顶部来减小外延结构的顶部的宽度，因此邻近的外延结构(或者邻近的半导体鳍)可以更靠地近地设置，以及同样的面积可以容纳更多的元件以增加半导体器件的集成密度。
根据一些实施例，一种半导体器件包括衬底、至少一个第一隔离结构、至少两个第二隔离结构以及多个外延结构。衬底具有在衬底内的多个半导体鳍。第一隔离结构设置在半导体鳍之间。半导体鳍设置在第二隔离结构之间，以及第二隔离结构比第一隔离结构延伸至衬底内更远。外延结构分别设置在半导体鳍上。外延结构彼此分离，以及外延结构的至少一个具有大致圆形轮廓。
根据一些实施例，半导体器件包括衬底、至少一个第一隔离结构、多个第二隔离结构、第一外延结构和第二外延结构。衬底具有在衬底内的第一半导体鳍和第二半导体鳍。第一隔离结构设置于第一半导体鳍和第二半导体鳍之间。第二隔离结构将冠结构限定在衬底中。第一半导体鳍设置冠结构中以及设置在第二隔离结构的一个和第一隔离结构之间，第二半导体鳍设置在冠结构中以及设置在第二隔离结构的另一个和第一隔离结构之间。第一外延结构设置在第一半导体鳍上，并具有非刻面(non-facet)的表面。第二外延结构设置在第二半导体鳍上，并具有另一非刻面的表面。间隙形成在第一外延结构和第二外延结构之间。
根据一些实施例，提供了一种用于形成半导体器件的方法。在衬底中形成至少一个第一隔离结构和多个第二隔离结构。第二隔离结构将冠结构限定在衬底中，以及第一隔离结构将多个半导体鳍限定在冠结构中。栅极堆叠件形成在半导体鳍的第一部分和第一隔离结构的第一部分上面，同时保留半导体鳍的第二部分和第一隔离结构的第二部分未被覆盖。去除半导体鳍的第二部分的部分。多个外延结构形成在半导体鳍的剩余的第二部分上。去除部分外延结构。
根据本发明的一个实施例，提供了一种半导体器件，包括：衬底，具有位于所述衬底中的多个半导体鳍；至少一个第一隔离结构，设置在所述半导体鳍之间；至少两个第二隔离结构，其中，所述半导体鳍设置在所述第二隔离结构之间，以及所述第二隔离结构比所述第一隔离结构延伸至所述衬底内更远；以及多个外延结构，分别设置在所述半导体鳍上，其中，所述外延结构彼此分离，以及所述外延结构的至少一个具有大致圆形轮廓。
在上述半导体器件中，所述外延结构的所述至少一个包括：顶部，具有第一宽度；以及主体部分，设置在所述顶部和其中一个所述半导体鳍之间，其中，所述主体部分具有窄于所述第一宽度的第二宽度。
在上述半导体器件中，所述外延结构的所述至少一个的所述顶部还具有高度，以及所述顶部的所述高度与所述第一宽度的比率在从约0.5至约4的范围之内。
在上述半导体器件中，所述顶部是椭圆柱形或圆柱形。
在上述半导体器件中，所述第一隔离结构、其中一个所述第二隔离结构和设置在所述第一隔离结构和所述其中一个所述第二隔离结构之间的其中一个所述半导体鳍一起形成凹槽，以及所述外延结构的所述至少一个的所述主体部分设置在所述凹槽中。
在上述半导体器件中，还包括：至少一个保护层，覆盖所述外延结构的至少一个。
在上述半导体器件中，所述保护层具有大致圆形表面。
在上述半导体器件中，所述第一隔离结构包括第一部分和第二部分，以及所述半导体器件还包括：栅极堆叠件，覆盖所述第一隔离结构的所述第一部分同时保留所述第一隔离结构的所述第二部分未被覆盖。
在上述半导体器件中，所述第一隔离结构的所述第二部分设置在所述外延结构之间。
在上述半导体器件中，所述外延结构的至少一个高于或者基本上等于所述半导体鳍的至少一个的被所述栅极堆叠件覆盖的部分。
根据本发明的另一实施例，还提供了一种半导体器件，包括：衬底，具有位于所述衬底中的第一半导体鳍和第二半导体鳍；至少一个第一隔离结构，设置在所述第一半导体鳍和所述第二半导体鳍之间；多个第二隔离结构，所述第二隔离结构将冠结构限定在所述衬底中，其中，所述第一半导体鳍设置在所述冠结构中以及设置在所述第二隔离结构的一个和所述第一隔离结构之间，所述第二半导体鳍设置在所述冠结构中以及设置在所述第二隔离结构的另一个和所述第一隔离结构之间；以及第一外延结构，设置在所述第一半导体鳍上以及具有非刻面的表面；以及第二外延结构，设置在所述第二半导体鳍上以及具有另一非刻面的表面，其中，间隙形成在所述第一外延结构和所述第二外延结构之间。
在上述半导体器件中，所述第一外延结构还具有从所述第一隔离结构延伸的高度以及具有宽度，以及所述第一外延结构的所述高度与所述宽度的比率在大约0.5到大约4的范围内。
在上述半导体器件中，所述第二外延结构还具有从所述第一隔离结构延伸的高度以及具有宽度，以及所述第二外延结构的所述高度与所述宽度的比率在大约0.5到大约4的范围内。
在上述半导体器件中，所述第一隔离结构设置在所述第一外延结构和所述第二外延结构之间。
在上述半导体器件中，还包括：保护层，共形地覆盖所述第一外延结构。
根据本发明的又另一实施例，还提供了一种用于制造半导体器件的方法，包括：在衬底中形成至少一个第一隔离结构和多个第二隔离结构，其中，所述第二隔离结构将冠结构限定在所述衬底中，以及所述第一隔离结构将多个半导体鳍限定在所述冠结构中；在所述半导体鳍的第一部分和所述第一隔离结构的第一部分上面形成栅极堆叠件，同时保留所述半导体鳍的第二部分和所述第一隔离结构的第二部分未被覆盖；去除所述半导体鳍的所述第二部分的部分；在所述半导体鳍的剩余的第二部分上形成多个外延结构；以及去除所述外延结构的部分。
在上述方法中，形成所述第一隔离结构和所述第二隔离结构包括：在所述衬底中形成至少一个第一沟槽和多个第二沟槽，其中，所述第二沟槽深于所述第一沟槽。
在上述方法中，所述去除包括蚀刻所述外延结构。
在上述方法中，还包括：共形地形成保护层以覆盖所述外延结构的至少一个。
在上述方法中，其中，所述共形地形成包括：形成外延层以覆盖所述外延结构的所述至少一个；以及去除所述外延层的至少部分以形成所述保护层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底，具有位于所述衬底中的第一半导体鳍和第二半导体鳍；
至少一个第一隔离结构，设置在所述第一半导体鳍和所述第二半导体鳍之间；
至少两个第二隔离结构，其中，所述第一半导体鳍和所述第二半导体鳍设置在所述第二隔离结构之间，以及所述第二隔离结构比所述第一隔离结构延伸至所述衬底内更远，所述第一半导体鳍和所述第二半导体鳍中的每个包括被栅极堆叠件覆盖的第一部分和未被所述栅极堆叠件覆盖的第二部分，所述第二部分的顶面低于所述第一隔离结构和所述第二隔离结构的顶面；以及
第一外延结构和第二外延结构，分别设置在由所述第一隔离结构、所述第一半导体鳍和所述第二半导体鳍的所述第二部分限定的凹槽中且与相应的所述第一部分邻接，其中，所述第一外延结构和所述第二外延结构彼此分离，以及所述第一外延结构具有圆形轮廓，以使得具有圆形轮廓的所述第一外延结构高于所述第一半导体鳍的所述第一部分；
保护层，共形地覆盖在所述第一外延结构和所述第二外延结构上。
2.根据权利要求1所述的半导体器件，其中，所述第一外延结构包括：
顶部，具有第一宽度；以及
主体部分，设置在所述顶部和所述第一半导体鳍之间，其中，所述主体部分具有窄于所述第一宽度的第二宽度。
3.根据权利要求2所述的半导体器件，其中，所述第一外延结构的至少一个的所述顶部还具有高度，以及所述顶部的高度与所述第一宽度的比率在从0.5至4的范围之内。
4.根据权利要求2所述的半导体器件，其中，所述顶部是椭圆柱形。
5.根据权利要求2所述的半导体器件，其中，所述第一隔离结构、其中一个所述第二隔离结构和设置在所述第一隔离结构和所述其中一个所述第二隔离结构之间的其中一个所述半导体鳍一起形成所述凹槽，以及所述第一外延结构的所述主体部分设置在所述凹槽中。
6.根据权利要求1所述的半导体器件，其中，所述保护层具有圆形表面。
7.根据权利要求1所述的半导体器件，其中，所述第一隔离结构包括第一部分和第二部分，以及所述半导体器件还包括：
栅极堆叠件，覆盖所述第一隔离结构的所述第一部分同时保留所述第一隔离结构的所述第二部分未被覆盖。
8.根据权利要求7所述的半导体器件，其中，所述第一隔离结构的所述第二部分设置在所述第一外延结构和所述第二外延结构之间。
9.一种半导体器件，包括：
衬底，具有位于所述衬底中的第一半导体鳍和第二半导体鳍；
至少一个第一隔离结构，设置在所述第一半导体鳍和所述第二半导体鳍之间；
多个第二隔离结构，所述第二隔离结构将冠结构限定在所述衬底中，其中，所述第一半导体鳍和所述第二半导体鳍设置在所述第二隔离结构之间，所述第一半导体鳍和所述第二半导体鳍中的每个包括被栅极堆叠件覆盖的第一部分和未被所述栅极堆叠件覆盖的第二部分，所述第二部分的顶面低于所述第一隔离结构和所述第二隔离结构的顶面；以及
第一外延结构，设置在由所述第一隔离结构和所述第一半导体鳍的所述第二部分限定的凹槽中且与所述第一半导体鳍的所述第一部分邻接，以及所述第一外延结构具有非刻面的表面以使得具有所述非刻面的表面的所述第一外延结构高于所述第一半导体鳍的所述第一部分；以及
第二外延结构，设置在在由所述第一隔离结构和所述第二半导体鳍的所述第二部分限定的另一凹槽中且与所述第二半导体鳍的所述第一部分邻接，以及所述第二外延结构具有另一非刻面的表面以使得具有所述非刻面的表面的所述第二外延结构高于所述第二半导体鳍的所述第一部分，其中，间隙形成在所述第一外延结构和所述第二外延结构之间；
保护层，共形地覆盖在所述第一外延结构上。
10.一种用于制造半导体器件的方法，包括：
在衬底中形成至少一个第一隔离结构和多个第二隔离结构，其中，所述第二隔离结构将冠结构限定在所述衬底中，以及所述第一隔离结构将多个半导体鳍限定在所述冠结构中；
在所述半导体鳍的第一部分和所述第一隔离结构的第一部分上面形成栅极堆叠件，同时保留所述半导体鳍的第二部分和所述第一隔离结构的第二部分未被覆盖；
去除所述半导体鳍的所述第二部分的部分以形成由所述第一隔离结构和剩余的第二部分限定的至少两个凹槽；
分别在所述凹槽中形成邻接所述半导体鳍的所述第一部分的外延结构；以及
去除所述外延结构的部分形成具有非刻面表面的所述外延结构，以使得具有所述非刻面表面的所述外延结构和高于所述半导体鳍的所述第一部分；
共形地形成保护层以覆盖所述外延结构的至少一个。
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