CN109148576B - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN109148576B
CN109148576B CN201710457588.7A CN201710457588A CN109148576B CN 109148576 B CN109148576 B CN 109148576B CN 201710457588 A CN201710457588 A CN 201710457588A CN 109148576 B CN109148576 B CN 109148576B
Authority
CN
China
Prior art keywords
layer
forming
doping
grid structure
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710457588.7A
Other languages
English (en)
Other versions
CN109148576A (zh
Inventor
张海洋
刘盼盼
王士京
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710457588.7A priority Critical patent/CN109148576B/zh
Publication of CN109148576A publication Critical patent/CN109148576A/zh
Application granted granted Critical
Publication of CN109148576B publication Critical patent/CN109148576B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件及其形成方法，其中方法包括：提供衬底，所述衬底上具有鳍部；形成初始掺杂层，初始掺杂层位于所述鳍部中，所述初始掺杂层表面具有顶尖端；去除所述顶尖端，使初始掺杂层形成掺杂层，且形成掺杂层的处理面；形成掺杂层后，形成位于处理面上的插塞，插塞与所述掺杂层电学连接。所述方法使半导体器件的性能提高。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管的工作原理是：通过在栅极结构施加电压，调节通过栅极结构底部沟道的电流来产生开关信号。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁表面的栅极结构，位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧的鳍部内的漏区。
然而，现有的鳍式场效应晶体管构成的半导体器件的性能有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供衬底，所述衬底上具有鳍部；形成初始掺杂层，初始掺杂层位于所述鳍部中，所述初始掺杂层表面具有顶尖端；去除所述顶尖端，使初始掺杂层形成掺杂层，且形成掺杂层的处理面；形成掺杂层后，形成位于处理面上的插塞，插塞与所述掺杂层电学连接。
可选的，还包括：在去除所述顶尖端之前，形成介质层，介质层覆盖鳍部、初始掺杂层和衬底；在介质层中形成沟槽，初始掺杂层位于沟槽底部，且沟槽暴露出顶尖端；去除所述顶尖端的方法包括：对沟槽暴露出的初始掺杂层进行表面圆滑处理；形成掺杂层后，在所述沟槽中形成所述插塞。
可选的，所述表面圆滑处理的方法为各向同性等离子体处理，参数包括：采用的气体包括CH3F、CH2F2、CHF3和CF4，CH3F的流量为10sccm～100sccm，CH2F2、CHF3和CF4的总流量为0sccm～50sccm，等离子体化功率为100瓦～1000瓦，处理时间为0.1分钟～10分钟。
可选的，还包括：在形成所述初始掺杂层和介质层的过程中形成栅极结构，所述栅极结构横跨所述鳍部、覆盖鳍部的部分顶部表面和部分侧壁表面，所述初始掺杂层分别位于栅极结构两侧的鳍部中，介质层还覆盖栅极结构；所述沟槽分别位于栅极结构两侧；形成掺杂层后，所述掺杂层分别位于栅极结构两侧的鳍部中。
可选的，所述鳍部的数量为若干个；所述栅极结构横跨所述若干鳍部；所述栅极结构具有相对的第一侧和第二侧，所述掺杂层分别位于栅极结构第一侧和第二侧的鳍部中；所述栅极结构第一侧的插塞和栅极结构第一侧的各掺杂层电学连接，所述栅极结构第二侧的插塞和栅极结构第二侧的各掺杂层电学连接。
可选的，还包括：采用自对准硅化工艺在所述沟槽暴露出的掺杂层表面形成金属硅化物层；形成金属硅化物层后，在所述沟槽中形成插塞，栅极结构第一侧的插塞和栅极结构第一侧的各金属硅化物层接触，栅极结构第二侧的插塞和栅极结构第二侧的各金属硅化物层接触。
可选的，所述自对准硅化工艺包括：在所述沟槽暴露出的掺杂层表面形成覆盖层；在覆盖层表面形成金属层；进行退火处理，使金属层和覆盖层反应形成金属硅化物层。
可选的，所述覆盖层的材料为非晶硅；形成所述覆盖层的工艺为沉积工艺。
可选的，所述金属层的材料包括钛；所述金属硅化物层的材料包括钛硅。
可选的，所述初始掺杂层包括底区和位于底区上的顶区，所述顶区表面具有顶尖端；所述半导体器件的形成方法还包括：在进行所述表面圆滑处理之前，所述沟槽底部暴露出介质层和初始掺杂层的顶区，沟槽底部的介质层覆盖初始掺杂层的底区和鳍部；进行所述表面圆滑处理之后，所述沟槽底部暴露出介质层和掺杂层的顶部区域，沟槽底部的介质层覆盖掺杂层的底部区域和鳍部；所述插塞还位于沟槽底部的介质层表面。
可选的，所述初始掺杂层包括底区和位于底区上的顶区，所述顶区表面具有顶尖端；去除所述顶尖端的方法包括：刻蚀去除所述顶区以去除所述顶尖端，使初始掺杂层的底区形成掺杂层，所述处理面为掺杂层的顶部表面；所述半导体器件的形成方法还包括：在所述掺杂层、鳍部和衬底上形成介质层；在掺杂层处理面上的介质层中形成所述插塞。
可选的，刻蚀去除所述顶区的方法包括：形成阻挡层，所述阻挡层覆盖初始掺杂层和鳍部，所述阻挡层还位于衬底上，且鳍部两侧阻挡层的顶部表面高于顶区的整个顶部表面，顶区顶部表面的阻挡层具有第一厚度，鳍部两侧衬底上的阻挡层具有第二厚度，第一厚度小于第二厚度；回刻蚀阻挡层和初始掺杂层直至去除顶区；回刻蚀阻挡层和初始掺杂层后，去除阻挡层。
可选的，所述阻挡层的材料为碳氟聚合物、碳氢氟聚合物或碳氮聚合物；所述阻挡层通过在干刻蚀机台中形成。
可选的，当所述阻挡层的材料为碳氟聚合物或碳氢氟聚合物时，形成所述阻挡层的工艺参数包括：采用的气体包括碳氟基气体、碳氢氟基气体、Cl2和Ar，碳氟基气体的流量为10sccm～500sccm，碳氢氟基气体的流量为10sccm～500sccm，Cl2的流量为10sccm～500sccm，Ar的流量为10sccm～500sccm，等离子体化源功率为400瓦～2000瓦，偏置功率为0瓦，温度为30摄氏度～90摄氏度；当所述阻挡层的材料为碳氮聚合物时，形成所述阻挡层的工艺参数包括：采用的气体包括CH4和N2，CH4的流量为10sccm～500sccm，N2的流量为10sccm～500sccm，等离子体化源功率为200瓦～2000瓦，偏置功率为0瓦～500瓦，温度为0摄氏度～80摄氏度。
可选的，回刻蚀阻挡层和初始掺杂层的工艺为干刻蚀工艺，参数包括：采用的气体包括NF3、CF4、O2、CH2F2、C4F8和CHF3，NF3的流量为50sccm～300sccm，CF4的流量为0sccm～200sccm，O2的流量为0sccm～100sccm，CH2F2的流量为0sccm～100sccm，C4F8的流量为0sccm～100sccm，CHF3的流量为0sccm～100sccm，源射频功率为100瓦～200瓦，偏置电压为0伏～500伏，腔室压强为5mtorr～200mtorr。
可选的，所述鳍部的数量为若干个；所述半导体器件的形成方法还包括：形成栅极结构，所述栅极结构横跨所述若干鳍部、覆盖鳍部的部分顶部表面和部分侧壁表面，所述栅极结构具有相对的第一侧和第二侧；所述掺杂层分别位于栅极结构第一侧和第二侧的鳍部中，介质层还覆盖栅极结构；所述栅极结构第一侧各个掺杂层处理面上的插塞相互分立，所述栅极结构第二侧各个掺杂层处理面上的插塞相互分立；所述栅极结构第一侧的插塞分别和栅极结构第一侧的掺杂层电学连接，所述栅极结构第二侧的插塞分别和栅极结构第二侧的掺杂层电学连接。
可选的，形成所述插塞的方法包括：所述掺杂层处理面上的介质层中分别形成通孔，通孔位于栅极结构的第一侧和第二侧，所述栅极结构第一侧各个掺杂层上的通孔相互分立，所述栅极结构第二侧各个掺杂层上的通孔相互分立；在通孔中分别形成插塞；所述半导体器件的形成方法还包括：在形成所述介质层之前，形成覆盖层，覆盖层位于所述掺杂层的处理面；形成介质层后，且在形成所述通孔之前，所述介质层还覆盖所述覆盖层；形成所述通孔后，通孔暴露出覆盖层；在通孔暴露出的覆盖层表面形成金属层；进行退火处理，使金属层和覆盖层反应形成金属硅化物层；形成金属硅化物层后，形成插塞。
可选的，所述覆盖层的材料为非晶硅；形成所述覆盖层的工艺为沉积工艺；所述金属层的材料包括钛；所述金属硅化物层的材料包括钛硅。
可选的，在垂直于衬底顶部表面的方向上，所述顶区尺寸为所述底区尺寸的50％～90％。
本发明还提供一种采用上述任意一项方法所形成半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，以去除所述顶尖端，使初始掺杂层形成掺杂层，且形成掺杂层的处理面。之后形成位于处理面上的插塞，插塞与所述掺杂层电学连接，而插塞上用于施加源漏电压。由于处理面避免存在尖端，因此当在插塞上施加源漏电压时，能够避免掺杂层表面与插塞相对的区域局部电场过大，进而避免在自掺杂层至插塞的电流传导方向上插塞底部的局部电流过大，改善插塞底部电迁移现象，从而提高了半导体器件的性能。
附图说明
图1是一种鳍式场效应晶体管的结构示意图；
图2至图6是本发明一实施例中半导体器件形成过程的结构示意图；
图7至图18是本发明另一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件性能较差。
一种鳍式场效应晶体管的形成方法，参考图1，包括：提供衬底100，所述衬底100上具有若干鳍部110；形成掺杂层120、栅极结构和介质层130，栅极结构横跨所述若干鳍部110、覆盖鳍部110的部分顶部表面和部分侧壁表面，掺杂层120分别位于栅极结构两侧的鳍部110中，介质层130覆盖栅极结构、鳍部110和掺杂层120；在栅极结构两侧的介质层130中分别形成沟槽(未图示)，所述沟槽的底部暴露出介质层130和部分掺杂层120；在所述沟槽中形成插塞140，插塞140和掺杂层120电学连接。
然而，上述鳍式场效应晶体管的性能较差，经研究发现，原因在于：
所述掺杂层120的材料层采用外延生长工艺形成，且掺杂层120在各个方向上的生长速率具有差异，最终使掺杂层120的顶部区域具有顶尖端。插塞140上用于施加源漏电压，且插塞140和掺杂层120电学连接。由于掺杂层120的顶部区域具有顶尖端，因此导致插塞140上施加源漏电压后，顶尖端处的电场强度较大，容易造成在自掺杂层120至插塞140的电流传导方向上，插塞140中靠近顶尖端的区域的电流过大，插塞140中靠近顶尖端的区域的电迁移现象较为严重，插塞140中靠近顶尖端的区域容易形成孔洞。
为了解决上述问题，本发明提供一种半导体器件的形成方法，去除所述顶尖端，使初始掺杂层形成掺杂层，且形成掺杂层的处理面；之后形成位于处理面上的插塞，插塞与所述掺杂层电学连接。所述方法使半导体器件的性能提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图6是一种半导体器件形成过程的结构示意图。
结合参考图2和图3，图3为沿图2中切割线M-M1的剖面图，提供衬底201，所述衬底201上具有鳍部202。
本实施例中，所述半导体器件为鳍式场效应晶体管。在其它实施例中，所述半导体器件为鳍式二极管或鳍式三级管。
所述衬底201为形成半导体器件提供工艺平台。
本实施例中，所述衬底201的材料为单晶锗。所述衬底201的材料还可以是单晶硅。所述衬底201的材料还可以为硅、锗化硅、砷化镓等半导体材料。
本实施例中，所述鳍部202通过图形化所述衬底201而形成。在其它实施例中，在衬底上形成鳍部材料层；图形化所述鳍部材料层而形成鳍部。
所述鳍部202的数量为一个或若干个。本实施例中，以所述鳍部202的数量为若干个作为示例。
本实施例中，所述鳍部202的排列方向垂直于鳍部202的延伸方向。
所述衬底201上还具有隔离结构203，隔离结构203覆盖鳍部202的部分侧壁，隔离结构203的顶部表面低于鳍部202的顶部表面。
所述隔离结构203用于使相邻鳍部202之间电学隔离。所述隔离结构203的材料包括氧化硅。
继续结合参考图2和图3，形成初始掺杂层240，初始掺杂层240位于所述鳍部202中，所述初始掺杂层240表面具有顶尖端。
所述初始掺杂层240包括底区和位于底区上的顶区，所述顶区表面具有顶尖端。在垂直于衬底201顶部表面的方向上，所述顶区尺寸为所述底区尺寸的50％～90％。
本实施例中，还包括：形成介质层，介质层覆盖鳍部202、初始掺杂层240和衬底201。
当所述鳍部202的数量为若干个时，初始掺杂层240分别位于所述若干鳍部202中。
本实施例中，在形成所述初始掺杂层240和介质层的过程中还形成栅极结构260，所述栅极结构260横跨所述鳍部202、覆盖鳍部202的部分顶部表面和部分侧壁表面，所述初始掺杂层240分别位于栅极结构260两侧的鳍部202中，介质层还覆盖栅极结构260。
所述栅极结构260具有相对的第一侧和第二侧，所述初始掺杂层240分别位于栅极结构260第一侧和第二侧的鳍部202中。
当所述鳍部202的数量为若干个时，所述栅极结构260横跨所述若干鳍部202。
所述介质层包括第一层间介质层231和第二层间介质层232，第一层间介质层231位于衬底201和隔离结构203上、覆盖栅极结构260侧壁、鳍部202和初始掺杂层240，第二层间介质层232位于第一层间介质层231上和栅极结构260的顶部表面上。
所述介质层的材料包括氧化硅。
具体的，在所述衬底201和隔离结构203上形成伪栅极结构，伪栅极结构横跨所述鳍部202、覆盖鳍部202的部分侧壁表面和部分顶部表面；在所述伪栅极结构两侧各鳍部202中分别形成初始掺杂层240；形成初始掺杂层240后，在衬底201和隔离结构203上形成第一层间介质层231，第一层间介质层231覆盖栅极结构260侧壁、鳍部202和初始掺杂层240；形成第一层间介质层231后，去除伪栅极结构，形成栅极开口；在所述栅极开口中形成栅极结构260；在所述栅极结构260顶部表面上和第一层间介质层231上形成第二层间介质层232。
所述伪栅极结构两侧各鳍部202中分别形成初始掺杂层240的方法包括：在所述伪栅极结构两侧各鳍部202中分别形成凹陷；在所述凹陷中外延生长初始掺杂层240。
所述初始掺杂层240的材料层采用外延生长工艺形成，且初始掺杂层240在各个方向上的生长速率具有差异，最终使初始掺杂层240的顶区表面具有顶尖端。
当所述半导体器件为N型晶体管时，所述初始掺杂层240的材料为含有源漏离子的硅，所述源漏离子的导电类型为N型，如磷或砷；当所述半导体器件为P型晶体管时，所述初始掺杂层240的材料为含有源漏离子的锗硅，所述源漏离子的导电类型为P型，如硼或铟。
本实施例中，初始掺杂层240具有相对的第三侧和第四侧，自第三侧至第四侧平行于栅极结构260的延伸方向且垂直于鳍部202的延伸方向。
本实施例中，初始掺杂层240的第三侧和第四侧具有侧尖端。
所述栅极结构260包括栅极结构本体和位于栅极结构本体顶部表面的栅极保护层。所述栅极结构本体包括横跨所述若干鳍部202的栅介质层、以及位于栅介质层上的栅电极层。所述栅介质层位于部分隔离结构203的表面、覆盖鳍部202的部分侧壁表面和部分顶部表面。
所述栅介质层的材料为高K(K大于3.9)介质材料，所述栅电极层的材料为金属。所述栅极保护层的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
需要说明的是，在其它实施例中，栅极结构仅包括栅极结构本体。
接着，去除所述顶尖端，使初始掺杂层形成掺杂层，且形成掺杂层的处理面。
本实施例中，在去除所述顶尖端之前，还包括：在所述介质层中形成沟槽，初始掺杂层240位于沟槽底部，且沟槽暴露出顶尖端。去除所述顶尖端的方法包括：对沟槽暴露出的初始掺杂层240进行表面圆滑处理。
参考图4，图4为在图3基础上的示意图，在介质层中形成沟槽280，所述初始掺杂层240位于沟槽280底部，且沟槽280暴露出所述顶尖端。
所述沟槽280分别位于栅极结构260两侧。具体的，所述沟槽280位于栅极结构260的第一侧和第二侧。
本实施例中，所述沟槽280底部暴露出介质层和初始掺杂层240的顶区，沟槽280底部的介质层覆盖初始掺杂层240的底区和鳍部202。在此情况下，在一个实施例中，所述沟槽280底部还暴露出侧尖端；在另一个实施例中，所述沟槽280底部未暴露出侧尖端。本实施例中，以所述沟槽280底部暴露出介质层和初始掺杂层240的顶区，且所述沟槽280底部暴露出顶尖端而未暴露出侧尖端未示例进行说明。
在其它实施例中，所述沟槽底部暴露出初始掺杂层、鳍部和隔离结构。
参考图5，对沟槽280暴露出的初始掺杂层240进行表面圆滑处理以去除所述顶尖端，使初始掺杂层240形成掺杂层241，且形成掺杂层241的处理面。
在一个实施例中，所述表面圆滑处理的方法为各向同性等离子体处理，参数包括：采用的气体包括CH3F、CH2F2、CHF3和CF4，CH3F的流量为10sccm～100sccm，CH2F2、CHF3和CF4的总流量为0sccm～50sccm，等离子体化功率为100瓦～1000瓦，处理时间为0.1分钟～10分钟。
形成掺杂层241后，掺杂层241分别位于栅极结构260两侧的鳍部202中，具体的，掺杂层241分别位于栅极结构260第一侧和第二侧的鳍部202中。
若所述沟槽280底部还暴露出侧尖端，那么在所述表面圆滑处理的过程中，还去除了所述侧尖端。
本实施例中，进行所述表面圆滑处理之后，所述沟槽280底部暴露出介质层和掺杂层241的顶部区域，沟槽280底部的介质层覆盖掺杂层241的底部区域和鳍部202。
参考图6，形成掺杂层241后，形成位于处理面上的插塞290，插塞290与所述掺杂层241电学连接。
具体的，形成掺杂层241后，在所述沟槽中形成所述插塞290。
本实施例中，所述栅极结构260第一侧的插塞290和栅极结构260第一侧的各掺杂层241电学连接，所述栅极结构260第二侧的插塞290和栅极结构260第二侧的各掺杂层241电学连接。
本实施例中，所述插塞290还位于沟槽280底部的介质层表面，即插塞290还位于相邻鳍部202之间的介质层表面。
由于沟槽280底部的介质层覆盖掺杂层241的底部区域和鳍部202，因此插塞290无需覆盖掺杂层241的底部区域和鳍部202。
在一个实施例中，当鳍部202为若干个，鳍部202采用双重图形化工艺形成，相邻鳍部202的顶部形貌差异较大，相应的，相邻鳍部202中掺杂层241的形貌差别较大。在此情况下，本实施例中，插塞290无需覆盖掺杂层241的底部区域，因此相邻鳍部202中的掺杂层241和插塞290之间接触电阻的差异性降低。
本实施例中，还包括：在形成所述插塞290之前，采用自对准硅化工艺在所述沟槽280暴露出的掺杂层241表面形成金属硅化物层242；形成金属硅化物层242后，在所述沟槽280中形成插塞290，栅极结构260第一侧的插塞290和栅极结构260第一侧的各金属硅化物层242接触，栅极结构260第二侧的插塞290和栅极结构260第二侧的各金属硅化物层242接触。
所述金属硅化物层242用于降低插塞290和掺杂层241之间的接触电阻。
所述自对准硅化工艺包括：在所述沟槽280暴露出的掺杂层241表面形成覆盖层；在覆盖层表面形成金属层；进行退火处理，使金属层和覆盖层反应形成金属硅化物层242。
所述覆盖层的材料为非晶硅，形成所述覆盖层的工艺为沉积工艺。
所述覆盖层的材料为非晶硅，即所述覆盖层呈非晶态，从而使在掺杂层241表面形成的金属硅化物层242的表面粗糙度较低。
金属硅化物层242的表面粗糙度较低，以进一步降低插塞290和掺杂层241之间的接触电阻。
所述金属层的材料包括钛；所述金属硅化物层242的材料包括钛硅(TiSiX)。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
本发明另一实施例还提供一种半导体器件的形成方法，去除所述顶尖端的方法包括：刻蚀去除所述顶区以去除所述顶尖端，使初始掺杂层的底区形成掺杂层，且形成掺杂层的处理面，所述处理面为掺杂层的顶部表面；之后形成位于处理面上的插塞，插塞与所述掺杂层电学连接。
图7至图18是本发明另一实施例中半导体器件形成过程的结构示意图。
结合参考图7和图8，图8为沿图7中切割线X-Y的剖面图，提供衬底300，所述衬底300上具有鳍部301。
本实施例中，所述半导体器件为鳍式场效应晶体管。在其它实施例中，所述半导体器件为鳍式二极管或鳍式三级管。
所述衬底300的材料和作用参照衬底201的材料和作用。
所述鳍部301的材料参照鳍部202的材料。所述鳍部301的形成方法参照鳍部202的形成方法。
所述鳍部301的数量为一个或若干个。本实施例中，以所述鳍部301的数量为若干个作为示例。
本实施例中，所述鳍部301的排列方向垂直于鳍部301的延伸方向。
所述衬底300上还具有隔离结构303，隔离结构303覆盖鳍部301的部分侧壁，隔离结构303的顶部表面低于鳍部301的顶部表面。所述隔离结构303用于使相邻鳍部301之间电学隔离。所述隔离结构303的材料包括氧化硅。
继续结合参考图7和图8，形成初始掺杂层310，初始掺杂层310位于所述鳍部301中，所述初始掺杂层310表面具有顶尖端。
所述初始掺杂层310包括底区和位于底区上的顶区，所述顶区表面具有顶尖端。
在垂直于衬底300顶部表面的方向上，所述顶区尺寸为所述底区尺寸的50％～90％。
当所述鳍部301的数量为若干个时，初始掺杂层310分别位于所述若干鳍部301中。
本实施例中，在形成初始掺杂层310之前，还包括：在衬底300和隔离结构303上形成伪栅极结构320，所述伪栅极结构320横跨所述鳍部301、覆盖鳍部301的部分侧壁表面和部分顶部表面；在伪栅极结构320两侧的鳍部301中分别形成初始掺杂层310。
当所述鳍部301的数量为若干个时，所述伪栅极结构320横跨所述若干鳍部301。
所述初始掺杂层310的材料和形成工艺参照初始掺杂层240的材料和形成工艺。
接着，刻蚀去除所述顶区以去除所述顶尖端，使初始掺杂层310的底区形成掺杂层，且形成掺杂层的处理面。
下面参考图9至图14具体介绍刻蚀去除所述顶区的步骤。
结合参考图9和图10，图9为在图7基础上的示意图，图10为在图8基础上的示意图，形成阻挡层330，所述阻挡层330覆盖初始掺杂层310和鳍部301，所述阻挡层330还位于衬底300上，且鳍部301两侧阻挡层330的顶部表面高于顶区的整个顶部表面，顶区顶部表面的阻挡层330具有第一厚度，鳍部301两侧衬底300上的阻挡层330具有第二厚度，第一厚度小于第二厚度。
所述阻挡层330还位于隔离结构303上。
所述阻挡层330的材料为碳氟聚合物、碳氢氟聚合物或碳氮聚合物；所述阻挡层330通过在干刻蚀机台中形成。
当所述阻挡层330的材料为碳氟聚合物或碳氢氟聚合物时，形成所述阻挡层330的工艺参数包括：采用的气体包括碳氟基气体、碳氢氟基气体、Cl2和Ar，碳氟基气体的流量为10sccm～500sccm，碳氢氟基气体的流量为10sccm～500sccm，Cl2的流量为10sccm～500sccm，Ar的流量为10sccm～500sccm，等离子体化源功率为400瓦～2000瓦，偏置功率为0瓦，温度为30摄氏度～90摄氏度。
当所述阻挡层330的材料为碳氮聚合物时，形成所述阻挡层330的工艺参数包括：采用的气体包括CH4和N2，CH4的流量为10sccm～500sccm，N2的流量为10sccm～500sccm，等离子体化源功率为200瓦～2000瓦，偏置功率为0瓦～500瓦，温度为0摄氏度～80摄氏度。
结合参考图11和图12，图11为在图9基础上的示意图，图12为在图10基础上的示意图，回刻蚀阻挡层330和初始掺杂层310直至去除顶区，使底区形成掺杂层311，且形成掺杂层311的处理面，所述处理面为掺杂层的顶部表面。
所述掺杂层311分别位于伪栅极结构320的两侧。
回刻蚀阻挡层330和初始掺杂层310的工艺为干刻蚀工艺，参数包括：采用的气体包括NF3、CF4、O2、CH2F2、C4F8和CHF3，NF3的流量为50sccm～300sccm，CF4的流量为0sccm～200sccm，O2的流量为0sccm～100sccm，CH2F2的流量为0sccm～100sccm，C4F8的流量为0sccm～100sccm，CHF3的流量为0sccm～100sccm，源射频功率为100瓦～200瓦，偏置电压为0伏～500伏，腔室压强为5mtorr～200mtorr。
结合参考图13和图14，图13为在图11基础上的示意图，图14为在图12基础上的示意图，回刻蚀阻挡层330和初始掺杂层310后，去除阻挡层330(参考图11和图12)。
结合参考图15和图16，图15为在图13基础上的示意图，图16为在图14基础上的示意图，在所述掺杂层311、鳍部301和衬底300上形成介质层。
本实施例中，所述介质层包括第一层间介质层351和第二层间介质层352。
具体的，在所述伪栅极结构320侧壁、掺杂层311、鳍部301、衬底300和隔离结构303上形成第一层间介质层351，所述第一层间介质层351暴露出伪栅极结构320的顶部表面；形成第一层间介质层351后，去除伪栅极结构320，形成栅极开口；在所述栅极开口中形成栅极结构360；在所述栅极结构360和第一层间介质层351上形成第二层间介质层352。
所述栅极结构360横跨所述鳍部301、覆盖鳍部301的部分顶部表面和部分侧壁表面，所述栅极结构360具有相对的第一侧和第二侧。
当所述鳍部301的数量为若干个时，所述栅极结构360横跨所述若干鳍部301。
所述掺杂层311分别位于栅极结构360的两侧，具体的，所述掺杂层311分别位于栅极结构360第一侧和第二侧的鳍部301中。
所述介质层覆盖栅极结构360。
接着，在所述掺杂层311处理面上的介质层中形成插塞，插塞与所述掺杂层311电学连接。
下面参考图17和图18具体介绍形成插塞的步骤。
参考图17，图17为在图16基础上的示意图，所述掺杂层311处理面上的介质层中形成通孔370，通孔370位于栅极结构360的第一侧和第一侧。
当所述鳍部301的数量为若干个时，所述栅极结构360第一侧各个掺杂层311上的通孔370相互分立，所述栅极结构360第二侧各个掺杂层上311的通孔370相互分立。
参考图18，在通孔370中分别形成插塞380。
当所述鳍部301的数量为若干个时，所述栅极结构360第一侧的各个掺杂层311处理面上的插塞380相互分立，所述栅极结构360第二侧各个掺杂层311处理面上的插塞380相互分立。
所述栅极结构360第一侧的插塞380分别和栅极结构360第一侧的掺杂层311电学连接，所述栅极结构360第二侧的插塞380分别和栅极结构360第二侧的掺杂层311电学连接。
所述半导体器件的形成方法还包括：在形成所述介质层之前，形成覆盖层，覆盖层位于所述掺杂层311的处理面；形成介质层后，且在形成所述通孔之前，所述介质层还覆盖所述覆盖层；形成所述通孔370后，通孔暴370露出覆盖层。
具体的，在形成第一层间介质层351之前，在所述掺杂层311表面形成覆盖层，第一层间介质层351还覆盖所述覆盖层。
所述半导体器件的形成方法还包括：在通孔370暴露出的覆盖层表面形成金属层；进行退火处理，使金属层和覆盖层反应形成金属硅化物层；形成金属硅化物层后，形成插塞380。
所述栅极结构360第一侧的插塞380分别和栅极结构360第一侧的金属硅化物层连接，所述栅极结构360第二侧的插塞380分别和栅极结构360第二侧的金属硅化物层连接。
所述覆盖层的材料为非晶硅；形成所述覆盖层的工艺为沉积工艺；所述金属层的材料包括钛；所述金属硅化物层的材料包括钛硅。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有鳍部；
形成初始掺杂层，初始掺杂层位于所述鳍部中，所述初始掺杂层表面具有顶尖端；
去除所述顶尖端，使初始掺杂层形成掺杂层，且形成掺杂层的处理面；
形成掺杂层后，形成位于处理面上的插塞，插塞与所述掺杂层电学连接；
去除所述顶尖端的方法包括：在去除所述顶尖端之前，形成介质层，介质层覆盖鳍部、初始掺杂层和衬底；在介质层中形成沟槽，初始掺杂层位于沟槽底部，且沟槽暴露出顶尖端；对沟槽暴露出的初始掺杂层进行表面圆滑处理，所述表面圆滑处理的方法为各向同性等离子体处理，参数包括：采用的气体包括CH3F、CH2F2、CHF3和CF4，CH3F的流量为10sccm～100sccm，CH2F2、CHF3和CF4的总流量为0sccm～50sccm，等离子体化功率为100瓦～1000瓦，处理时间为0.1分钟～10分钟；
或者，
所述初始掺杂层包括底区和位于底区上的顶区，所述顶区表面具有顶尖端；去除所述顶尖端的方法包括：刻蚀去除所述顶区以去除所述顶尖端，使初始掺杂层的底区形成掺杂层，所述处理面为掺杂层的顶部表面；
刻蚀去除所述顶区的方法包括：形成阻挡层，所述阻挡层覆盖初始掺杂层和鳍部，所述阻挡层还位于衬底上，且鳍部两侧阻挡层的顶部表面高于顶区的整个顶部表面，顶区顶部表面的阻挡层具有第一厚度，鳍部两侧衬底上的阻挡层具有第二厚度，第一厚度小于第二厚度；回刻蚀阻挡层和初始掺杂层直至去除顶区；
回刻蚀阻挡层和初始掺杂层的工艺为干刻蚀工艺，参数包括：采用的气体包括NF3、CF4、O2、CH2F2、C4F8和CHF3，NF3的流量为50sccm～300sccm，CF4的流量为0sccm～200sccm，O2的流量为0sccm～100sccm，CH2F2的流量为0sccm～100sccm，C4F8的流量为0sccm～100sccm，CHF3的流量为0sccm～100sccm，源射频功率为100瓦～200瓦，偏置电压为0伏～500伏，腔室压强为5mtorr～200mtorr。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：形成掺杂层后，在所述沟槽中形成所述插塞。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，还包括：在形成所述初始掺杂层和介质层的过程中形成栅极结构，所述栅极结构横跨所述鳍部、覆盖鳍部的部分顶部表面和部分侧壁表面，所述初始掺杂层分别位于栅极结构两侧的鳍部中，介质层还覆盖栅极结构；所述沟槽分别位于栅极结构两侧；形成掺杂层后，所述掺杂层分别位于栅极结构两侧的鳍部中。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述鳍部的数量为若干个；所述栅极结构横跨所述若干鳍部；所述栅极结构具有相对的第一侧和第二侧，所述掺杂层分别位于栅极结构第一侧和第二侧的鳍部中；所述栅极结构第一侧的插塞和栅极结构第一侧的各掺杂层电学连接，所述栅极结构第二侧的插塞和栅极结构第二侧的各掺杂层电学连接。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，还包括：采用自对准硅化工艺在所述沟槽暴露出的掺杂层表面形成金属硅化物层；形成金属硅化物层后，在所述沟槽中形成插塞，栅极结构第一侧的插塞和栅极结构第一侧的各金属硅化物层接触，栅极结构第二侧的插塞和栅极结构第二侧的各金属硅化物层接触。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述自对准硅化工艺包括：在所述沟槽暴露出的掺杂层表面形成覆盖层；在覆盖层表面形成金属层；进行退火处理，使金属层和覆盖层反应形成金属硅化物层。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述覆盖层的材料为非晶硅；形成所述覆盖层的工艺为沉积工艺。
8.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述金属层的材料包括钛；所述金属硅化物层的材料包括钛硅。
9.根据权利要求4或5所述的半导体器件的形成方法，其特征在于，所述初始掺杂层包括底区和位于底区上的顶区，所述顶区表面具有顶尖端；所述半导体器件的形成方法还包括：在进行所述表面圆滑处理之前，所述沟槽底部暴露出介质层和初始掺杂层的顶区，沟槽底部的介质层覆盖初始掺杂层的底区和鳍部；进行所述表面圆滑处理之后，所述沟槽底部暴露出介质层和掺杂层的顶部区域，沟槽底部的介质层覆盖掺杂层的底部区域和鳍部；所述插塞还位于沟槽底部的介质层表面。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体器件的形成方法还包括：在所述掺杂层、鳍部和衬底上形成介质层；在掺杂层处理面上的介质层中形成所述插塞。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，回刻蚀阻挡层和初始掺杂层后，去除阻挡层。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料为碳氟聚合物、碳氢氟聚合物或碳氮聚合物；所述阻挡层通过在干刻蚀机台中形成。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，当所述阻挡层的材料为碳氟聚合物或碳氢氟聚合物时，形成所述阻挡层的工艺参数包括：采用的气体包括碳氟基气体、碳氢氟基气体、Cl2和Ar，碳氟基气体的流量为10sccm～500sccm，碳氢氟基气体的流量为10sccm～500sccm，Cl2的流量为10sccm～500sccm，Ar的流量为10sccm～500sccm，等离子体化源功率为400瓦～2000瓦，偏置功率为0瓦，温度为30摄氏度～90摄氏度；当所述阻挡层的材料为碳氮聚合物时，形成所述阻挡层的工艺参数包括：采用的气体包括CH4和N2，CH4的流量为10sccm～500sccm，N2的流量为10sccm～500sccm，等离子体化源功率为200瓦～2000瓦，偏置功率为0瓦～500瓦，温度为0摄氏度～80摄氏度。
14.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述鳍部的数量为若干个；所述半导体器件的形成方法还包括：形成栅极结构，所述栅极结构横跨所述若干鳍部、覆盖鳍部的部分顶部表面和部分侧壁表面，所述栅极结构具有相对的第一侧和第二侧；所述掺杂层分别位于栅极结构第一侧和第二侧的鳍部中，介质层还覆盖栅极结构；所述栅极结构第一侧各个掺杂层处理面上的插塞相互分立，所述栅极结构第二侧各个掺杂层处理面上的插塞相互分立；所述栅极结构第一侧的插塞分别和栅极结构第一侧的掺杂层电学连接，所述栅极结构第二侧的插塞分别和栅极结构第二侧的掺杂层电学连接。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，形成所述插塞的方法包括：所述掺杂层处理面上的介质层中分别形成通孔，通孔位于栅极结构的第一侧和第二侧，所述栅极结构第一侧各个掺杂层上的通孔相互分立，所述栅极结构第二侧各个掺杂层上的通孔相互分立；在通孔中分别形成插塞；
所述半导体器件的形成方法还包括：在形成所述介质层之前，形成覆盖层，覆盖层位于所述掺杂层的处理面；形成介质层后，且在形成所述通孔之前，所述介质层还覆盖所述覆盖层；形成所述通孔后，通孔暴露出覆盖层；在通孔暴露出的覆盖层表面形成金属层；进行退火处理，使金属层和覆盖层反应形成金属硅化物层；形成金属硅化物层后，形成插塞。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述覆盖层的材料为非晶硅；形成所述覆盖层的工艺为沉积工艺；所述金属层的材料包括钛；所述金属硅化物层的材料包括钛硅。
17.根据权利要求10所述的半导体器件的形成方法，其特征在于，在垂直于衬底顶部表面的方向上，所述顶区尺寸为所述底区尺寸的50％～90％。
18.一种根据权利要求1至17任意一项方法所形成的半导体器件。
CN201710457588.7A 2017-06-16 2017-06-16 半导体器件及其形成方法 Active CN109148576B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710457588.7A CN109148576B (zh) 2017-06-16 2017-06-16 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710457588.7A CN109148576B (zh) 2017-06-16 2017-06-16 半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN109148576A CN109148576A (zh) 2019-01-04
CN109148576B true CN109148576B (zh) 2022-02-15

Family

ID=64830512

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710457588.7A Active CN109148576B (zh) 2017-06-16 2017-06-16 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN109148576B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764340B (zh) * 2020-06-05 2024-06-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104576392A (zh) * 2013-10-18 2015-04-29 中芯国际集成电路制造(上海)有限公司 一种鳍式场效应管的制备方法
CN104701150A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN106531797A (zh) * 2015-09-11 2017-03-22 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812556B2 (en) * 2012-12-28 2017-11-07 Renesas Electronics Corporation Semiconductor device and method of manufacturing the semiconductor device
US9412850B1 (en) * 2015-01-15 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of trimming fin structure
US9620416B1 (en) * 2015-11-18 2017-04-11 International Business Machines Corporation Fin field effect transistor structure and method to form defect free merged source and drain epitaxy for low external resistance

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104576392A (zh) * 2013-10-18 2015-04-29 中芯国际集成电路制造(上海)有限公司 一种鳍式场效应管的制备方法
CN104701150A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN106531797A (zh) * 2015-09-11 2017-03-22 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
CN109148576A (zh) 2019-01-04

Similar Documents

Publication Publication Date Title
US9905646B2 (en) V-shaped epitaxially formed semiconductor layer
US20200119152A1 (en) Low Resistant Contact Method and Structure
CN108573869B (zh) 鳍式场效应管及其形成方法
CN107958873B (zh) 鳍式场效应管及其形成方法
CN106158747B (zh) 半导体结构及其形成方法
US10453741B2 (en) Method for forming semiconductor device contact
CN103107198A (zh) 用于具有高k和金属栅极结构的mosfet的结构和方法
US10522656B2 (en) Forming epitaxial structures in fin field effect transistors
CN107785266B (zh) 半导体结构的制造方法
CN106935505B (zh) 鳍式场效应晶体管的形成方法
CN111354641A (zh) 半导体器件及其形成方法
KR100593452B1 (ko) 전체실리사이드 금속게이트전극을 갖는 모스 트랜지스터의제조방법
US10930785B2 (en) Semiconductor device
CN107785262B (zh) 半导体结构的制造方法
CN107591436B (zh) 鳍式场效应管及其形成方法
CN109148576B (zh) 半导体器件及其形成方法
CN106558493B (zh) 鳍式场效应管的形成方法
CN112151377B (zh) 半导体结构及其形成方法
CN109817525B (zh) 半导体结构及其形成方法
CN109216192B (zh) 半导体器件及其形成方法
CN109285888B (zh) 半导体结构及其形成方法
TWI699829B (zh) 形成半導體結構的方法及形成鰭狀場效電晶體結構的方法
CN108074870B (zh) 晶体管及其形成方法
CN112951765B (zh) 半导体结构及其形成方法
CN109427583B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant