CN109817525B - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，其中，方法包括：提供基底，基底包括第一区；在所述第一区基底上形成第一栅极结构和位于第一栅极结构两侧基底内的第一源漏掺杂区，所述第一源漏掺杂区内具有第一掺杂离子，所述第一源漏掺杂区内第一掺杂离子具有第一原子百分比浓度；形成第一栅极结构和第一源漏掺杂区之后，在所述第一源漏掺杂区顶部形成第一改善层，第一改善层内所述第一掺杂离子具有第二原子百分比浓度，且所述第二原子百分比浓度大于第一原子百分比浓度。所述方法形成的半导体器件能够降低第一源漏掺杂区与后续形成的插塞之间接触电阻的同时，还能够抑制短沟道效应。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工艺以及进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。

随着CMOS器件的不断缩小来自制造和设计方面的挑战促使三维设计如鳍式场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述鳍式场效应晶体管在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在鳍式场效应晶体管中所述栅极结构环绕所述鳍部设置，因此，能够从三个面来控制电场，在电场控制方面的性能更加突出。

然而，现有技术制备的鳍式场效应晶体管的性能仍较差。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高鳍式场效应晶体管的性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区；在所述第一区基底上形成第一栅极结构和位于第一栅极结构两侧基底内的第一源漏掺杂区，所述第一源漏掺杂区内具有第一掺杂离子，所述第一源漏掺杂区内第一掺杂离子具有第一原子百分比浓度；形成所述第一栅极结构和第一源漏掺杂区之后，在所述第一源漏掺杂区顶部形成第一改善层，第一改善层内所述第一掺杂离子具有第二原子百分比浓度，且所述第二原子百分比浓度大于第一原子百分比浓度。

可选的，所述第一原子百分比浓度的范围为：3.0E20原子数/立方厘米～1.0E21原子数/立方厘米，所述第二原子百分比浓度的范围为：1.0E21原子数/立方厘米～3.0E21原子数/立方厘米。

可选的，所述第一改善层的厚度为：2纳米～8纳米；所述第一改善层的材料包括硅。

可选的，形成所述第一源漏掺杂区之前，所述形成方法还包括：在所述基底上形成第一伪栅结构；所述第一源漏掺杂区和第一栅极结构的形成步骤包括：在所述第一伪栅结构两侧的基底内分别形成第一源漏开口；在所述第一源漏开口内形成第一外延层；在所述第一外延层内掺入所述第一掺杂离子，形成所述第一源漏掺杂区；在所述基底和第一源漏掺杂区上形成第一介质层，所述第一介质层覆盖第一伪栅结构的侧壁，且暴露出第一伪栅结构的顶部表面；去除所述第一伪栅结构，在所述第一介质层内形成第一伪栅开口；在所述第一伪栅开口内形成第一栅极结构。

可选的，所述第一外延层的形成工艺包括：选择性外延生长工艺；所述选择性外延生长工艺的参数包括：退火温度为600摄氏度～800摄氏度，退火时间为200秒～1200秒。

可选的，所述第一栅极结构包括第一栅介质层；所述第一栅介质层的材料为高K介质材料；所述第一栅介质层的材料为氧化铪时，所述第一栅介质层的形成工艺包括原子层沉积工艺，所述原子层沉积工艺的参数包括：沉积温度为25摄氏度～600摄氏度。

可选的，所述第一区用于形成PMOS晶体管时，所述第一掺杂离子为P 型离子。

可选的，所述第一区用于形成NMOS晶体管时，所述第一掺杂离子为N 型离子。

可选的，所述基底还包括第二区；形成所述第一改善层之前，所述形成方法还包括：在所述第二区基底上形成第二栅极结构和位于第二栅极结构两侧基底内的第二源漏掺杂区，所述第二源漏掺杂区内具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反，所述第二源漏掺杂区内第二掺杂离子具有第三原子百分比浓度。

可选的，形成所述第二栅极结构和第二源漏掺杂区之后，所述形成方法还包括：在所述第二源漏掺杂区顶部形成第二改善层，所述第二改善层内所述第二掺杂离子具有第四原子百分比浓度，且所述第四原子百分比浓度大于第三原子百分比浓度。

可选的，形成第二源漏掺杂区之前，所述形成方法还包括：在所述第二区基底上形成第二伪栅结构；所述第二源漏掺杂区的形成步骤包括：在所述第二伪栅结构两侧的基底内分别形成第二源漏开口；在所述第二源漏开口内形成第二外延层；在所述第二外延层内掺入所述第二掺杂离子，形成所述第二源漏掺杂区。

可选的，所述第二外延层的形成工艺包括：选择性外延生长工艺；所述选择性外延生长工艺的参数包括：退火温度为600摄氏度～800摄氏度，退火时间为200秒～1200秒。

可选的，所述第二栅极结构的形成步骤包括：在所述基底和第二源漏掺杂区上形成第一介质层，所述第一介质层覆盖第二伪栅结构的侧壁，且暴露出第二伪栅结构的顶部表面；去除所述第二伪栅结构，在所述第一介质层内形成第二伪栅开口；在所述第二伪栅开口内形成第二栅极结构；所述第二栅极结构包括第二栅介质层；所述第二栅介质层的材料为高K介质材料；所述第二栅介质层的材料为氧化铪时，所述第二栅介质层的形成工艺包括原子层沉积工艺，所述原子层沉积工艺的参数包括：沉积温度为25摄氏度～600摄氏度。

可选的，所述基底包括衬底和位于衬底上的若干鳍部，若干鳍部分别位于第一区和第二区基底上；所述第二栅极结构横跨第二区鳍部，所述第二源漏掺杂区位于所述第二栅极结构两侧的第二区鳍部内；所述第二源漏掺杂区的形成步骤包括：在所述衬底上以及鳍部的侧壁和顶部表面形成第一保护膜；在所述第一区第一保护膜顶部表面形成第一光刻胶；以所述第一光刻胶为掩膜，去除第二区衬底和第二区鳍部顶部表面的第一保护膜，在所述第二区鳍部的侧壁、第一区衬底上、以及第一区鳍部的侧壁和顶部表面形成第一初始保护层；去除第二区部分鳍部，在所述第二区第一初始保护层之间形成第二初始源漏开口；对所述第二初始源漏开口侧壁的第一初始保护层沿平行于基底表面方向上进行减薄处理，形成第一保护层和位于所述第一保护层之间的第二源漏开口；在所述第二源漏开口内形成第二外延层；在所述第二外延层内掺入第二掺杂离子，形成第二源漏掺杂区；形成所述第二源漏掺杂区之后，形成所述第一源漏掺杂区；所述第一栅极结构横跨第一区鳍部，所述第一源漏掺杂区位于第一栅极结构两侧的第一区鳍部内；所述第一源漏掺杂区的形成步骤包括：在所述第二区基底、第二源漏掺杂区和第一初始保护层的顶部表面、以及第一保护层的侧壁形成第二保护膜；在所述第二区第二保护膜上形成第二光刻胶；以所述第二光刻胶为掩膜，去除第一区衬底和第一区鳍部顶部的第二保护膜，在所述第二区基底和第二源漏掺杂区的顶部、以及第一保护层、以及第一区A鳍部的侧壁形成第二初始保护层；形成所述第二初始保护层之后，去除第一区衬底和第一区鳍部的第一初始保护层；去除第一区基底和第一区鳍部的第一初始保护层之后，去除第一区部分鳍部，在第一区第二初始保护层和第一初始保护层之间形成第一初始源漏开口；对所述第一初始源漏开口侧壁的第一初始保护层和第二初始保护层进行减薄处理，形成第二保护层以及位于所述第二保护层之间的第一源漏开口；在所述第一源漏开口内形成第一外延层；在所述第一外延层内掺入第一掺杂离子，形成第一源漏掺杂区。

可选的，形成所述第一源漏掺杂区、第二源漏掺杂区、第一栅极结构和第二栅极结构之后，形成所述第一改善层之前，所述形成方法还包括：在所述第一介质层、第一栅极结构和第二栅极结构上形成第二介质层；去除第一源漏掺杂区和第二源漏掺杂区上的第一介质层和第二介质层，形成接触孔，所述接触孔暴露出第一源漏掺杂区的侧壁、第一改善层的侧壁和顶部表面、以及第二源漏掺杂区的侧壁和顶部表面。

可选的，形成所述第一改善层之后，所述形成方法还包括：在所述接触孔底部的第一源漏掺杂区的侧壁、第一改善层的侧壁和顶部表面、以及第二源漏掺杂区的侧壁和顶部表面形成金属硅化物层；形成所述金属硅化物层之后，在所述接触孔内形成插塞。

本发明还提供一种半导体结构，包括：基底，所述基底包括第一区；位于第一区基底上的第一栅极结构以及位于第一栅极结构两侧基底内的第一源漏掺杂区，所述第一源漏掺杂区内具有第一掺杂离子，所述第一源漏掺杂区内第一掺杂离子具有第一原子百分比浓度；位于第一源漏掺杂区上的第一改善层，第一改善层内所述第一掺杂离子具有第二原子百分比浓度，且所述第二原子百分比浓度大于第一原子百分比浓度。

可选的，所述第一原子百分比浓度的范围为：3.0E20原子数/立方厘米～1.0E21原子数/立方厘米；所述第二原子百分比浓度的范围为：1.0E21原子数/立方厘米～3.0E21原子数/立方厘米。

可选的，所述第一改善层的材料包括：硅；所述第一改善层的厚度为：2 纳米～8纳米。

可选的，所述第一区用于形成PMOS晶体管，所述第一掺杂离子为P型离子；或者，所述第一区用于形成NMOS晶体管时，所述第一掺杂离子为N 型离子。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，形成所述第一栅极结构和第一源漏掺杂区之后，在所述第一源漏掺杂区顶部形成第一改善层，则形成所述第一栅极结构和第一源漏掺杂区的高温工艺不驱动第一改善层内第一掺杂离子的扩散，使得第一改善层内第一掺杂离子的第二原子百分比浓度较高，且所述第二原子百分比浓度大于第一源漏掺杂区内第一掺杂离子的第一原子百分比浓度，因此，所述第一改善层能够降低第一源漏掺杂区与后续形成的插塞之间的肖特基势垒高度，有利于降低第一源漏掺杂区与插塞之间的接触电阻。并且，形成所述第一栅极结构和第一源漏掺杂区的高温工艺不驱动第一改善层内第一掺杂离子的扩散，使得第一掺杂离子不易扩散至第一区沟道区内，有利于抑制半导体器件的短沟道效应。所述方法形成的半导体器件的性能较好。

进一步，所述第一改善层在形成第二源漏掺杂区之后形成，因此，形成所述第二源漏掺杂区的高温工艺难以驱动第一改善层内的第一掺杂离子向沟道区扩散。

进一步，所述第一改善层在形成第二栅极结构之后形成，因此，形成所述第二栅极结构的高温工艺难以驱动第一改善层内的第一掺杂离子向沟道区扩散。

进一步，所述第一源漏开口的侧壁具有第二保护层，所述第二保护层用于限制后续形成的第一改善层的形貌，防止相邻的第一改善层发生接触，有利于提高第一区器件的性能。

附图说明

图1和图2是一种鳍式场效应晶体管的结构示意图；

图3至图25是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

正如背景技术所述，鳍式场效应晶体管的性能较差。

图1和图2是一种鳍式场效应晶体管的结构示意图。

请参考图1和图2，图2是图1沿A-A1线的剖面示意图，图1是图2沿 B-B1线的剖面示意图，基底100，所述基底100上具有栅极结构101；分别位于栅极结构101两侧基底100内的源漏掺杂区102；位于基底100和栅极结构101上的介质层103，所述介质层103内具有暴露出源漏掺杂区102的接触孔104。

上述结构中，随着半导体器件集成度的不断提高，所述源漏掺杂区102 的尺寸不断减小，使得后续位于接触孔104内插塞与源漏掺杂区102之间的接触面积较小，则所述插塞与源漏掺杂区102的接触电阻较大。

所述源漏掺杂区102的形成步骤包括：在所述栅极结构101两侧的基底 100内形成开口；在所述开口内形成外延层；在所述外延层内掺入掺杂离子。所述掺杂离子用于提高源漏掺杂区102的导电能力，因此，一种降低插塞与源漏掺杂区102之间接触电阻的方法包括：增加所述源漏掺杂区102内掺杂离子的掺杂浓度。

然而，所述外延层的形成工艺包括选择性外延生长工艺，所述选择性外延生长工艺为高温工艺。由于半导体器件集成度的不断提高，使得源漏掺杂区102之间沟道区的长度不断减小，而所述源漏掺杂区102内掺杂离子的掺杂浓度较高，所述高温工艺易驱动掺杂离子扩散至沟道区内，发生源漏串通效应，漏电流严重，不利于提高半导体器件的性能。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：所述第一源漏掺杂区内具有第一掺杂离子，所述第一源漏掺杂区内第一掺杂离子具有第一原子百分比浓度；形成所述第一栅极结构和第一源漏掺杂区之后，在所述第一源漏掺杂区顶部形成第一改善层，第一改善层内所述第一掺杂离子具有第二原子百分比浓度，且所述第二原子百分比浓度大于第一原子百分比浓度。所述方法形成的半导体器件能够降低第一源漏掺杂区与后续形成的插塞之间的接触电阻的同时，还能够抑制短沟道效应。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图25是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图3，提供基底200，所述基底200包括第一区A。

在本实施例中，所述基底200还包括第二区B。所述第一区A用于形成 NMOS晶体管，所述第二区B用于形成PMOS晶体管。

在其他实施例中，所述基底仅包括第一区，所述第一区用于形成NMOS 晶体管；或者，所述第一区用于形成PMOS晶体管。

在本实施例中，所述基底200包括：衬底201和位于衬底201上的若干鳍部202，若干鳍部202分别位于第一区A和第二区B衬底201上。

在其它实施例中，当所述半导体器件为平面式的MOS晶体管时，所述基底为平面式的半导体基底。

所述基底200的形成步骤包括：提供初始衬底，所述初始衬底上具有第一掩膜层，所述第一掩膜层暴露出部分初始衬底的顶部表面；以所述第一掩膜层为掩膜，刻蚀所述初始衬底，形成衬底201和位于衬底201上的若干所述鳍部202。

在本实施例中，所述初始衬底的材料为硅。相应的，所述衬底201和鳍部 202的材料为硅。在其他实施例中，所述初始衬底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。相应的，衬底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。鳍部的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。

所述第一掩膜层的材料包括氮化硅，所述第一掩膜层的形成工艺包括：化学气相沉积工艺。所述第一掩膜层用于形成衬底201和鳍部202的掩膜。

以所述第一掩膜层为掩膜，刻蚀所述初始衬底的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种。

所述基底200上还具有隔离结构(图中未标出)，所述隔离结构的顶部表面低于所述鳍部202的顶部表面，且覆盖鳍部202的部分侧壁。

所述隔离结构的材料包括：氧化硅。在其他实施例中，所述隔离结构的材料包括氮氧化硅、氮化硅。

所述隔离结构用于实现半导体不同器件之间的电绝缘。

请参考图4，在所述鳍部202的侧壁和顶部表面形成伪栅介质层203。

所述伪栅介质层203的材料包括：氧化硅，所述伪栅介质层203的形成工艺包括：原子层沉积工艺、化学气相沉积工艺或者物理气相沉积工艺。

请参考图5至图7，图6是图5沿C-C1线的剖面示意图，图5是图6沿E-E1线的剖面示意图，图7是图6沿F-F1线的剖面示意图，在所述第一区A 伪栅介质层203上形成第一伪栅极层205；在所述第二区B伪栅介质层203 上形成第二伪栅极层204。

需要说明的是，图5与图4的剖面方向一致。

所述第一伪栅极层205和第二伪栅极层204的形成步骤包括：在所述基底200上形成伪栅极材料膜，所述伪栅极材料膜上具有第二掩膜层(图中未标出)，所述第二掩膜层暴露出部分伪栅极材料膜；以所述第一掩膜层为掩膜，刻蚀所述伪栅极材料膜，在第一区A形成第一伪栅极层205，在第二区B形成第二伪栅极层204。

所述第一伪栅结构包括第一区A伪栅介质层203和位于第一区A伪栅介质层203上的第一伪栅极层205。

所述第二伪栅结构包括第二区B伪栅介质层203和位于第二区B伪栅介质层203上的第二伪栅极层204。

所述伪栅极材料膜的材料包括：硅。相应的，所述第一伪栅极层205和第二伪栅极层204的材料包括：硅。所述伪栅极材料膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

所述第二掩膜层的材料包括氮化硅，所述第二掩膜层的形成工艺包括：化学气相沉积工艺。所述第二掩膜层用于形成第一伪栅极层205和第二伪栅极层204的掩膜。

请参考图8，在所述衬底201上、第一伪栅结构205的侧壁和顶部表面、第二伪栅结构204的侧壁和顶部表面、以及鳍部202的侧壁和顶部表面形成第一保护膜206。

需要说明的是，图8与图7的剖面方向一致。

所述第一保护膜206的材料包括：氮化硅，所述第一保护膜206的形成工艺包括：化学气相沉积工艺或者原子层沉积工艺。

所述第一保护膜206用于后续形成第一初始保护层。

请参考图9，在第一区A第一保护膜206(见图8)上形成第一光刻胶207；以所述第一光刻胶207为掩膜，去除第二区B衬底201、第二区B鳍部202 和第二伪栅极层204表面的第一保护膜206(见图8)，在第二区B鳍部202 和第二伪栅极层204的侧壁、第一区A衬底201上、第二区B鳍部202的侧壁和顶部表面、以及第一伪栅极层205的侧壁和顶部表面形成第一初始保护层208；去除第二区B部分鳍部202，在第二区B第一初始保护层208之间形成第二初始源漏开口209。

所述第一光刻胶207用于保护第一区A衬底201、第一区A鳍部202的侧壁和顶部表面、以及第一伪栅极层205的侧壁和顶部表面(见图5)。

以所述第一光刻胶207为掩膜，去除第二区B衬底201、第二区B鳍部 202和第二伪栅极层204表面的第一保护膜206的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一初始保护层208的材料包括：氮化硅，所述第一初始保护层208 用于后续形成第一保护层。

第二初始源漏开口209的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第二初始源漏开口209用于后续形成第二源漏开口。

请参考图10，对所述第二初始源漏开口209(见图9)侧壁的第一初始保护层208(见图9)沿平行于基底200表面的方向上进行减薄处理，形成第一保护层210以及位于第一保护层210之间的第二源漏开口211。

对所述第二初始源漏开口209侧壁的第一初始保护层208沿平行于基底200表面的方向上进行减薄处理的工艺包括：湿法刻蚀工艺。

对所述第二初始源漏开口209侧壁的第一初始保护层208沿平行于基底 200表面的方向上进行减薄处理，使得所形成的第二源漏开口211沿平行于基底200表面的方向上的尺寸增大，使得后续在第二源漏开口211内形成的第二源漏掺杂区与后续形成的插塞之间的接触面积较大，有利于降低第二源漏掺杂区与插塞之间的接触电阻。

所述第一保护层210的材料包括：氮化硅。所述第一保护层210用于后续限制第二外延层的形貌。

所述第二源漏开口211用于后续容纳第二外延层。

请参考图11，在所述第二源漏开口211(见图10)内形成第二外延层(图中未示出)；在所述第二外延层中掺入第二掺杂离子，形成第二源漏掺杂区 212；形成所述第二源漏掺杂区212之后，去除第一光刻胶207(见图10)；去除第一光刻胶207之后，在所述第二区B基底200、第二源漏掺杂区212、第二伪栅结构204和第一初始保护层208上、以及第一保护层210的侧壁形成第二保护膜213。

所述第二外延层的材料和第二掺杂离子的导电类型与晶体管的类型相关。

在本实施例中，第二区B用于形成PMOS晶体管，因此，所述第二外延层的材料包括：硅锗或者硅，所述第二掺杂离子为P型离子，如：硼离子。

在其他实施例中，所述第二区用于形成NMOS晶体管，所述第二外延层的材料包括：碳化硅或者硅，所述第二掺杂离子为N型离子，如：磷离子或者砷离子。

所述第二外延层的形成工艺包括：选择性外延生长工艺。

在本实施例中，所述选择性外延生长工艺的参数包括：退火温度为600 摄氏度～800摄氏度，退火时间为200秒～1200秒。

在形成所述第二外延层时，未在第一区A形成第一改善层，使得第一改善层内的第一掺杂离子不受第二外延层形成过程中的高温驱动，则第一掺杂离子不易扩散至第一区A器件的沟道区内，有利于抑制短沟道效应，提高第一区A器件的性能。

在形成所述第二外延层的过程中，所述第一保护层210用于限制第二外延层的形貌，防止相邻第二外延层接触，有利于提高第二区B器件的性能。

所述第二源漏开口211沿平行于基底200表面方向上的尺寸较大，使得位于第二源漏开口211内的第二源漏掺杂区212与后续形成的插塞之间的接触面积较大，有利于降低第二源漏掺杂区212与插塞之间的接触电阻。

所述第二源漏掺杂区212内第二掺杂离子具有第三原子百分比浓度，所述第二掺杂离子用于提高第二源漏掺杂区212的导电能力。

去除第一光刻胶207的工艺包括：湿法刻蚀工艺或者灰化工艺。

所述第二保护膜213的材料包括：氮化硅，所述第二保护膜213的形成工艺包括：化学气相沉积工艺或者原子层沉积工艺。

所述第二保护膜213的厚度为2纳米～8纳米。

所述第二保护膜213用于后续形成第二初始保护层。

请参考图12，在所述第二区B第二保护膜213(见图11)上形成第二光刻胶214；以所述第二光刻胶214为掩膜，去除第一区A衬底201、第一伪栅极层205和第一区A鳍部202顶部的第二保护膜213(见图11)，在第二区B 基底200、第二源漏掺杂区212、第二伪栅极层204的顶部表面、以及第一保护层210、第一区A鳍部202和第一伪栅极层205的侧壁形成第二初始保护层215；形成所述初始保护层215之后，去除第一区A衬底、第一区A鳍部 202和第一伪栅极层205顶部的第一初始保护层208；去除第一区A衬底、第一区A鳍部202和第一伪栅极层205顶部的第一初始保护层208之后，去除第一区A部分鳍部202，在第一区A第二初始保护层215和第一初始保护层 208之间形成第二初始源漏开口216。

第二光刻胶214用于保护第二区B基底200、第二伪栅结构204和第二源漏掺杂区212。

以所述第二光刻胶214为掩膜，去除第一区A衬底201、第一伪栅极层 205和第一区A鳍部202顶部的第二保护膜213的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第二初始保护层215的材料包括：氮化硅。所述第二初始保护层215 用于后续形成第二保护层。

去除第一区A衬底、第一区A鳍部202和第一伪栅极层205顶部的第一初始保护层208的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一初始源漏开口216的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第一初始源漏开口216用于后续形成第一源漏开口。

请参考图13，对所述第一初始源漏开口216(见图12)侧壁的第二初始保护层215和第一初始保护层208(见图12)沿平行于基底200表面的方向上进行减薄处理，形成第二保护层217以及位于第二保护层217之间的第一源漏开口218；形成第二保护层217和第一源漏开口218之后，去除第二光刻胶214(见图12)。

对所述第一初始源漏开口216侧壁的第二初始保护层215和第一初始保护层208(见图12)沿平行于基底200表面的方向上进行减薄处理，使得所形成的第一源漏开口218沿平行于基底200表面方向上的尺寸增大，使得后续位于第一源漏开口218内的第一源漏掺杂区与后续形成的插塞之间的接触面积较大，有利于降低第二源漏掺杂区域插塞之间的接触电阻。

所述第二保护层217的材料包括：氮化硅。所述第二保护层217用于后续限制第一外延层和第一改善层的形貌。

所述第一源漏开口218用于后续容纳第一外延层。

去除第二光刻胶214的工艺包括：湿法刻蚀工艺或者灰化工艺。

请参考图14，在所述第一源漏开口218(见图13)内形成第一外延层(图中未标出)；在所述第一外延层中掺入第一掺杂离子，形成第一源漏掺杂区 219，所述第一源漏掺杂区219内第一掺杂离子具有第一原子百分比浓度。

所述第一外延层的材料和第一掺杂离子的导电类型与晶体管的类型相关。

在本实施例中，第一区A用于形成NMOS晶体管，因此，所述第一外延层的材料包括：碳化硅或者硅，所述第一掺杂离子为N型离子，如：磷离子或者砷离子。

在其他实施例中，所述第一区用于形成PMOS晶体管，所述第一外延层的材料包括：硅锗或者硅，所述第一掺杂离子为P型离子，如：硼离子。

所述第一外延层的形成工艺包括：选择性外延生长工艺。

在本实施例中，所述选择性外延生长工艺的参数包括：退火温度为600 摄氏度～800摄氏度，退火时间为200秒～1200秒。

在形成所述第一外延层时，未在第一源漏掺杂区顶部形成第一改善层，使得第一改善层内的第一掺杂离子不受第一外延层形成过程中的高温驱动，则第一掺杂离子不易扩散至第一区A器件的沟道区内，有利于抑制短沟道效应，提高第一区A器件的性能。

在形成所述一外延层的过程中，所述第二保护层217用于限制第一外延层和后续形成的第一改善层的形貌，防止相邻第一外延层以及相邻第一改善层之间发生接触，有利于提高第一区器件的性能。

所述第一源漏开口218沿平行于基底200表面方向上的尺寸较大，使得位于第一源漏开口218内的第一源漏掺杂区219与后续形成的插塞之间的接触面积较大，有利于降低第一源漏掺杂区219与插塞之间的接触电阻。

所述第一原子百分比浓度的范围为：3.0E20原子数/立方厘米～1.0E21原子数/立方厘米，选择所述第一原子百分比浓度的意义在于：若所述第一原子百分比浓度小于3.0E20原子数/立方厘米，使得第一源漏掺杂区219的导电能力较差，不利于降低第一区A半导体器件的电阻；若所述第一原子百分比浓度大于1.0E21原子数/立方厘米，所述第一掺杂离子易受选择性外延生长工艺以及后续形成第一栅介质层和第二栅介质层过程的热驱动，第一掺杂离子向第一区A沟道区内扩散，第一源漏掺杂区219之间发生串通效应，使得半导体器件的漏电流较严重，不利于提高第一区A器件的性能。

在本实施例中，形成第二源漏掺杂区212之后，形成第一源漏掺杂区219。在其他实施例中，形成第一源漏掺杂区之后，形成第二源漏掺杂区。

请参考图15至图17，图16是图15沿G-G1线的剖面示意图，图15是图16沿H-H1线的剖面示意图，图17是图15沿J-J1线的剖面示意图，在所述第二区B第二初始保护层215和第一源漏掺杂区219上、以及第二保护层 217的侧壁形成第一介质层220，所述第一介质层220的顶部表面暴露出第二伪栅结构204和第一伪栅结构205的顶部表面。

需要说明的是，图15与在图14上的剖面方向一致。

所述第一介质层218的形成步骤包括：在所述第一区A衬底201第二区 B第二初始保护层215、第一源漏掺杂区219和第一伪栅结构205上、以及第二保护层217的侧壁形成第一介质膜；平坦化所述第一介质膜，直至暴露出第二伪栅结构204和第一伪栅结构205的顶部表面，形成第一介质层218。

所述第一介质膜的材料包括：氧化硅或者氮氧化硅，所述第一介质膜的形成工艺包括：化学气相沉积工艺。

平坦化所述第一介质膜的工艺包括：化学机械研磨工艺。

请参考图18，去除第二伪栅结构，在所述第一介质层220内形成第二伪栅开口(图中未示出)；在所述第二伪栅开口内形成第二栅介质层221和位于第二栅介质层221上的第二栅极层222。

需要说明的是，图18与图16的剖面方向一致。

去除第二伪栅结构的步骤包括：去除所述第二伪栅极层204；去除所述第二伪栅极层204之后，去除第二区B的伪栅介质层203。

去除第二伪栅极层204的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除第二区B伪栅介质层203的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述第二伪栅开口用于容纳第二栅介质层221和位于第二栅介质层221 上的第二栅极层222。

所述第二栅介质层221的材料为高K介质材料。在本实施例中，所述第二栅介质层221的材料为氧化铪。在其他实施例中，所述第二栅介质层的材料包括：氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。

所述第二栅介质层221的形成工艺包括：原子层沉积工艺。在本实施例中，所述第二栅介质层221的材料为氧化铪，所述原子层沉积工艺的参数包括：反应气体包括铪源气体和氧源气体，所述铪源气体的流量为300标准毫升/分钟～5000标准毫升/分钟，所述氧源气体的流量为100标准毫升/分钟～3000 标准毫升/分钟，沉积温度为25摄氏度～600摄氏度，反应腔室的压强为1毫托～50托，循环周期为15次～35次。

在形成所述第二栅介质层221时，未在第一源漏掺杂区219顶部形成第一改善层，使得第一改善层内的第一掺杂离子不受第二栅介质层221形成过程中的高温驱动，则第一掺杂离子不易扩散至第一区A器件的沟道区内，有利于抑制短沟道效应，提高第一区A器件的性能。

所述第二栅极层222的材料为金属，在本实施例中，所述第二栅极层222 的材料为钨。在其他实施例中，所述第二栅极层的材料包括：铝、铜、钛、银、金、铅或者镍。

所述第二栅极结构包括：第二栅介质层221和位于第二栅介质层221上的第二栅极层222。

请参考图19和图20，图20是图19沿K-K1线的剖面示意图，图19是图20沿L-L1线的剖面示意图，去除第一伪栅结构，在所述第一介质层220 内形成第一伪栅开口(图中未示出)；在所述第一伪栅开口内形成第一伪栅介质层223和位于第一伪栅介质层223上的第一栅极层224。

需要说明的是，图19与图17的剖面方向一致。

去除第一伪栅结构的步骤和工艺与去除第二伪栅结构的步骤和工艺相同，在此不做赘述。

所述第一伪栅开口用于容纳第一栅介质层223和位于第一栅介质层223 上的第一栅极层224。

所述第一栅介质层223的材料和形成工艺与第二栅介质层221的材料和形成工艺相同，在此不做赘述。

在形成所述第一栅介质层223时，未在第一源漏掺杂区219顶部形成第一改善层，使得第一改善层内的第一掺杂离子不受第一栅介质层223形成过程中的高温驱动，则第一掺杂离子不易扩散至第一区A器件的沟道区内，有利于抑制短沟道效应，提高第一区A器件的性能。

所述第一栅极层224的材料与第二栅极层222的材料相同，在此不作赘述。

所述第一栅极结构包括第一伪栅介质层223和位于第一伪栅介质层223 上的第一栅极层224。

请参考图21，在所述第一介质层220、第一栅极层224(见图18)和第二栅极层222(见图19)上形成第二介质层225。

需要说明的是，图21与图20的剖面方向一致。

所述第二介质层225的材料包括：氧化硅或者氮化硅，所述第二介质层 225的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

后续在第一源漏掺杂区219和第二源漏掺杂区212上的第一介质层220 和第二介质层225内形成接触孔。

请参考图22，去除部分第一介质层220和第二介质层225，直至暴露出第二初始保护层215、第二保护层217和第二源漏掺杂区217的顶部表面，在所述第一介质层218和第二介质层223内形成由第一区A延伸至第二区B的接触孔226；形成所述接触孔226之后，在所述第一源漏掺杂区219顶部形成第一改善层227，所述第一改善层227内第一掺杂离子具有第二原子百分比浓度，所述第二原子百分比浓度大于第一原子百分比浓度。

去除部分第一介质层220和第二介质层225的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述接触孔226用于后续容纳插塞。

所述第一改善层227的材料包括硅，所述第一改善层227的形成工艺包括：外延生长工艺。所述第一改善层227的厚度为：2纳米～8纳米。

所述第一掺杂离子的导电类型与晶体管的导电类型相关。

在本实施例中，在所述第一源漏掺杂区219顶部形成所述第一改善层227。所述第一区A用于形成NMOS晶体管，所述第一掺杂离子为N型离子。在所述第一改善层227内掺入第一掺杂离子的工艺包括原位掺杂工艺。

在本实施例中，所述基底200还包括第二区B，仅在第一源漏掺杂区219 顶部形成所述第一改善层。

在其他实施例中，所述基底也包括第二区，所述形成方法还包括：在所述第二源漏掺杂区顶部表面形成所述第二改善层，所述第二改善层内第二掺杂离子具有第四原子百分比浓度，且所述第四原子百分比浓度大于第三原子百分比浓度；或者，所述基底仅包括第一区，第一区用于形成PMOS晶体管，所述第一掺杂离子为P型离子；或者，所述基底仅包括第一区，第一区用于形成NMOS晶体管，所述第一掺杂离子为N型离子。

在本实施例中，所述第一掺杂离子为磷离子，所述原位掺杂工艺的参数包括：掺杂源气体包括PH₃，掺杂源气体的流量均为1标准毫升/分钟～2000 标准毫升/分钟。

所述第一改善层227在形成所述第一源漏掺杂区219、第二源漏掺杂区 212、第一栅介质层221和第二栅介质层223之后形成，使得形成所述第一源漏掺杂区219、第二源漏掺杂区212、第一栅介质层221和第二栅介质层223 过程中的热量不会驱动第一改善层227内第一掺杂离子的扩散，使得第一改善层227内的第一掺杂离子难以扩散至第一区A器件的沟道区，因此，有利于抑制第一区A器件的短沟道效应。

同时，所述第一掺杂离子不受热驱动而扩散，使得所述第一改善层227 内第一掺杂离子的浓度较大，而所述第一掺杂离子用于提高第一改善层227 的导电能力，因此，所述第一改善层227能够降低第一源漏掺杂区219与后续形成的插塞之间的肖特基势垒，有利于降低第一源漏掺杂区219与插塞的接触电阻。

所述第二原子百分比浓度的范围为：1.0E21原子数/立方厘米～3.0E21原子数/立方厘米。选择所述第二原子百分比浓度的范围的意义在于：若所述第二原子百分比浓度小于1.0E21原子数/立方厘米，使得第一改善层227与后续形成的插塞之间的接触电阻较大；若所述第二原子百分比浓度大于3.0E21原子数/立方厘米，使得第一掺杂离子易扩散至第一区A器件的沟道区，易发生源漏串通，漏电流严重，不利于提高第一区A器件的性能。

请参考图23，形成所述第一改善层227之后，去除第一源漏掺杂区219 侧壁的第二保护层217(见图22)、以及第二源漏掺杂区212侧壁的第一保护层210(见图22)和第二初始保护层215(见图22)。

去除第一源漏掺杂区219侧壁的第二保护层217以及第二源漏掺杂区212 侧壁的第一保护层210和第二初始保护层215的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

去除第一源漏掺杂区219侧壁的第二保护层217以及第二源漏掺杂区212 侧壁的第一保护层210和第二初始保护层215，有利于后续形成的金属层与第一源漏掺杂区219的侧壁、第一改善层227的侧壁和顶部表面、以及第二源漏掺杂区212的侧壁接触，进而有利于后续退火处理后，在第一源漏掺杂区 219的侧壁、第一改善层227的侧壁和顶部表面、以及第二源漏掺杂区212的侧壁和顶部表面形成金属硅化物层。所述金属硅化物层用于降低第一源漏掺杂区219、第一改善层227和第二源漏掺杂区212与后续形成的插塞之间的接触电阻。

请参考图24，去除第一源漏掺杂区210侧壁的第二保护层217、以及第二源漏掺杂区212侧壁的第一保护层210和第二初始保护层215之后，在所述接触孔226的侧壁和底部形成金属层228；退火处理，使部分金属层228与第一源漏掺杂区219的侧壁、第一改善层227的侧壁和顶部表面、以及第二源漏掺杂区212的侧壁和顶部表面形成金属硅化物层229。

在本实施例中，所述金属层228的材料包括：钛。在其他实施例中，所述金属层的材料包括：镍、镍铂或者铂。

所述金属层228的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

在本实施例中，所述金属硅化物层229的材料为钛硅化合物。在其他实施例中，所述金属硅化物层的材料包括：镍硅化合物、镍铂硅化合物或铂硅化合物。

所述金属硅化物层229与第一源漏掺杂区219的侧壁、第一改善层227 的侧壁和顶部表面、第二源漏掺杂区212的侧壁和顶部表面均接触，使得金属硅化物层229与第一源漏掺杂区219、第二源漏掺杂区212和第一改善层 227的接触面积较大，有利于降低金属硅化物层229与第一源漏掺杂区219、第二源漏掺杂区212和第一改善层227的接触电阻。

并且，所述第一改善层227内第一掺杂离子的第二原子百分比浓度较高，使得第一改善层227与金属硅化物层229之间的肖特基势垒进一步降低，有利于降低第一改善层227与金属硅化物层229之间的接触电阻。

在本实施例中，形成所述金属硅化物层229之后，不去除未反应的金属层228，未反应的金属层228用于后续作为部分插塞。在其他实施例中，形成所述金属硅化物层之后，去除未反应的金属层。

请参考图25，形成所述金属硅化物层229之后，在所述接触孔226(见图24)内形成插塞230。

所述插塞230的形成步骤包括：在所述第二介质层225上和接触孔226 内形成插塞材料膜；平坦化所述插塞材料膜，直至暴露出第二介质层225的顶部表面，形成插塞230。

所述插塞材料膜的材料为金属，如：钨、铝、铜、钛、银、金、铅或者镍。

平坦化所述插塞材料膜的工艺包括：化学机械研磨工艺。

所述插塞230与金属硅化物层229的接触面积较大，因此，有利于降低插塞230和金属硅化物层229的接触电阻。

本实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图 23，包括：基底200，所述基底200包括第一区A；位于第一区A基底200 上的第一栅极结构和位于栅极结构两侧基底200内的第一源漏掺杂区219，所述第一源漏掺杂区219内具有第一掺杂离子，所述第一源漏掺杂区219内第一掺杂离子具有第一原子百分比浓度；位于第一源漏掺杂区219顶部的第一改善层227，第一改善层227内所述第一掺杂离子具有第二原子百分比浓度，且所述第二原子百分比浓度大于第一原子百分比浓度。

所述第一原子百分比浓度的范围为：3.0E20原子数/立方厘米～1.0E21原子数/立方厘米。所述第二原子百分比浓度的范围为：1.0E21原子数/立方厘米～3.0E21原子数/立方厘米。

所述第一改善层227的材料包括：硅；所述第一改善层227的厚度为：2 纳米～8纳米。

所述第一区A用于形成PMOS晶体管时，所述第一掺杂离子为P型离子。所述第一区A用于形成NMOS晶体管时，所述第一掺杂离子为N型离子。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底，所述基底包括第一区；

在所述第一区基底上形成第一栅极结构以及位于第一栅极结构两侧基底内的第一源漏掺杂区，所述第一源漏掺杂区内具有第一掺杂离子，所述第一源漏掺杂区内第一掺杂离子具有第一原子百分比浓度；

形成所述第一栅极结构和第一源漏掺杂区之后，在所述第一源漏掺杂区顶部形成第一改善层，第一改善层内所述第一掺杂离子具有第二原子百分比浓度，且所述第二原子百分比浓度大于第一原子百分比浓度；

形成所述第一源漏掺杂区之前，所述形成方法还包括：在所述第一区基底上形成第一伪栅结构；所述第一源漏掺杂区和第一栅极结构的形成步骤包括：在所述第一伪栅结构两侧的基底内分别形成第一源漏开口；在所述第一源漏开口内形成第一外延层；在所述第一外延层内掺入所述第一掺杂离子，形成所述第一源漏掺杂区；在所述基底和第一源漏掺杂区上形成第一介质层，所述第一介质层覆盖第一伪栅结构的侧壁，且暴露出第一伪栅结构的顶部表面；去除所述第一伪栅结构，在所述第一介质层内形成第一伪栅开口；在所述第一伪栅开口内形成第一栅极结构。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一原子百分比浓度的范围为：3.0E20原子数/立方厘米～1.0E21原子数/立方厘米，所述第二原子百分比浓度的范围为：1.0E21原子数/立方厘米～3.0E21原子数/立方厘米。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一改善层的厚度为：2纳米～8纳米；所述第一改善层的材料包括：硅。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一外延层的形成工艺包括：选择性外延生长工艺；所述选择性外延生长工艺的参数包括：退火温度为600摄氏度～800摄氏度，退火时间为200秒～1200秒。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一栅极结构包括第一栅介质层；所述第一栅介质层的材料为高K介质材料；所述栅介质层的材料为氧化铪时，所述栅介质层的形成工艺包括原子层沉积工艺，所述原子层沉积工艺的参数包括：沉积温度为25摄氏度～600摄氏度。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区用于形成PMOS晶体管时，所述第一掺杂离子为P型离子。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区用于形成NMOS晶体管时，所述第一掺杂离子为N型离子。

8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底还包括第二区；形成所述第一改善层之前，所述形成方法还包括：在所述第二区基底上形成第二栅极结构和位于第二栅极结构两侧基底内的第二源漏掺杂区，所述第二源漏掺杂区内具有第二掺杂离子，所述第二掺杂离子与第一掺杂离子的导电类型相反，所述第二源漏掺杂区内第二掺杂离子具有第三原子百分比浓度。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述第二栅极结构和第二源漏掺杂区之后，所述形成方法还包括：在所述第二源漏掺杂区顶部形成第二改善层，所述第二改善层内所述第二掺杂离子具有第四原子百分比浓度，且所述第四原子百分比浓度大于第三原子百分比浓度。

10.如权利要求8所述的半导体结构的形成方法，其特征在于，形成第二源漏掺杂区之前，所述形成方法还包括：在所述第二区基底上形成第二伪栅结构；所述第二源漏掺杂区的形成步骤包括：在所述第二伪栅结构两侧的基底内分别形成第二源漏开口；在所述第二源漏开口内形成第二外延层；在所述第二外延层内掺入所述第二掺杂离子，形成所述第二源漏掺杂区。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第二外延层的形成工艺包括：选择性外延生长工艺；所述选择性外延生长工艺的参数包括：退火温度为600摄氏度～800摄氏度，退火时间为200秒～1200秒。

12.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二栅极结构的形成步骤包括：在所述基底和第二源漏掺杂区上形成第一介质层，所述第一介质层覆盖第二伪栅结构的侧壁，且暴露出第二伪栅结构的顶部表面；去除所述第二伪栅结构，在所述第一介质层内形成第二伪栅开口；在所述第二伪栅开口内形成第二栅极结构；所述第二栅极结构包括第二栅介质层；所述第二栅介质层的材料为高K介质材料；所述第二栅介质层的材料为氧化铪时，所述第二栅介质层的形成工艺包括原子层沉积工艺，所述原子层沉积工艺的参数包括：沉积温度为25摄氏度～600摄氏度。

13.如权利要求8所述的半导体结构的形成方法，其特征在于，所述基底包括衬底和位于衬底上的若干鳍部，若干鳍部分别位于第一区和第二区基底上；所述第二栅极结构横跨第二区鳍部，所述第二源漏掺杂区位于所述第二栅极结构两侧的第二区鳍部内；所述第二源漏掺杂区的形成步骤包括：在所述衬底上以及鳍部的侧壁和顶部表面形成第一保护膜；在所述第一区第一保护膜顶部表面形成第一光刻胶；以所述第一光刻胶为掩膜，去除第二区衬底和第二区鳍部顶部表面的第一保护膜，在所述第二区鳍部的侧壁、第一区衬底上、以及第一区鳍部的侧壁和顶部表面形成第一初始保护层；去除第二区部分鳍部，在所述第二区第一初始保护层之间形成第二初始源漏开口；对所述第二初始源漏开口侧壁的第一初始保护层沿平行于基底表面方向上进行减薄处理，形成第一保护层和位于所述第一保护层之间的第二源漏开口；在所述第二源漏开口内形成第二外延层；在所述第二外延层内掺入第二掺杂离子，形成第二源漏掺杂区；形成所述第二源漏掺杂区之后，形成所述第一源漏掺杂区；所述第一栅极结构横跨第一区鳍部，所述第一源漏掺杂区位于第一栅极结构两侧的第一区鳍部内；所述第一源漏掺杂区的形成步骤包括：在所述第二区基底、第二源漏掺杂区和第一初始保护层的顶部表面、以及第一保护层的侧壁形成第二保护膜；在所述第二区第二保护膜上形成第二光刻胶；以所述第二光刻胶为掩膜，去除第一区衬底和第一区鳍部顶部的第二保护膜，在所述第二区基底和第二源漏掺杂区的顶部、以及第一保护层、第一区A鳍部的侧壁形成第二初始保护层；形成所述第二初始保护层之后，去除第一区衬底和第一区鳍部顶部的第一初始保护层；去除第一区基底和第一区鳍部顶部的第一初始保护层之后，去除第一区部分鳍部，在第一区第二初始保护层和第一初始保护层之间形成第一初始源漏开口；对所述第一初始源漏开口侧壁的第一初始保护层和第二初始保护层进行减薄处理，形成第二保护层以及位于所述第二保护层之间的第一源漏开口；在所述第一源漏开口内形成第一外延层；在所述第一外延层内掺入第一掺杂离子，形成第一源漏掺杂区。

14.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述第一源漏掺杂区、第二源漏掺杂区、第一栅极结构和第二栅极结构之后，形成所述第一改善层之前，所述形成方法还包括：在所述第一介质层、第一栅极结构和第二栅极结构上形成第二介质层；去除第一源漏掺杂区和第二源漏掺杂区上的第一介质层和第二介质层，形成接触孔，所述接触孔暴露出第一源漏掺杂区的侧壁、第一改善层的侧壁和顶部表面、以及第二源漏掺杂区的侧壁和顶部表面。

15.如权利要求14所述的半导体结构的形成方法，其特征在于，形成所述第一改善层之后，所述形成方法还包括：在所述接触孔底部的第一源漏掺杂区的侧壁、第一改善层的侧壁和顶部表面、以及第二源漏掺杂区的侧壁和顶部表面形成金属硅化物层；形成所述金属硅化物层之后，在所述接触孔内形成插塞。

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