CN109285811B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，方法包括：基底，基底包括第一区和第二区；在基底上形成由第一区延伸至第二区的栅介质层和位于栅介质层上的伪栅极层；在基底上形成介质层，介质层顶部暴露出伪栅极层表面；在第二区伪栅极层中掺入掺杂离子；在第二区伪栅极层中掺入掺杂离子之后，去除第一区伪栅极层，在第一区介质层内形成第一伪栅开口，第一伪栅开口底部暴露出栅介质层表面；在第一伪栅开口内形成第一功函数层。所述方法形成的器件的性能较好。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，晶体管的特征尺寸也越来越小，传统的氧化硅作为栅介质层，已经不能满足集成电路高速发展的需求。随着工艺节点的不断减小，栅氧化硅层的厚度也不断减小，所述栅氧化硅层厚度的减小，会导致晶体管的漏电流呈指数级的增长。因此，高K栅介质层/金属栅极的栅极叠层结构被引入到晶体管中，取代现有的栅氧化硅层/多晶硅栅极。
然而，现有技术形成的所述高K栅介质层/金属栅极的栅极叠层结构的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区和第二区；在所述基底上形成由第一区延伸至第二区的栅介质层以及位于栅介质层上的伪栅极层；在所述基底上形成介质层，所述介质层的顶部表面暴露出伪栅极层的顶部表面；在所述第二区伪栅极中掺入掺杂离子；在所述第二区伪栅极中掺入掺杂离子之后，去除第一区伪栅极，在所述第一区介质层内形成第一伪栅开口，所述第一伪栅开口底部暴露出栅介质层的顶部表面；在所述第一伪栅开口底部形成第一功函数层。
可选的，所述栅介质层的材料为高K介质材料，所述高K介质材料包括：HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
可选的，所述掺杂离子包括：硼离子。
可选的，在所述第二区伪栅极层中掺入掺杂离子的工艺包括：离子注入工艺；当掺杂离子为硼离子时，所述离子注入工艺的参数包括：注入剂量为1.0e12atoms/cm3～1e15atoms/cm3，注入能量为5千伏～30千伏。
可选的，在形成所述第一伪栅开口的过程中，所述第一区伪栅极层与第二区伪栅极层的刻蚀选择比为：10:1～20:1。
可选的，所述伪栅极层的材料包括：多晶硅。
可选的，第一伪栅开口的形成工艺包括：湿法刻蚀工艺、或者各向异性干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。
可选的，第一伪栅开口的形成工艺为湿法刻蚀工艺时，所述湿法刻蚀工艺的参数包括：刻蚀剂包括四甲基氢氧化铵溶液，所述刻蚀剂的浓度为2％～20％，刻蚀时间为20秒～120秒。
可选的，第一伪栅开口的形成工艺为各向异性干法刻蚀工艺与湿法刻蚀工艺相结合的工艺时，去除所述第一区伪栅极层的步骤包括：采用各向异性干法刻蚀工艺去除部分伪栅极层；所述各向异性干法刻蚀工艺之后，采用湿法刻蚀去除伪栅极层，形成所述第一伪栅开口。
可选的，所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括HBr和O2，其中，HBr的流量为100标准毫升/分钟～200标准毫升/分钟O2的流量为2标准毫升/分钟～20标准毫升/分钟，功率为100瓦～2000瓦，气压为2毫托～100毫托。
可选的，所述湿法刻蚀工艺的参数包括：刻蚀剂包括四甲基氢氧化铵溶液，所述刻蚀剂的浓度为2％～20％，温度为20摄氏度～40摄氏度。
可选的，所述湿法刻蚀工艺对第一区伪栅极层的去除量为：50埃～200埃。
可选的，所述各向异性干法刻蚀工艺之后，湿法刻蚀工艺之前，还包括：在所述第二区伪栅极层的侧壁上形成保护层。
可选的，所述保护层的材料包括：氮化硅；所述保护层的厚度为：1纳米～5纳米。
可选的，所述保护层的形成步骤包括：利用等离子体对第二区伪栅极层进行氮化处理；所述氮化处理工艺的参数包括：氮气的流量为100标准毫升/分钟～1000标准毫升/分钟，功率为200瓦～2000瓦，气压为2毫托～100毫托，时间为10秒～100秒。
可选的，形成第一功函数层之后，还包括：在所述第一功函数层上形成第一栅极层；形成所述第一栅极层之后，去除第二区伪栅极层，在所述第二区介质层内形成第二伪栅开口；在所述第二伪栅开口内形成第二功函数层；在所述第二功函数层上形成第二栅极层。
可选的，所述第二伪栅开口的形成工艺包括：各向同性干法刻蚀工艺；所述各向同性干法刻蚀工艺的参数包括：刻蚀气体包括NF3、H2、He和Ar，其中，NF3的流量为100标准毫升/分钟～500标准毫升/分钟，H2的流量为2000标准毫升/分钟～6000标准毫升/分钟，He的流量为500标准毫升/分钟～3000标准毫升/分钟，Ar的流量为100标准毫升/分钟～400标准毫升/分钟，气压为500毫托～2000毫托，功率为100瓦～500瓦。
可选的，所述第一区用于形成NMOS晶体管，第二区用于形成PMOS晶体管；所述第一功函数层的材料包括：TiAl；所述第二功函数层的材料包括：TiN。
可选的，所述第一区和第二区之间的部分基底内还具有隔离层；所述栅介质层和伪栅极层覆盖部分所述隔离层。
本发明还提供一种半导体结构，其特征在于，包括：基底，所述基底包括第一区和第二区；位于基底上由第一区延伸至第二区的栅介质层；位于第二区栅介质层上的伪栅极层，所述伪栅极层内具有掺杂离子；位于基底上的介质层，所述介质层覆盖伪栅极层的侧壁；位于所述第一区介质层内的第一伪栅开口，所述第一伪栅开口底部具有栅介质层和位于栅介质层上的第一功函数层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，在所述第二区伪栅极层中掺入掺杂离子，使得第二区伪栅极层与第一区伪栅极层具有不同的刻蚀选择比。则后续去除第一区伪栅极层时，靠近第一区的第二区伪栅极层不易被去除，因此，所形成第一伪栅开口仅位于第一区介质层内，而不会暴露出第二区的栅介质层。后续在所述第一伪栅开口内形成第一功函数层，所述第一功函数层仅位于第一区内而不易形成于第二区的栅介质层上，所述第一功函数层有利于提高第一区器件的性能，且不削弱第二区器件的性能。
进一步，所述第一伪栅开口的形成步骤包括：各向异性干法刻蚀工艺去除部分第一区伪栅极层；所述各向异性干法刻蚀工艺之后，采用湿法刻蚀工艺去除剩余第一区伪栅极层。所述各向异性干法刻蚀工艺之后，湿法刻蚀工艺之前，还包括：在所述第二区伪栅极层的侧壁上形成保护层。所述保护层用于保护靠近第一区的第二区伪栅极层在后续湿法刻蚀工艺不被去除。
进一步，所述第一伪栅开口的形成步骤包括：各向异性干法刻蚀工艺去除部分第一区伪栅极层；所述各向异性干法刻蚀工艺之后，采用湿法刻蚀工艺去除剩余第一区伪栅极层。所述各向异性干法刻蚀工艺过程中，所述第一区栅介质层上有部分伪栅极层，部分所述伪栅极层用于保护第一区栅介质层。所述各向异性干法刻蚀工艺之后，采用湿法刻蚀工艺去除所述伪栅极层。采用所述湿法刻蚀工艺去除剩余的部分所述伪栅极层对第一区栅介质层的损伤较小，有利于提高第一区栅介质层的性能。
进一步，所述第二伪栅开口的形成工艺包括：各向同性干法刻蚀工艺。所述各向同性干法刻蚀工艺过程中离子的能量较小，因此，采用各向同性干法刻蚀工艺形成第二伪栅开口时，对第二区栅介质层的损伤较小，有利于提高第二区栅介质层的性能。
附图说明
图1至图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图13是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
具体实施方式
正如背景技术所述，所述半导体器件的性能较差。
图1至图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100包括NMOS区和PMOS区，所述基底100上具有由NMOS区延伸至PMOS区的栅介质层101，所述栅介质层101上具有伪栅极层102，所述基底100上具有介质层103，所述介质层103覆盖栅介质层101和伪栅极层102的侧壁，且暴露出伪栅极层102的顶部表面。
请参考图2，去除NMOS区的伪栅极层102，直至暴露出栅介质层101的顶部表面，在所述NMOS区介质层103内形成第一伪栅开口104；在第一伪栅开口104内形成第一功函数层105。
上述方法中，形成伪栅极层102之前，形成所述栅介质层101。所述栅介质层101的材料为高K介质材料，所述高K介质材料指的是介电常数(K)大于3.9的材料。后续形成第一伪栅开口104时，仅去除NMOS区伪栅极层102，所述栅介质层101作为后续形成的栅极结构的栅介质层。
所述伪栅极层102的材料包括：硅，去除NMOS区伪栅极层102的工艺包括：各向异性干法刻蚀工艺。
然而，采用各向异性干法刻蚀工艺去除NMOS区所述伪栅极层102时，所述各向异性干法刻蚀工艺中的高能量离子易对NMOS区栅介质层101造成损伤，使得NMOS区栅介质层101的性能较差，不利于提高半导体晶体管的性能。
一种降低对NMOS区栅介质层101损伤的方法包括：采用各向同性干法刻蚀工艺或者湿法刻蚀工艺去除所述伪栅极层102。
然而，由于各向同性干法刻蚀工艺或者湿法刻蚀工艺无方向性，使得采用各向同性干法刻蚀工艺或者湿法刻蚀工艺去除NMOS区的伪栅极层102时，靠近NMOS区的PMOS区伪栅极层102也被去除，所形成的第一伪栅开口不仅位于NMOS区介质层103内，还位于PMOS区介质层103内。后续在NMOS区的栅介质层101上形成第一功函数层105时，所述第一功函数层105也覆盖于PMOS区的栅介质层101。而第一功函数层105仅适合NMOS晶体管，却不适合PMOS晶体管的性能要求，因此，需去除PMOS区的第一功函数层105。在去除PMOS区的第一功函数层105时，易对PMOS区的栅介质层101造成损伤。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述第二区伪栅极层中掺入掺杂离子之后，去除第一区伪栅极层，在第一区介质层内形成所述第一伪栅开口；在所述第一伪栅开口内形成第一功函数层。所述方法有利于提高半导体器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图13是本发明一实施例的半导体结构的形成方法的各步骤的结构示意图。
请参考图3，提供基底200，所述基底200包括第一区A和第二区B。
在本实施例中，所述基底200为平面基底，所述基底200的材料为硅。在其他实施例中，所述基底包括：衬底以及位于衬底上的鳍部，所述衬底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗，所述鳍部的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。
所述第一区A基底200用于形成NMOS晶体管，所述NMOS晶体管具有P型阱区；所述第二区B用于形成PMOS晶体管，所述PMOS晶体管具有N型阱区。
所述基底200内还具有隔离层230，所述隔离层230的材料包括：氧化硅，所述隔离层230的形成工艺包括：流体化学气相沉积工艺。所述隔离层230用于实现第一区A和第二区B器件之间的电隔离。
请参考图4，在所述基底200上形成由第一区A延伸至第二区B的栅介质膜(图中未标出)；在所述栅介质膜上形成伪栅极膜(图中未标出)：图形化所述栅介质膜和伪栅极膜，形成由第一区A延伸至第二区B的栅介质层201以及位于栅介质层201上的伪栅极层202。
在本实施例中，所述栅介质膜的材料为：HfO2，相应的，所述栅介质层201的材料为：HfO2。在其他实施例中，所述栅介质膜的材料包括：La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4，相应的，所述栅介质层的材料包括：La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
在本实施例中，所述伪栅极膜的材料为硅，相应的，所述伪栅极层202的材料为硅。
在本实施例中，所述栅介质膜的形成工艺为原子层沉积工艺。所述伪栅极膜的形成工艺包括：化学气相沉积工艺。
图形化所述栅介质膜和伪栅极膜的步骤包括：在所述伪栅极膜的顶部表面形成掩膜层，所述掩膜层暴露出部分伪栅极膜的顶部表面；以所述掩膜层为掩膜，刻蚀所述伪栅极膜和栅介质膜，直至暴露出基底200的顶部表面，形成栅介质层201和位于栅介质层201上的伪栅极层202。
在本实施例中，形成所述栅介质膜之前，还包括：在所述基底200上形成界面层(图中未示出)。所述界面层的材料为氧化硅，所述界面层用于改善栅介质层201与基底200的界面态，有利于提高半导体器件的性能。
在其他实施例中，直接在所述基底上形成栅介质层。
所述栅介质层201用于作为后续形成的栅极结构中的栅介质层。
请参考图5，在所述基底200上、栅介质层201和伪栅极层202的侧壁形成介质层203，所述介质层203暴露出伪栅极层202的顶部表面。
形成所述介质层203之前，还包括：在所述伪栅极层202两侧的基底200内分别形成轻掺杂区(图中未示出)；形成所述轻掺杂区之后，在伪栅极层202两侧的基底200内和部分轻掺杂区内形成源漏掺杂区。
所述轻掺杂区的形成工艺包括：离子注入工艺。所述轻掺杂区中具有轻掺杂离子，所述轻掺杂离子的导电类型与晶体管的类型相关。
在本实施例中，所述第一区A用于形成NMOS晶体管，因此，第一区A的轻掺杂离子为N型离子，所述N型离子包括：磷离子或砷离子；所述第二区B用于形成PMOS晶体管，因此，所述第二区B的轻掺杂离子为P型离子，所述P型离子包括：硼离子。
所述源漏掺杂区的形成步骤包括：在所述伪栅极层202两侧的基底200内形成源漏开口；在所述源漏开口内形成外延层；在所述外延层内掺入源漏离子。
所述外延层的形成工艺包括：外延生长工艺。
在本实施例中，所述第一区A用于形成NMOS晶体管，因此，所述第一区A外延层的材料包括：硅或者碳化硅。相应的，所述第一区A源漏离子为N型离子，所述N型离子包括：磷离子或砷离子；所述第二区B用于形成PMOS晶体管，因此，所述第二区B外延层的材料包括：硅或者硅锗。相应的，所述第二区B源漏离子为P型离子，所述P型离子包括：硼离子。
形成所述源漏掺杂区之后，形成所述介质层203之前，还包括：在所述基底200上和源漏掺杂区上形成停止层(图中未标出)，所述停止层的材料包括：氮化硅，所述停止层的形成工艺包括：化学气相沉积工艺，所述停止层用于后续形成接触孔时起到刻蚀停止的作用。
在本实施例中，形成所述停止层之后，形成介质层203之前，还包括：去除源漏掺杂区上的停止层，暴露出源漏掺杂区的顶部表面；在所述源漏掺杂区顶部表面形成金属硅化物层。
去除源漏掺杂区上的停止层的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。
所述金属硅化物层的材料包括：钛硅。所述金属硅化物层用于降低后续在源漏掺杂区上形成的导电插塞与源漏掺杂区之间的接触电阻。
所述介质层203的形成步骤包括：在所述基底200和源漏掺杂区上、伪栅极层202和栅介质层201的侧壁、以及伪栅极层202的顶部表面形成介质膜；平坦化所述介质膜，直至暴露出伪栅极层202的顶部表面，形成介质层203。
所述介质膜的材料包括：氧化硅，所述介质膜的形成工艺包括：化学气相沉积工艺。
平坦化所述介质膜的工艺包括：化学机械研磨工艺。
请参考图6，形成所述介质层203之后，在所述第二区B伪栅极层202中掺入掺杂离子。
在所述第二区B伪栅极层202中掺入掺杂离子之前，还包括：在所述第一区A基底200上形成第一掩膜层204。
所述第一掩膜层204的材料包括：氮化硅。所述第一掩膜层204的形成工艺包括：化学气相沉积工艺。
所述第一掩膜层204用于保护第一区A伪栅极层202不被掺入所述掺杂离子。
所述掺杂离子包括：硼离子。在所述第一区A伪栅极层202中掺入掺杂离子的工艺为离子注入工艺，所述离子注入工艺的参数包括：注入离子为硼离子，注入剂量为1.0e12atoms/cm3～1e15atoms/cm3，注入能量为5千伏～30千伏。
选择所述注入剂量的意义在于：若所述注入剂量小于1.0e12atoms/cm3，使得第一区A伪栅极层202与第二区B伪栅极层202的刻蚀选择比较小，使得后续去除第一区A伪栅极层202时，靠近第一区A的第二区B的伪栅极层202也被去除；若所述注入剂量大于1.0e15atoms/cm3，使得离子注入的难度较大。
后续采用刻蚀剂为四甲基氢氧化铵溶液去除第一区A伪栅极层202时，由于所述第二区B伪栅极层202中具有掺杂离子，所述掺杂离子能够降低四甲基氢氧化铵溶液对第二区B伪栅极层202的去除速率。
在所述第二区B伪栅极层202中掺入掺杂离子之后，去除第一区A伪栅极层202，在所述第一区A介质层203内形成第一伪栅开口，所述第一伪栅开口底部暴露出栅介质层201的顶部表面。
在本实施例中，所述第一伪栅开口的形成工艺包括：各向异性干法刻蚀工艺与湿法刻蚀工艺相结合的工艺，具体请参考图7至图10。
在其他实施例中，所述第一伪栅开口的形成工艺包括：湿法刻蚀工艺，所述湿法刻蚀工艺的参数包括：刻蚀剂包括四甲基氢氧化铵溶液，所述刻蚀剂的浓度为2％～20％，刻蚀时间为20秒～120秒。
请参考图7，在所述第二区B伪栅极层202中掺入掺杂离子之后，去除第一区A部分伪栅极层202。
在所述第二区B伪栅极层202中掺入掺杂离子之后，去除部分第一区A伪栅极层202之前，还包括：在第二区B基底200上形成第二掩膜层205。
所述第二掩膜层205的材料包括：氮化硅，所述第二掩膜层205的形成工艺包括：化学气相沉积工艺。所述第二掩膜层205用于后续去除部分第二区B伪栅极层202时作为掩膜层。
去除所述第一区A部分伪栅极层202的工艺包括：各向异性干法刻蚀工艺，所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括HBr和O2，其中，HBr的流量为100标准毫升/分钟～200标准毫升/分钟，O2的流量为2标准毫升/分钟～20标准毫升/分钟，功率为100瓦～2000瓦，气压为2毫托～100毫托。
由于各向异性干法刻蚀工艺具有较强的方向性，使得采用各向异性干法刻蚀工艺刻蚀第一区A伪栅极层202时，靠近第一区A的第二区B伪栅极层202不被去除，使得后续形成的第一伪栅开口仅位于第一区A介质层203内。
所述各向异性干法刻蚀工艺中注入能量较高，使得去除第一区A部分伪栅极层202的速率较快。但是，第一区A栅介质层201上还残留部分的伪栅极层202，残留的部分伪栅极层202对所述第一区A栅介质层201进行保护，防止第一区A栅介质层201受到损伤，有利于提高第一区A栅介质层201的性能。
由于所述伪栅极层202由第一区A延伸至第二区B，因此，去除部分第一区A伪栅极层202之后，暴露出部分第二区B伪栅极层202的部分侧壁，有利于后续在所述第二区B伪栅极层202的侧壁上形成保护层。
在本实施例中，去除部分第一区A部分伪栅极层202之后，在所述第二区B伪栅极层202的侧壁上形成保护层。具体请参考图8至图9。
在其他实施例中，去除部分第一区部分伪栅极层之后，不在所述第二区伪栅极层的侧壁上形成保护层。
请参考图8，去除第一区A部分伪栅极层202之后，在所述第二区B伪栅极层202的侧壁上形成保护层206。
在本实施例中，还在第一区A伪栅极层202顶部形成保护层206。在其他实施例中，仅在第一区伪栅极层的侧壁上形成保护层。
所述保护层206的形成步骤包括：利用等离子体对多第二区B伪栅极层202进行氮化处理，形成所述保护层206，所述氮化处理的工艺的参数包括：氮气的流量为100标准毫升/分钟～1000标准毫升/分钟，功率为200瓦～2000瓦，气压为2毫托～100毫托，时间为10秒～100秒。
所述保护层206的材料包括：氮化硅。所述保护层206用于后续去除第一区A剩余的伪栅极层202时，保护靠近第一区A的第二区B伪栅极层202，使得靠近第一区A的第二区B伪栅极层202不易被去除。
请参考图9，去除第一区A伪栅极层202顶部的保护层206，露出第一区A伪栅极层202的顶部表面。
在本实施例中，保护层206还位于第一区A伪栅极层202顶部表面，去除第一区A剩余的伪栅极层202之前，还包括：去除第一区A的保护层206。
在其他实施例中，保护层仅位于第二区伪栅极层的侧壁，直接去除第一区剩余的伪栅极层。
所述保护层206的材料包括：氮化硅，去除第一区A伪栅极层202顶部的保护层206的工艺包括：各向异性干法刻蚀工艺，所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括CF4，刻蚀气体的流量为50标准毫升/分钟～500标准毫升/分钟，气压为2毫托～20毫托，功率为100瓦～1000瓦。
去除第一区A伪栅极层202顶部的保护层206，露出第一区A伪栅极层202的顶部表面，有利于后续去除第一区A剩余的伪栅极层202。
请参考图10，去除第一区A伪栅极层202顶部的保护层206之后，去除第一区A伪栅极层202，在所述第一区A介质层203内形成第一伪栅开口207，所述第一伪栅开口207底部暴露出第一区A栅介质层201的顶部表面。
去除第一区A伪栅极层202的工艺包括：湿法刻蚀工艺，所述湿法刻蚀工艺的参数包括：刻蚀剂包括四甲基氢氧化铵溶液，所述刻蚀剂的浓度为5％～20％，温度为20摄氏度～40摄氏度。
采用湿法刻蚀工艺去除所述第二区B伪栅极层202，对第一区A栅介质层201的损伤较小，有利于提高第一区A栅介质层201的性能。
采用湿法刻蚀工艺去除所述第二区B伪栅极层202时，所述保护层206用于保护保护层206侧壁的第二区B伪栅极层202，防止在去除第一区A伪栅极层202时，保护层206侧壁的第二区B伪栅极层202被去除。
而位于保护层206下方的伪栅极层202中具有掺杂离子，使得第一区A伪栅极层202与第二区B伪栅极层202具有不同的刻蚀选择比，且所述刻蚀选择比为：10:1～20:1。由于所述掺杂离子使得保护层206下方的伪栅极层202被所述刻蚀剂刻蚀的速率较慢，并且，所述第一区A的伪栅极层202的厚度为50埃～200埃，即：所述第一区A剩余的伪栅极层202的厚度较薄，使得去除第一区A剩余伪栅极层202的时间较短，因此，在去除第一区A伪栅极层202时，对保护层206下方的伪栅极层202去除量较少，使得所形成的第一伪栅开口207仅位于第一区A介质层203内，而不会暴露出第二区B的栅介质层201。所述第一伪栅开口207用于后续容纳第一功函数层以及位于第一功函数层上的第一栅极层。
请参考图11，在所述第一伪栅开口207(见图9)内形成第一功函数层208，在所述第一功函数层208上形成第一栅极层209。
形成所述第一伪栅开口207之后，形成所述第一功函数层208之前，还包括：去除保护层206。去除保护层206的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺的参数包括：刻蚀剂包括稀氢氟酸溶液。
所述第一功函数层208的材料包括：TiN，所述第一功函数层208的形成工艺包括：化学气相沉积工艺。所述第一功函数层208用于调节第一区A器件的阈值电压。
由于第一伪栅开口207仅位于第一区A介质层203内，而不会暴露出第二区B的栅介质层201，使得位于所述第一伪栅开口207内的第一功函数层208仅位于第一区A内而不易形成于第二区B的栅介质层201上，所述第一功函数层208有利于提高第一区A器件的性能，且不削弱第二区B器件的性能。
所述第一栅极层209的形成步骤包括：在所述第一开口207内以及介质层203上形成第一栅极膜；平坦化所述第一栅极膜，直至暴露出介质层203的顶部表面，形成第二栅极层209。
在平坦化所述第一栅极膜的过程中，位于第二区B的第二掩膜层205也被去除。
平坦化所述第一栅极膜的工艺包括：化学机械研磨工艺。
所述第一栅极膜的形成工艺包括：化学气相沉积工艺，所述第一栅极膜的材料为金属，所述金属包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
位于第一区A的栅介质层201作为第一区A第一栅极结构的栅介质层。即：第一栅极结构包括：栅介质层201以及位于栅介质层201上的第一栅极层209。
请参考图12，形成所述第一栅极层209之后，去除第二区B伪栅极层202(见图11)，在所述第二区B介质层203内形成第二伪栅开口210，所述第二伪栅开口210底部暴露出第二区B栅介质层201的顶部表面。
去除第二区B伪栅极层202的工艺包括：各向同性干法刻蚀工艺，所述各向同性干法刻蚀工艺的参数包括：刻蚀气体包括NF3、H2、He和Ar，其中，NF3的流量为100标准毫升/分钟～500标准毫升/分钟，H2的流量为2000标准毫升/分钟～6000标准毫升/分钟，He的流量为500标准毫升/分钟～3000标准毫升/分钟，Ar的流量为100标准毫升/分钟～400标准毫升/分钟，气压为500毫托～2000毫托，功率为100瓦～500瓦。
所述各向同性干法刻蚀工艺中的压强和功率均较低，使得去除第二区B伪栅极层202时，对第二区B栅介质层201的损伤较小，有利于提高第二区B栅介质层201的性能。
请参考图13，在所述第二伪栅开口210(见图11)形成第二功函数层211；在所述第二功函数层211上形成第二栅极层212。
所述第二功函数层211的材料包括：TiAl，所述第二功函数层211的形成工艺包括：化学气相沉积工艺。
所述第二功函数层211用于调节第二区B器件的阈值电压。
所述第二栅极层212的形成步骤包括：在所述第二伪栅开口210内以及介质层203上形成第二栅极膜；平坦化所述第二栅极膜，直至暴露出介质层203的顶部表面，形成第二栅极层212。
所述第二栅极膜的材料为金属，所述金属包括：Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
平坦化所述第二栅极膜的工艺包括：化学机械研磨工艺。
位于第二区B的栅介质层201作为第二区B第二栅极结构的栅介质层。即：第二栅极结构包括：栅介质层201以及位于栅介质层201上的第二栅极层212。
本实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图11，包括：
基底200，所述基底200包括第一区A和第二区B；
位于由第一区A延伸至第二区B的栅介质层201；
位于第二区B栅介质层201上的伪栅极层202(见图9)，所述伪栅极层202内具有掺杂离子；
位于基底200上的介质层203，所述介质层203覆盖伪栅极层202的侧壁；
位于所述第一区A介质层203内的第一伪栅开口207(见图10)，所述第一伪栅开口207底部具有栅介质层201以及位于栅介质层201上的第一功函数层208。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区和第二区；
在基底上形成由第一区延伸至第二区的栅介质层以及位于栅介质层上的伪栅极层；
在所述基底上形成介质层，所述介质层的顶部表面暴露出伪栅极层的顶部表面；
在所述第二区伪栅极层中掺入掺杂离子；
在所述第二区伪栅极层中掺入掺杂离子之后，去除第一区伪栅极层，在所述第一区介质层内形成第一伪栅开口，所述第一伪栅开口底部暴露出栅介质层的顶部表面；
在所述第一伪栅开口底部形成第一功函数层；
第一伪栅开口的形成工艺包括：各向异性干法刻蚀工艺与湿法刻蚀工艺相结合的工艺，去除所述第一区伪栅极层的步骤包括：采用各向异性干法刻蚀工艺去除部分伪栅极层；所述各向异性干法刻蚀工艺之后，采用湿法刻蚀工艺去除伪栅极层，形成所述第一伪栅开口；所述各向异性干法刻蚀工艺之后，湿法刻蚀工艺之前，还包括：在所述第二区伪栅极层的侧壁上形成保护层；
形成第一功函数层之后，还包括：在所述第一功函数层上形成第一栅极层；形成所述第一栅极层之后，去除第二区伪栅极层，在所述第二区介质层内形成第二伪栅开口；在所述第二伪栅开口内形成第二功函数层；在所述第二功函数层上形成第二栅极层，所述第二伪栅开口的形成工艺包括：各向同性干法刻蚀工艺，所述各向同性干法刻蚀工艺的参数包括：气压为500毫托～2000毫托，功率为100瓦～500瓦。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅介质层的材料为高K介质材料，所述高K介质材料包括：HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掺杂离子包括：硼离子。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述第二区伪栅极层中掺入掺杂离子的工艺包括：离子注入工艺；当掺杂离子为硼离子时，所述离子注入工艺的参数包括：注入剂量为1.0e12atoms/cm3～1e15atoms/cm3，注入能量为5千伏～30千伏。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第一伪栅开口的过程中，所述第一区伪栅极层与第二区伪栅极层的刻蚀选择比为：10:1～20:1。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述伪栅极层的材料包括：多晶硅。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，当第一伪栅开口的形成工艺为湿法刻蚀工艺时，所述湿法刻蚀工艺的参数包括：刻蚀剂包括四甲基氢氧化铵溶液，所述刻蚀剂的浓度为2％～20％，刻蚀时间为20秒～120秒。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括HBr和O2，其中，HBr的流量为100标准毫升/分钟～200标准毫升/分钟，O2的流量为2标准毫升/分钟～20标准毫升/分钟，功率为100瓦～2000瓦，气压为2毫托～100毫托。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺的参数包括：刻蚀剂包括四甲基氢氧化铵溶液，所述刻蚀剂的浓度为2％～20％，温度为20摄氏度～40摄氏度。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺对第一区伪栅极层的去除量为：50埃～200埃。
11.如权利要求1的半导体结构的形成方法，其特征在于，所述保护层的材料包括：氮化硅；所述保护层的厚度为：1纳米～5纳米。
12.如权利要求1的半导体结构的形成方法，其特征在于，所述保护层的形成步骤包括：利用等离子体对第二区伪栅极层进行氮化处理，形成所述保护层；所述氮化处理的工艺参数包括：氮气的流量为100标准毫升/分钟～1000标准毫升/分钟，功率为200瓦～2000瓦，气压为2毫托～100毫托，时间为10秒～100秒。
13.如权利要求1述的半导体结构的形成方法，其特征在于，所述各向同性干法刻蚀工艺的参数包括：刻蚀气体包括NF3、H2、He和Ar，其中，NF3的流量为100标准毫升/分钟～500标准毫升/分钟，H2的流量为2000标准毫升/分钟～6000标准毫升/分钟，He的流量为500标准毫升/分钟～3000标准毫升/分钟，Ar的流量为100标准毫升/分钟～400标准毫升/分钟。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区用于形成NMOS晶体管，第二区用于形成PMOS晶体管；所述第一功函数层的材料包括：TiAl；所述第二功函数层的材料包括：TiN。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区和第二区之间的部分基底内还具有隔离层；所述栅介质层和伪栅极层覆盖部分所述隔离层。
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