KR102236555B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에서, 기판의 제1 영역에 제1 게이트 구조물을 형성하며, 상기 기판의 제2 영역에 제2 게이트 구조물을 형성한다. 상기 기판의 상기 제1 영역 상에 게르마늄을 포함하는 제1 반도체 패턴을 형성한다. 상기 기판 상에 상기 제1 반도체 패턴을 덮는 제1 금속막을 형성한다. 제1 열처리 공정을 통해서, 상기 제1 영역에서 상기 제1 반도체 패턴과 상기 제1 금속막 부분이 반응하여 제1 금속-반도체 화합물 패턴을 형성하며, 상기 제2 영역에서 상기 기판 상부와 상기 제1 금속막 부분이 반응하여 제2 금속-반도체 화합물 패턴을 형성한다. 상기 제1 금속-반도체 화합물 패턴을 제거한다. 상기 기판 상에 상기 제2 금속-반도체 화합물 패턴을 덮고, 상기 제1 금속막과 상이한 물질을 포함하는 제2 금속막을 형성한다. 제2 열처리 공정을 통해서, 상기 기판의 상부와 상기 제2 금속막 부분이 반응하여 제3 금속-반도체 화합물 패턴을 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 CMOS(Complementary metal-oxide-semiconductor, 시모스) 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화함에 따라 트랜지스터의 게이트 전극의 선폭이 감소되어 게이트 전극의 저항이 증가된다. 또한, 트랜지스터의 소스/드레인 접합이 점차 얕아짐에 의하여 소스/드레인 영역의 접촉 저항이 증가된다. 반도체 소자의 동작 속도를 향상시키기 위하여 이들의 저항을 줄이는 것이 필요하다. 특히, 소스/드레인 영역의 저항을 낮추기 위하여 소스/드레인 영역의 상부에 내열성 금속의 실리사이드층을 형성한다. 이를 위하여 폴리실리콘의 게이트 전극과 소스/드레인 영역의 상부에 내열성 금속을 증착한 후 소스/드레인 영역 상에 실리사이드를 형성하는 기술이 이용된다.
본 발명의 일 목적은 우수한 접촉 저항(contact resistance) 특성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 우수한 접촉 저항(contact resistance) 특성을 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.
상기 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 반도체 장치의 제조 방법에서, 기판의 제1 영역에 제1 게이트 구조물을 형성하며, 상기 기판의 제2 영역에 제2 게이트 구조물을 형성한다. 상기 기판의 상기 제1 영역 상에 게르마늄을 포함하는 제3 반도체 패턴을 형성한다. 상기 기판 상에 상기 제1 반도체 패턴을 덮는 제1 금속막을 형성한다. 제1 열처리 공정을 통해서, 상기 제1 영역에서 상기 제3 반도체 패턴과 상기 제1 금속막 부분이 반응하여 제1 금속-반도체 화합물 패턴을 형성하며, 상기 제2 영역에서 상기 기판의 반도체 물질과 상기 제1 금속막 부분이 반응하여 제2 금속-반도체 화합물 패턴을 형성한다. 상기 제1 금속-반도체 화합물 패턴을 제거한다. 상기 기판 상에 상기 제2 금속-반도체 화합물 패턴을 덮고, 상기 제1 금속막과 상이한 물질을 포함하는 제2 금속막을 형성한다. 제2 열처리 공정을 통해서, 상기 제1 영역에서 상기 기판과 상기 제2 금속막 부분이 반응하여 제3 금속-반도체 화합물 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 제3 반도체 패턴을 형성하기 전에, 상기 제2 게이트 구조물에 인접한 상기 기판 상부를 부분적으로 제거하여, 트렌치를 형성할 수 있다. 상기 트렌치를 매립하며, 상기 기판과 상이한 반도체 물질을 포함하는 제1 반도체 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 패턴은 실리콘-게르마늄(SiGe)을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속막을 형성하기 전에, 상기 기판의 상기 제2 영역 상에 상기 제3 반도체 패턴과 상이한 반도체 물질을 포함하는 제2 반도체 패턴을 형성할 수 있다. 상기 제2 금속-반도체 화합물 패턴은 상기 제2 반도체 패턴과 상기 제1 금속막 부분이 반응하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체 패턴은 실리콘을 사용하는 선택적 에피택시얼 성장 공정을 통해서 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속막을 형성하기 전에, 상기 제3 반도체 패턴, 상기 제2 반도체 패턴, 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물을 덮는 층간절연막을 형성할 수 있다. 상기 층간절연막을 부분적으로 제거하여 상기 제3 반도체 패턴 및 상기 제2 반도체 패턴을 노출시키는 콘택 홀을 형성할 수 있다. 상기 제1 금속막은 상기 층간절연막, 상기 제3 반도체 패턴 및 상기 제2 반도체 패턴을 덮을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 금속막을 형성하기 전에, 상기 제2 금속-반도체 화합물 패턴, 제1 게이트 구조물, 상기 제2 게이트 구조물을 덮는 층간절연막을 형성할 수 있다. 상기 층간절연막을 부분적으로 제거하여 상기 제2 금속-반도체 화합물 패턴 및 상기 제1 영역에서 상기 기판 상부를 노출시키는 콘택 홀을 형성할 수 있다. 상기 제2 금속막은 상기 층간절연막, 상기 제2 금속-반도체 화합물 패턴 및 상기 제1 영역에서 상기 기판 상부를 덮을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속막 및 상기 제2 금속막은 니켈, 티타늄, 코발트, 백금 또는 이들의 합금을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속막은 니켈을 사용하여 형성되며, 상기 제2 금속막은 티타늄을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 패턴은 게르마늄을 사용하는 선택적 에피택시얼 성장 공정을 통해서 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속막의 두께는 상기 제3 반도체 패턴의 두께의 50% 이하일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속막을 형성한 후에, 상기 제1 금속막 상에 금속 질화물을 포함하는 보호막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 금속막을 형성한 후에, 상기 제2 금속막 상에 금속 질화물을 포함하는 배리어막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 금속-반도체 화합물 패턴과 상기 제3 금속-반도체 화합물 패턴 상에 도전성 물질을 사용하여 콘택을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물을 불순물 주입 마스크로 이용하는 불순물 주입 공정을 수행하여, 상기 제1 영역에서 상기 기판의 상부에 제1 불순물 영역을 형성할 수 있다. 상기 제2 게이트 구조물을 불순물 주입 마스크로 이용하는 불순물 주입 공정을 수행하여, 상기 제2 영역에서 상기 기판의 상부에 제2 불순물 영역을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물과 상기 제1 불순물 영역은 NMOS 트랜지스터를 구성할 수 있다. 상기 제2 게이트 구조물과 상기 제2 불순물 영역은 PMOS 트랜지스터를 구성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속-반도체 화합물 패턴을 제거하는 것은, 상기 제2 금속-반도체 화합물 패턴에 대해서 상대적으로 낮은 식각률을 갖는 식각액을 사용하여 습식 식각 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 식각액은 SPM(surfuric acid peroxide mixture)을 포함할 수 있다.
상기 본 발명의 다른 일 목적을 달성하기 위한 실시예들에 따른 반도체 장치의 제조 방법에서, 제1 영역 및 제2 영역을 포함하고, 제2 방향으로 연장하는 복수의 액티브 핀을 구비하는 기판을 제공한다. 상기 제1 영역 내에서 상기 액티브 핀 상에 상기 제2 방향에 수직한 제1 방향으로 연장하는 제1 게이트 구조물을 형성하고, 상기 제2 영역 내에서 상기 액티브 핀 상에 상기 제1 방향으로 연장하는 제2 게이트 구조물을 형성한다. 상기 기판의 상기 제1 영역 상에 게르마늄을 포함하는 제3 반도체 패턴을 형성한다. 상기 기판 상에 상기 제3 반도체 패턴을 덮는 제1 금속막을 형성한다. 제1 열처리 공정을 통해서, 상기 제1 영역에서 상기 제3 반도체 패턴과 상기 제1 금속막 부분이 반응하여 제1 금속-반도체 화합물 패턴을 형성하며, 상기 제2 영역에서 상기 기판의 반도체 물질과 상기 제1 금속막 부분이 반응하여 제2 금속-반도체 화합물 패턴을 형성한다. 상기 제1 금속-반도체 화합물 패턴을 제거한다. 상기 기판 상에 상기 제2 금속-반도체 화합물 패턴을 덮고, 상기 제1 금속막과 상이한 물질을 포함하는 제2 금속막을 형성한다. 제2 열처리 공정을 통해서, 상기 제1 영역에서 상기 기판과 상기 제2 금속막 부분이 반응하여 제3 금속-반도체 화합물 패턴을 형성한다.
예시적인 실시예들에 있어서, 상기 제2 영역에 배치된 상기 액티브 핀의 상부를 제거하여 트렌치를 형성할 수 있다. 상기 트렌치를 매립하며, 상기 기판과 상이한 반도체 물질을 포함하는 제1 반도체 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물을 형성하는 것은, 상기 제1 영역 내에서 상기 액티브 핀 상에 상기 제2 방향에 수직한 제1 방향으로 연장하는 제1 더미 게이트 구조물을 형성하고, 상기 제2 영역 내에서 상기 액티브 핀 상에 상기 제1 방향으로 연장하는 제2 더미 게이트 구조물을 형성하고, 상기 제1 더미 게이트 구조물 및 상기 제2 더미 게이트 구조물을 덮은 층간절연막을 형성하며, 상기 제1 더미 게이트 구조물 및 상기 제2 더미 게이트 구조물을 제거하여 상기 층간절연막을 관통하는 개구들을 형성하고, 그리고 상기 개구들을 매립하는 게이트 전극을 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속막은 니켈을 사용하여 형성되며, 상기 제2 금속막은 티타늄을 사용하여 형성할 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 실시예들에 따른 반도체 장치는, 기판, 제1 게이트 구조물, 제2 게이트 구조물, 제1 불순물 영역, 제2 불순물 영역, 제1 금속-반도체 화합물 패턴, 제2 금속-반도체 화합물 패턴 및 콘택을 포함한다. 상기 기판은 제1 영역 및 제2 영역을 포함한다. 상기 제1 게이트 구조물은 상기 기판의 제1 영역 상에 배치된다. 상기 제2 게이트 구조물은 상기 기판의 제2 영역 상에 배치된다. 상기 제1 불순물 영역은 상기 제1 게이트 구조물에 인접한 상기 기판 상부에 배치되며, N형 불순물을 포함한다. 상기 제2 불순물 영역은 상기 제2 게이트 구조물에 인접한 상기 기판 상부에 배치되며, P형 불순물을 포함한다. 상기 제1 금속-반도체 화합물 패턴은 상기 제1 게이트 구조물에 인접하여 배치되며, 상기 게이트 구조물의 저면보다 낮은 저면을 갖는다. 상기 제2 금속-반도체 화합물 패턴은 상기 제2 게이트 구조물에 인접하여 배치되며, 상기 제1 금속-반도체 화합물 패턴의 저면과 동일하거나, 더 높은 저면을 가지며, 상기 제1 금속-반도체 화합물 패턴보다 높은 일함수를 갖는다. 상기 콘택은 상기 제1 금속-반도체 화합물 패턴 또는 상기 제2 금속-반도체 화합물 패턴과 전기적으로 연결된다.
예시적인 실시예들에 있어서, 상기 제1 금속-반도체 화합물 패턴은 티타늄-실리콘 화합물(TiSi)을 포함하고, 상기 제2 금속-반도체 화합물 패턴은 니켈-실리콘 화합물(NiSi)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 제2 방향으로 연장하는 복수의 액티브 핀을 구비할 수 있다. 상기 제1 게이트 구조물은 상기 제1 영역 내에서 상기 액티브 핀 상에 상기 제2 방향에 수직한 제1 방향으로 연장할 수 있다. 상기 제2 게이트 구조물은 상기 제2 영역 내에서 상기 액티브 핀 상에 상기 제1 방향으로 연장할 수 있다.
예시적인 실시예들에 따른 반도체 장치 제조 방법에서, PMOS 영역과 NMOS 영역에서 금속-반도체 화합물을 포함하는 금속-반도체 화합물 패턴들은 서로 다른 일함수를 가질 수 있으며, 이에 따라 소스/드레인 영역과의 접촉 저항을 감소시킬 수 있다. 또한, 금속-반도체 화합물 패턴들을 형성하는 과정에서 서로 다른 반도체 패턴을 이용함으로써, 공정을 단순화 시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 내지 도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 20은 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 21은 다른 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 22 내지 도 27은 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 28 내지 도 65는 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 66은 예시적인 실시예들에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 반도체 장치는 기판(100) 상에 배치된 게이트 구조물들(110, 111), 게이트 구조물들(110, 111)에 인접하여 배치된 불순물 영역들(142, 143), 불순물 영역들(142, 143) 상에 배치된 금속-반도체 화합물 패턴들(164, 177) 및 이들에 전기적으로 연결된 콘택(180)을 포함한다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다.
기판(100)은 제1 영역(I)과 제2 영역(II)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 N형 채널을 갖는 MOSFET이 배치되는 NMOS영역일 수 있으며, 제2 영역(II)은 P형 채널을 갖는 MOSFET이 배치되는 PMOS영역일 수 있다. 도시되지 않았으나, 제1 영역(I)과 제2 영역(II)은 서로 다른 종류의 불순물을 전체적으로 포함할 수 있다. 예를 들어, 제1 영역(I)에 P-웰(P-well)이 배치될 수 있고, 제2 영역(II)에 N-웰(N-ewll)이 배치될 수 있다.
한편, 기판(100) 상부에는 소자분리막(105)이 배치될 수 있다. 예를 들어, 소자분리막(105)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 소자분리막(105)이 형성됨에 따라, 기판(100)은 소자분리막(105)이 배치된 필드 영역과 소자분리막(105)이 배치되지 않은 액티브 영역으로 구분될 수 있다.
제1 게이트 구조물(110)은 기판(100)의 제1 영역(I) 상에 배치될 수 있고, 제2 게이트 구조물(111)은 기판(100)의 제2 영역(II) 상에 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(110)은 제1 게이트 절연막 패턴(112) 및 제1 게이트 전극(114)을 포함하고, 제2 게이트 구조물(111)은 제2 게이트 절연막 패턴(113) 및 제2 게이트 전극(115)을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 게이트 전극들(114, 115) 상에는 게이트 마스크(도시되지 않음)가 추가적으로 배치될 수 있다.
게이트 구조물들(110, 111)의 측벽 상에는 각기 스페이서(122, 123)가 배치될 수 있다. 즉, 제1 스페이서(122)는 제1 게이트 구조물(110)의 측벽 상에 배치될 수 있고, 제2 스페이서(123)는 제2 게이트 구조물(111)의 측벽 상에 배치될 수 있다.
불순물 영역들(142, 143)은 게이트 구조물들(110, 111)에 인접한 기판(100) 상부에 배치될 수 있다. 예시적인 실시예들에 있어서, 제3 불순물 영역(142)은 제1 게이트 구조물(110)에 인접한 기판(100) 상부에 배치될 수 있으며, N형 불순물을 포함할 수 있다. 또한, 제4 불순물 영역(143)은 제2 게이트 구조물(111)에 인접한 기판(100) 상부에 배치될 수 있으며, P형 불순물을 포함할 수 있다.
불순물 영역들(142, 143)과 게이트 구조물들(110, 111)은 트랜지스터를 구성할 수 있다. 예를 들어, 제1 게이트 구조물(110)과 제3 불순물 영역(142)은 NMOS 트랜지스터를 구성할 수 있고, 이때 제3 불순물 영역(142)은 상기 NMOS 트랜지스터의 소스/드레인 영역으로 역할을 할 수 있다. 또한, 제2 게이트 구조물(111)과 제4 불순물 영역(143)은 PMOS 트랜지스터를 구성할 수 있고, 이때 제4 불순물 영역(143)은 상기 PMOS 트랜지스터의 소스/드레인 영역으로 역할을 할 수 있다.
다시 도 1을 참조하면, 제1 반도체 패턴(130)은 제2 영역(II)에서 제2 게이트 구조물(111)에 인접한 기판(100) 상부에 배치될 수 있다. 제1 반도체 패턴(130)은 기판(100)을 구성하는 반도체 물질보다 격자 상수가 큰 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 기판(100)이 실리콘 단결정을 포함하는 경우, 제1 반도체 패턴(130)은 실리콘-게르마늄(SiGe) 단결정을 포함할 수 있다.
제1 반도체 패턴(130)은 기판(100) 상부를 부분적으로 제거하여 트렌치를 형성하고, 선택적 에피택시얼 성장(SEG) 공정을 수행하여, 형성될 수 있다. 제1 반도체 패턴(130)은 제2 게이트 구조물(111) 아래에 위치하는 채널 부분에 스트레스를 인가할 수 있고, 이에 따라 PMOS 트랜지스터의 전하운반자의 이동도를 향상시킬 수 있다. 한편, 제1 반도체 패턴(130)에도 불순물이 도핑될 수 있으며, 제4 불순물 영역(143)과 부분적으로 중첩될 수 있다.
제2 금속-반도체 화합물 패턴(164)은 제1 반도체 패턴(130) 표면 상에 배치될 수 있다. 제2 금속-반도체 화합물 패턴(164)은 금속-반도체 화합물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 금속-반도체 화합물 패턴(164)은 니켈-실리콘 화합물(NiSi) 또는 백금니켈-실리콘 화합물(NiPtSi)를 포함할 수 있고, 이때 백금의 함량은 약 10wt% 이하일 수 있다.
제2 금속-반도체 화합물 패턴(164)은 상기 PMOS 트랜지스터의 소스/드레인 영역으로 역할하며, 실리콘-게르마늄(SiGe)들 포함하는 제1 반도체 패턴(130)과 직접적으로 접촉할 수 있다. 제2 금속-반도체 화합물 패턴(164)이 니켈-실리콘 화합물(NiSi)을 포함하는 경우, 실리콘-게르마늄(SiGe)들 포함하는 제4 불순물 영역(143)과의 계면에서 쇼트키 장벽 높이(schottky barrier height)를 낮추어 접촉 저항을 낮출 수 있다. 즉, 제2 금속-반도체 화합물 패턴(164)은 상기 PMOS 트랜지스터의 소스/드레인 영역과 이후 설명하는 콘택(180) 사이의 접촉 저항을 감소시킬 수 있다.
제3 금속-반도체 화합물 패턴(177)은 제1 영역(I)에서 기판(100)의 상부에 배치될 수 있다. 제3 금속-반도체 화합물 패턴(177)은 제2 금속-반도체 화합물 패턴(164)을 구성하는 금속-반도체 화합물보다 낮은 일함수를 갖는 금속-반도체 화합물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 금속-반도체 화합물 패턴(177)은 티타늄-실리콘 화합물(TiSi) 또는 코발트-실리콘 화합물(CoSi)을 포함할 수 있다.
제3 금속-반도체 화합물 패턴(177)은 상기 NMOS 트랜지스터의 소스/드레인 영역으로 역할하며, 실리콘(Si)을 포함하는 제3 불순물 영역(142)과 직접적으로 접촉할 수 있다. 제3 금속-반도체 화합물 패턴(177)이 티타늄-실리콘 화합물(TiSi)을 포함하는 경우, 실리콘(Si)들 포함하는 기판(100)과의 계면에서 쇼트키 장벽 높이(schottky barrier height)를 낮추어 접촉 저항을 낮출 수 있다. 즉, 제3 금속-반도체 화합물 패턴(177)은 상기 NMOS 트랜지스터의 소스/드레인 영역과 이후 설명하는 콘택(180) 사이의 접촉 저항을 감소시킬 수 있다.
제3 금속-반도체 화합물 패턴(177)은 기판(100)의 표면부에 위치하는 실리콘과 기판(100) 상에 배치된 금속막이 열처리 과정에서 반응하여 형성될 수 있다. 이에 따라, 제3 금속-반도체 화합물 패턴(177)은 기판(100)의 표면부에 위치하는 실리콘을 소모하면서 형성될 수 있고, 제3 금속-반도체 화합물 패턴(177)의 바닥면은 기판(100)의 상면보다 낮을 수 있다.
반면에, 제2 금속-반도체 화합물 패턴(164)은 기판(100) 상에 배치되는 반도체 패턴의 실리콘과 금속막이 열처리 과정에서 반응하여 형성될 수 있다. 즉, 제2 금속-반도체 화합물 패턴(164)은 기판(100)의 표면부에 위치하는 실리콘을 소모하지 않으면서 형성될 수 있고, 제2 금속-반도체 화합물 패턴(164)의 바닥면은 기판(100)의 상면과 동일하거나 보다 높을 수 있다.
층간절연막(150)은 기판(100) 상에 배치되며, 게이트 구조물들(110), 불순물 영역들(142, 143), 금속-반도체 화합물 패턴들(164, 177) 및 스페이서들(122, 123)을 덮을 수 있다. 예시적인 실시예들에 있어서, 층간절연막(150)은 실리콘 산화물을 포함할 수 있다.
콘택(180)은 층간절연막(150)을 관통하여 금속-반도체 화합물 패턴들(164, 177)에 전기적으로 연결될 수 있다. 예시적인 실시예들에 있어서, 콘택(180)은 텅스텐과 같은 금속을 포함할 수 있으나 이에 의해서 제한되지 않는다.
배리어막 패턴(176)은 콘택(180)의 바닥면과 측면을 둘러쌀 수 있다. 예시적인 실시예들에 있어서, 배리어막 패턴(176)은 티타늄 질화물과 같이 도전성을 갖는 금속 질화물을 포함할 수 있다. 배리어막 패턴(176)은 콘택(180)의 금속 원자들이 외부로 확산하는 것을 방지할 수 있다.
한편, 금속막 패턴(171)은 배리어막 패턴(176)의 측벽에 배치될 수 있으며, 본 발명에 따른 반도체 장치의 제조 방법에 의해서 발생하는 잔류 패턴이다.
예시적인 실시예들에 있어서, 제2 금속-반도체 화합물 패턴(164)과 제3 금속-반도체 화합물 패턴(177)은 서로 다른 일함수를 가질 수 있으며, 이에 따라 상기 NMOS 트랜지스터와 PMOS 트랜지스터에서 소스/드레인 영역과 콘택(180) 사이의 접촉 저항을 감소시킬 수 있다.
도 2 내지 도 13은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상부에 소자분리막(105)을 형성하고, 기판(100) 상에 게이트 구조물들(110, 111)을 형성하고, 불순물 영역들(106, 107)을 형성한다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다.
한편, 기판(100)은 제1 영역(I)과 제2 영역(II)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 N형 채널을 갖는 MOSFET이 배치되는 NMOS영역일 수 있으며, 제2 영역(II)은 P형 채널을 갖는 MOSFET이 배치되는 PMOS영역일 수 있다.
우선, 기판(100) 상부를 부분적으로 식각하여 제1 트렌치를 형성하고, 상기 제1 트렌치를 채우는 소자분리막(105)을 형성할 수 있다.
예시적인 실시예들에 있어서, 소자분리막(105)은 상기 제1 트렌치를 충분히 채우는 절연막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화하여 형성될 수 있다. 상기 절연막은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
이후, 기판(100) 상에 제1 게이트 구조물(110) 및 제2 게이트 구조물(111)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(110) 및 제2 게이트 구조물(111)은 기판(100) 및 소자분리막(105) 상에 게이트 절연막 및 게이트 전극막을 순차적으로 형성하고, 이들을 패터닝하여 형성할 수 있다.
이에 따라, 제1 영역(I)에 배치된 제1 게이트 구조물(110)은 제1 게이트 절연막 패턴(112) 및 제1 게이트 전극(114)을 포함하고, 제2 영역(II)에 배치된 제2 게이트 구조물(111)은 제2 게이트 절연막 패턴(113) 및 제2 게이트 전극(115)을 포함할 수 있다. 다른 예시적인 실시예들에 있어서, 게이트 전극들(114, 115) 상에는 게이트 마스크(도시되지 않음)가 추가적으로 배치될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(110)은 NMOS 트랜지스터의 일부를 구성할 수 있으며, 제2 게이트 구조물(111)은 PMOS 트랜지스터의 일부를 구성할 수 있다.
또한, 불순물 주입 공정을 수행하여, 제1 게이트 구조물(110) 및 제2 게이트 구조물(111)에 인접한 기판(100) 상부에 각기 제1 불순물 영역(106) 및 제2 불순물 영역(107)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 불순물 영역(106) 및 제2 불순물 영역(107)은 서로 다른 종류의 불순물을 포함할 수도 있으며, 이에 따라 제1 불순물 영역(106) 및 제2 불순물 영역(107)을 형성하는 공정은 별도로 진행될 수도 있다.
한편, 기판(100) 상에 제1 및 제2 게이트 구조물(110, 111)을 덮는 스페이서막(120)을 형성할 수 있다. 예시적인 실시예들에 있어서, 스페이서막(120)은 실리콘 질화물을 사용하여 형성할 수 있다.
도 3을 참조하면, 제2 영역(II)의 기판(100) 상부를 부분적으로 제거하여 제2 트렌치(125)를 형성한다.
예시적인 실시예들에 있어서, 스페이서막(120) 상에 마스크를 형성하고 상기 마스크를 이용하여 스페이서막(120)을 부분적으로 제거할 수 있다. 이후, 스페이서막(120)으로부터 노출된 기판(100) 상부를 부분적으로 제거하여 제2 트렌치(125)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 트렌치(125)는 기판(100)의 상면과 측벽, 그리고 소자분리막(105)의 측벽에 의해서 정의되는 것으로 도 3에 도시되었으나, 본 발명은 이에 의해서 제한되지 않는다. 즉, 제2 트렌치(125)는 기판(100)의 상면과 측벽에 의해서만 정의될 수도 있다.
도 4를 참조하면, 제2 트렌치(125)를 채우는 제1 반도체 패턴(130)을 기판(100) 상부에 형성하고, 제1 반도체 패턴(130) 상에 제2 반도체 패턴(135)을 형성한다.
예시적인 실시예들에 있어서, 제1 반도체 패턴(130)은 실리콘-게르마늄(SiGe)을 사용하여 형성할 수 있으며, 제2 반도체 패턴(135)은 실리콘을 사용하여 형성할 수 있다.
예를 들어, 제1 반도체 패턴(130)은 공정 챔버(도시되지 않음) 내에 상기 결과물들이 형성된 기판(100)을 로딩하고, 상기 공정 챔버 내에 실리콘 소스 가스, 게르마늄 소스 가스 및 캐리어 가스를 공급하여, 제2 트렌치(125)에 의해 기판(100) 표면을 시드로 하는 제1 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성할 수 있다. 이후, 상기 챔버 내에 상기 실리콘 소스 가스 및 캐리어 가스를 계속해서 공급하여 제2 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써, 제1 반도체 패턴(130) 상에 제2 반도체 패턴(135)을 형성할 수 있다.
상기 제1 및 제2 선택적 에피택시얼 성장(SEG) 공정들은 상기 실리콘 소스 가스로서 예를 들어 디클로로실란(SiH2Cl2)가스를 사용하고, 상기 게르마늄 소스 가스로서 예를 들어 저메인(GeH4)가스를 사용하며, 상기 캐리어 가스로서 수소(H2)가스를 사용하여 수행될 수 있으며, 이에 따라 단결정의 제1 및 제2 반도체 패턴들(280, 285)이 형성될 수 있다. 이때, 상기 제1 및 제2 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스, 예를 들어, 디보란(B2H6)가스를 함께 사용할 수도 있다.
예시적인 실시예들에 있어서, 상기 제1 선택적 에피택시얼 성장(SEG) 공정들에 사용되는 상기 가스들의 유량을 시간에 따라 조절함으로써, 제1 반도체 패턴(130)에서 게르마늄 함량을 깊이에 따라 조절할 수 있다. 이에 따라, 제1 반도체 패턴(130)은 예를 들어 기판(100)과의 격자 미스매치(lattice mismatch)를 감소시킬 수 있다.
도 5를 참조하면, 스페이서막(120)을 부분적으로 제거하여, 제1 스페이서(122)와 제2 스페이서(123)를 형성하고, 불순물을 주입하여 불순물 영역을 형성할 수 있다.
예시적인 실시예들에 있어서, 스페이서막(120) 상에 마스크를 형성하고, 이를 이용한 식각 공정을 수행하여 제1 및 제2 스페이서들(122, 123)을 형성할 수 있다. 즉, 제1 게이트 구조물(110) 측벽 상에 제1 스페이서들(122)이 형성될 수 있고, 제2 게이트 구조물(111) 측벽 상에 제2 스페이서들(123)이 형성될 수 있다.
이후, 제1 및 제2 게이트 구조물(110, 111), 제1 및 제2 스페이서들(122, 123)을 마스크로 이용하여 기판(100) 상부 및 제1 반도체 패턴(130)에 불순물을 주입할 수 있다. 이에 따라, 제3 불순물 영역(142)은 상기 NMOS 트랜지스터의 소스/드레인 영역으로 역할을 할 수 있고, 제4 불순물 영역(143)은 상기 PMOS 트랜지스터의 소스/드레인 영역으로 역할을 할 수 있다.
다른 예시적인 실시예들에 있어서, 상기 불순물을 주입하는 공정은 제2 반도체 패턴(135)을 형성하는 공정 이전에 수행될 수도 있다.
도 6을 참조하면, 기판(100)의 제1 영역(I) 내에 제3 반도체 패턴(147)을 형성한다.
기판(100)의 제2 영역(II)에 배치된 제2 게이트 구조물(111), 제2 스페이서(123) 및 제2 반도체 패턴(135)을 전체적으로 덮는 차단막(145)을 형성한다.
이후, 제3 반도체 패턴(147)은 노출된 기판(100) 상에 형성할 수 있다. 예시적인 실시예들에 있어서, 제3 반도체 패턴(147)은 제2 반도체 패턴(135)과 다른 반도체 물질을 사용하여 형성할 수 있다. 예를 들어, 제2 반도체 패턴(135)이 실리콘을 포함하는 경우, 제3 반도체 패턴(147)은 게르마늄을 사용하여 형성할 수 있다.
이때, 제3 반도체 패턴(147)은 공정 챔버(도시되지 않음) 내에 상기 결과물들이 형성된 기판(100)을 로딩하고, 상기 공정 챔버 내에 실리콘 소스 가스, 게르마늄 소스 가스 및 캐리어 가스를 공급하여, 제1 게이트 구조물(110) 및 제1 스페이서(122)에 의해서 노출된 기판(100)을 시드로 하는 제3 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성할 수 있다.
이후, 식각 공정을 수행하여, 차단막(145)을 전체적으로 제거할 수 있다.
도 7을 참조하면, 기판(100) 상에 층간절연막(150)을 형성하고, 이를 부분적으로 제거하여 제1 개구(152)와 제2 개구(153)를 형성한다.
예시적인 실시예들에 있어서, 층간절연막(150)은 실리콘 산화물을 사용하여 형성할 수 있다. 이에 따라, 층간절연막(150)은 제1 및 제2 게이트 구조물들(110, 111), 제1 및 제2 스페이서들(122, 123) 그리고 제2 및 제3 반도체 패턴들(135, 147)을 전체적으로 덮도록 형성될 수 있다.
이후, 층간절연막(150)을 부분적으로 제거하여, 제1 영역(I)에 배치된 제1 개구(152)와 제2 영역(II)에 배치된 제2 개구(153)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 개구(152)는 제3 반도체 패턴들(147)을 전체적으로 노출시킬 수 있고, 제2 개구(153)는 제2 반도체 패턴들(135)을 전체적으로 노출시킬 수 있다.
도 8을 참조하면, 제1 금속막(155) 및 보호막(160)을 형성한다.
증착 공정을 수행하여, 균일한 두께를 가지는 제1 금속막(155) 및 보호막(160)을 순차적으로 형성한다. 제1 금속막(155)은 층간절연막(150)의 상면과 측벽, 제2 반도체 패턴(135), 제3 반도체 패턴(147) 상에 균일한 두께로 형성될 수 있다.
제1 금속막(155) 및 보호막(160)은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 사용하여 형성할 수 있다. 특히, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 사용하는 경우, 복잡한 프로파일을 갖는 표면 상에 균일한 두께로 증착할 수 있다.
예시적인 실시예들에 있어서, 제1 금속막(155)은 티타늄, 코발트, 니켈, 백금 또는 이들의 합금을 사용하여 형성할 수 있으며, 보호막(160)은 금속 질화물을 사용하여 형성할 수 있다. 특히, 제1 금속막(155)이 니켈을 사용하여 형성될 수 있고, 보호막(160)은 티타늄 질화물(TiN)을 사용하여 형성될 수 있다.
제1 금속막(155)의 두께는 제3 반도체 패턴(147)의 두께를 고려하여 결정할 수 있다. 제1 금속막(155)의 두께는 제3 반도체 패턴(147)의 두께의 약 50% 이하일 수 있으며, 바람직하게, 제3 반도체 패턴(147)의 두께의 약 40% 이하일 수 있다. 만약, 제1 금속막(155)의 두께는 제3 반도체 패턴(147)의 두께의 약 50% 이상을 초과하는 경우, 도 9를 참조로 아래에서 설명하는 열처리 과정에서 제1 금속막(155)에 포함된 금속 원자들이 제3 반도체 패턴(147)을 통과하여 기판(100)의 상면으로 확산될 수 있다. 즉, 제1 금속막(155)의 두께가 제3 반도체 패턴(147)의 두께의 약 50% 이하인 경우, 기판(100) 상부가 제1 금속막(155)의 금속에 의해서 오염되는 것을 방지할 수 있다.
한편, 보호막(160)은 도 9를 참조로 아래에서 설명하는 열처리 과정을 포함하는 공정 과정에서 제1 금속막(155) 또는 다른 구성 요소들이 산화되거나 손상되어 열화되는 것을 방지하는 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제1 금속막(155)과 보호막(160)은 기판(100)의 제1 영역(I)과 제2 영역(II)에 전체적으로 형성될 수 있으므로, 포토 마스크를 이용한 패터닝 공정이 요구되지 않는다.
다른 예시적인 실시예들에 있어서, 보호막(160)을 형성하는 과정은 생략될 수도 있다.
도 9를 참조하면, 열처리 공정을 수행하여 제1 금속-반도체 화합물 패턴(162) 및 제2 금속-반도체 화합물 패턴(164)을 형성할 수 있다.
공정 챔버(도시되지 않음) 내에 상기 결과물들이 형성된 기판(100)을 로딩하고, 상기 공정 챔버 내에 아르곤, 네온과 같은 비활성 기체 가스 또는 질소 가스를 공급하고, 상기 공정 챔버의 온도를 상승시킨다.
예를 들어, 상기 열처리 공정은 약 600℃ 이상의 온도로 기판(100)을 가열할 수 있다. 보다 바람직하게 상기 열처리 공정은 약 800℃ 내지 약 900℃ 사이의 온도로 기판(100)을 가열할 수 있다.
즉, 상기 열처리 과정에서, 제1 금속막(155)에 포함된 금속 원자들이 제2 반도체 패턴(135)과 제3 반도체 패턴(147)으로 확산한다. 이에 따라, 제2 반도체 패턴(135)과 제1 금속막(155)이 반응하여 제2 금속-반도체 화합물 패턴(164)이 형성될 수 있고, 제3 반도체 패턴(147)과 제1 금속막(155)이 반응하여 제1 금속-반도체 화합물 패턴(162)이 형성될 수 있다. 제1 금속막(155)의 두께를 제3 반도체 패턴(147)의 두께의 약 50% 이하로 한정하였으므로, 상기 열처리 과정에서, 제2 및 제3 반도체 패턴들(135, 147) 상에 배치된 제1 금속막(155) 부분은 완전히 소모되어 잔류하지 않을 수 있다.
예를 들어, 제1 금속막(155)이 니켈을 포함하는 경우, 제1 금속-반도체 화합물 패턴(162)은 니켈-게르마늄 화합물(NiGe)을 포함할 수 있고, 제2 금속-반도체 화합물 패턴(164)은 니켈-실리콘 화합물(NiSi)을 포함할 수 있다.
제2 금속-반도체 화합물 패턴(164)은 상기 PMOS 트랜지스터의 소스/드레인 영역으로 역할하며, 실리콘-게르마늄(SiGe)을 포함하는 제4 불순물 영역(143)과 직접적으로 접촉할 수 있다. 제2 금속-반도체 화합물 패턴(164)이 니켈-실리콘 화합물(NiSi)을 포함하는 경우, 실리콘-게르마늄(SiGe)들 포함하는 제4 불순물 영역(143)과의 계면에서 쇼트키 장벽 높이(schottky barrier height)를 낮추어 접촉 저항을 낮출 수 있다. 즉, 제2 금속-반도체 화합물 패턴(164)은 상기 PMOS 트랜지스터의 소스/드레인 영역과 이후 설명하는 콘택(180) 사이의 접촉 저항을 감소시킬 수 있다.
도 10을 참조하면, 제1 금속-반도체 화합물 패턴(162), 제1 금속막(155) 및 보호막(160)을 제거할 수 있다.
식각액을 사용하는 습식 식각 공정을 수행하여, 제1 금속-반도체 화합물 패턴(162), 제1 금속막(155) 및 보호막(160)을 충분히 제거할 수 있다. 예시적인 실시예들에 있어서, 상기 식각액은 제1 금속-반도체 화합물 패턴(162)과 제2 금속-반도체 화합물 패턴(164)에 대해서 식각 선택비를 가질 수 있다. 예를 들어, 상기 식각액은 황산을 포함하는 용액일 수 있다.
예를 들어, 상기 식각액이 SPM(surfuric acid peroxide mixture)을 포함하는 경우, 니켈-실리콘 화합물(NiSi)에 대해서 상대적으로 낮은 식각율을 가질 수 있으며, 니켈-게르마늄 화합물(NiGe)에 대해서 상대적으로 높은 식각율을 가질 수 있다. 즉, 상기 식각액은 제2 금속-반도체 화합물 패턴(164)을 남겨두고, 제1 금속-반도체 화합물 패턴(162), 제1 금속막(155) 및 보호막(160)을 효과적으로 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 식각액의 식각 선택비를 이용하므로, 포토 마스크를 이용한 패터닝 공정이 요구되지 않는다.
도 11을 참조하면, 제2 금속막(170) 및 배리어막(175)을 형성한다.
증착 공정을 수행하여, 균일한 두께를 가지는 제2 금속막(170) 및 배리어막(175)을 순차적으로 형성할 수 있다. 제2 금속막(170)은 층간절연막(150)의 상면과 측벽, 제2 금속-반도체 화합물 패턴(164) 및 노출된 기판(100) 상에 균일한 두께로 형성될 수 있다.
제2 금속막(170) 및 배리어막(175)은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 사용하여 형성할 수 있다. 특히, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 사용하는 경우, 복잡한 프로파일을 갖는 표면 상에 균일한 두께로 증착할 수 있다.
예시적인 실시예들에 있어서, 제2 금속막(170)은 티타늄, 코발트, 니켈, 백금 또는 이들의 합금을 사용하여 형성할 수 있으며, 배리어막(175)은 금속 질화물을 사용하여 형성할 수 있다. 특히, 제2 금속막(170)이 티타늄을 사용하여 형성될 수 있고, 배리어막(175)은 티타늄 질화물(TiN)을 사용하여 형성될 수 있다.
한편, 배리어막(175)은 도 12를 참조로 아래에서 설명하는 열처리 과정을 포함하는 공정 과정에서 제2 금속막(170) 또는 다른 구성 요소들이 산화되거나 손상되어 열화되는 것을 방지하는 역할을 수행할 수 있다. 또한, 도 13에서 설명되는 콘택(180)의 금속 원자들이 확산되는 것을 방지하는 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 제2 금속막(170)과 배리어막(175)은 기판(100)의 제1 영역(I)과 제2 영역(II)에 전체적으로 형성될 수 있으므로, 포토 마스크를 이용한 패터닝 공정이 요구되지 않는다.
다른 예시적인 실시예들에 있어서, 배리어막(175)을 형성하는 과정은 생략될 수도 있다.
도 12를 참조하면, 열처리 공정을 수행하여 제3 금속-반도체 화합물 패턴(177)을 형성할 수 있다.
공정 챔버(도시되지 않음) 내에 상기 결과물들이 형성된 기판(100)을 로딩하고, 상기 공정 챔버 내에 아르곤, 네온과 같은 비활성 기체 가스 또는 질소 가스를 공급하고, 상기 공정 챔버의 온도를 상승시킨다.
예를 들어, 상기 열처리 공정은 약 600℃ 이상의 온도로 기판(100)을 가열할 수 있다. 보다 바람직하게 상기 열처리 공정은 약 800℃ 내지 약 900℃ 사이의 온도로 기판(100)을 가열할 수 있다.
즉, 상기 열처리 과정에서, 제2 금속막(170)에 포함된 금속 원자들이 제1 영역(I)에서 기판(100)의 표면부로 확산한다. 이에 따라, 제2 금속막(170)과 기판(100)의 표면부가 반응하여 제3 금속-반도체 화합물 패턴(177)이 형성될 수 있다. 다만, 제2 영역(II)에서 제2 금속-반도체 화합물 패턴(164)은 금속-반도체 화합물을 포함하므로, 제2 금속막(170)에 포함된 금속 원자들이 제2 금속-반도체 화합물 패턴(164)으로 확산하지 않을 수 있다. 즉, 제2 금속막(170)과 제2 금속-반도체 화합물 패턴(164)은 반응하지 않을 수 있다.
이때, 제3 금속-반도체 화합물 패턴(177)을 구성하는 물질은 제2 금속-반도체 화합물 패턴(164)을 구성하는 물질보다 낮은 일함수(work function)를 가질 수 있다. 예를 들어, 제2 금속막(170)이 티타늄을 포함하는 경우, 제3 금속-반도체 화합물 패턴(177)은 티타늄-실리콘 화합물(TiSi)을 포함할 수 있다.
제3 금속-반도체 화합물 패턴(177)은 상기 NMOS 트랜지스터의 소스/드레인 영역으로 역할하며, 실리콘(Si)을 포함하는 제3 불순물 영역(142)과 직접적으로 접촉할 수 있다. 제3 금속-반도체 화합물 패턴(177)이 티타늄-실리콘 화합물(TiSi)을 포함하는 경우, 실리콘(Si)를 포함하는 기판(100)과의 계면에서 쇼트키 장벽 높이(schottky barrier height)를 낮추어 접촉 저항을 낮출 수 있다. 즉, 제3 금속-반도체 화합물 패턴(177)은 상기 NMOS 트랜지스터의 소스/드레인 영역과 이후 설명하는 콘택(180) 사이의 접촉 저항을 감소시킬 수 있다.
결과적으로, 제2 금속-반도체 화합물 패턴(164)과 제3 금속-반도체 화합물 패턴(177)이 서로 다른 금속-반도체 화합물을 포함하므로, 접촉 저항을 감소시킬 수 있다.
도 13을 참조하면, 배리어막(175) 상에 콘택(180)을 형성할 수 있다.
배리어막(175) 상에 콘택막을 형성하고, 상기 콘택막 상부를 제거하여 콘택(180)을 형성할 수 있다. 이에 따라, 콘택(180)은 제2 금속-반도체 화합물 패턴(164) 또는 제3 금속-반도체 화합물 패턴(177)과 전기적으로 연결될 수 있다. 예시적인 실시예들에 있어서, 콘택(180)은 텅스텐(W)과 같은 금속을 사용하여 스퍼터링 방식으로 형성될 수 있다.
한편, 콘택막 상부를 제거하는 과정에서, 배리어막(175)과 제2 금속막(170) 상부도 부분적으로 제거될 수 있으며, 배리어막 패턴(176)과 제2 금속막 패턴(171)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터에 서로 다른 금속-반도체 화합물을 이용함으로써 소스/드레인 영역의 접촉 저항을 감소시킬 수 있다. 또한, 제1 금속막(155)을 형성하기 전에, 제3 반도체 패턴(147)을 형성함으로써, 이후 열처리 과정에서 형성된 제1 금속-반도체 화합물 패턴(162)을 습식 식각 공정으로 제거할 수 있다. 결과적으로, 마스크 사용을 줄이면서 전기적 특성이 향상된 반도체 장치를 형성할 수 있다.
도 14 내지 도 20은 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 2 내지 도 13을 참조로 설명한 반도체 장치의 제조 방법과 실질적으로 유사하다. 이에 따라, 반복되는 설명은 생략한다.
도 14를 참조하면, 도 2 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일한 공정을 수행한다.
즉, 기판(100) 상부에 소자분리막(105)을 형성하고, 기판(100) 상에 게이트 구조물들(110, 111)을 형성하고, 불순물 영역들을 형성한 후, 이들을 덮는 스페이서막(120)을 형성한다. 제2 영역(II)의 기판(100) 상부를 부분적으로 제거하여 제2 트렌치(125)를 형성하고, 제2 트렌치(125)를 채우는 제1 반도체 패턴(130)을 기판(100) 상부에 형성하며, 제1 반도체 패턴(130) 상에 제2 반도체 패턴(135)을 형성한다. 스페이서막(120)을 부분적으로 제거하여, 제1 스페이서(122)와 제2 스페이서(123)를 형성하고, 불순물을 주입하여 불순물 영역(142, 143)을 형성할 수 있다. 기판(100)의 제1 영역(I) 내에 제2 반도체 패턴(135)과 상이한 물질을 포함하는 제3 반도체 패턴(147)을 형성한다.
도 15를 참조하면, 제1 금속막(155) 및 보호막(160)을 형성한다. 제1 금속막(155) 및 보호막(160)을 형성하는 공정은 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 제1 금속막(155)은 제1 게이트 구조물(110), 제2 게이트 구조물(111), 제1 스페이서(122), 제2 스페이서(123), 제2 반도체 패턴(135), 제3 반도체 패턴(147) 상에 균일한 두께로 형성될 수 있고, 보호막(160)은 제1 금속막(155) 상에 형성될 수 있다.
도 16을 참조하면, 열처리 공정을 수행하여 제1 금속-반도체 화합물 패턴(162) 및 제2 금속-반도체 화합물 패턴(164)을 형성할 수 있다. 상기 열처리 공정은 도 9를 참조로 설명한 열처리 공정과 실질적으로 동일하거나 유사할 수 있다.
상기 열처리 공정의 결과로 제1 금속-반도체 화합물 패턴(162)과 제2 금속-반도체 화합물 패턴(164)이 형성될 수 있다. 예를 들어, 제1 금속막(155)이 니켈을 포함하는 경우, 제1 금속-반도체 화합물 패턴(162)은 니켈-게르마늄 화합물(NiGe)을 포함할 수 있고, 제2 금속-반도체 화합물 패턴(164)은 니켈-실리콘 화합물(NiSi)을 포함할 수 있다.
제2 금속-반도체 화합물 패턴(164)이 니켈-실리콘 화합물(NiSi)을 포함하는 경우, 실리콘-게르마늄(SiGe)들 포함하는 제4 불순물 영역(143)과의 계면에서 쇼트키 장벽 높이(schottky barrier height)를 낮추어 접촉 저항을 낮출 수 있다. 즉, 제2 금속-반도체 화합물 패턴(164)은 상기 PMOS 트랜지스터의 소스/드레인 영역과 이후 설명하는 콘택(180) 사이의 접촉 저항을 감소시킬 수 있다.
도 17을 참조하면, 식각 공정을 통해서 제2 금속-반도체 화합물 패턴(164), 제1 금속막(155) 및 보호막(160)을 제거할 수 있다. 상기 식각 공정은 도 9를 참조로 설명한 식각 공정과 실질적으로 동일하다.
도 18을 참조하면, 기판(100) 상에 층간절연막(150)을 형성하고, 이를 부분적으로 제거하여 제1 개구(152)와 제2 개구(153)를 형성한다.
예시적인 실시예들에 있어서, 층간절연막(150)은 실리콘 산화물을 사용하여 형성한 후, 층간절연막(150)을 부분적으로 제거하여, 제1 영역(I)에 배치된 제1 개구(152)와 제2 영역(II)에 배치된 제2 개구(153)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 개구(152)는 기판(100)의 제3 불순물 영역(142)을 노출시킬 수 있고, 제2 개구(153)는 제1 금속-반도체 화합물 패턴(164)을 전체적으로 노출시킬 수 있다.
도 19을 참조하면, 제2 금속막(170) 및 배리어막(175)을 형성한다. 제2 금속막(170) 및 배리어막(175)을 형성하는 공정은 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사하다.
예시적인 실시예들에 있어서, 제2 금속막(170)은 층간절연막(150)의 상면과 측벽, 제2 금속-반도체 화합물 패턴(164) 및 기판(100)의 노출된 상면 상에 형성될 수 있고, 배리어막(175)은 제2 금속막(170) 상에 형성될 수 있다.
도 20을 참조하면, 열처리 공정을 수행하여 제3 금속-반도체 화합물 패턴(177)을 형성할 수 있다. 상기 열처리 공정은 도 12를 참조로 설명한 열처리 공정과 실질적으로 동일하거나 유사할 수 있다.
상기 열처리 과정에서, 제2 금속막(170)과 기판(100)의 표면부가 반응하여 제3 금속-반도체 화합물 패턴(177)이 형성될 수 있다. 예를 들어, 제2 금속막(170)이 티타늄을 포함하는 경우, 제3 금속-반도체 화합물 패턴(177)은 티타늄-실리콘 화합물(TiSi)을 포함할 수 있다.
제3 금속-반도체 화합물 패턴(177)이 티타늄-실리콘 화합물(TiSi)을 포함하는 경우, 실리콘(Si)들 포함하는 기판(100)과의 계면에서 쇼트키 장벽 높이(schottky barrier height)를 낮추어 접촉 저항을 낮출 수 있다. 즉, 제3 금속-반도체 화합물 패턴(177)은 상기 NMOS 트랜지스터의 소스/드레인 영역과 이후 설명하는 콘택(180) 사이의 접촉 저항을 감소시킬 수 있다.
이후, 도 13을 참조로 설명한 공정을 수행하여 반도체 장치를 제조할 수 있다.
예시적인 실시예들에 있어서, 층간절연막(150)을 형성하는 공정은 제1 및 제2 금속-반도체 화합물 패턴(162, 164)을 형성한 이후로 변경될 수 있다.
도 21은 다른 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 제1 반도체 패턴이 생략되었다는 점을 제외하면, 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라 반복되는 설명은 생략한다.
도 21을 참조하면, 상기 반도체 장치는 기판(100) 상에 배치된 게이트 구조물들(110, 111), 게이트 구조물들(110, 111)에 인접하여 배치된 불순물 영역들(142, 143), 불순물 영역들(142, 143) 상에 배치된 금속-반도체 화합물 패턴들(164, 177) 및 이들에 전기적으로 연결된 콘택(180)을 포함한다.
제2 금속-반도체 화합물 패턴(164)은 제1 반도체 패턴(130) 표면 상에 배치될 수 있다. 제2 금속-반도체 화합물 패턴(164)은 금속-반도체 화합물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 금속-반도체 화합물 패턴(164)은 니켈-실리콘 화합물(NiSi) 또는 백금-니켈-실리콘 화합물(NiPtSi)를 포함할 수 있고, 이때 백금의 함량은 약 10wt% 이하일 수 있다.
제2 금속-반도체 화합물 패턴(164)은 상기 PMOS 트랜지스터의 소스/드레인 영역으로 역할하며, 실리콘(Si)을 포함하는 제4 불순물 영역(143)과 직접적으로 접촉할 수 있다. 제2 금속-반도체 화합물 패턴(164)이 니켈-실리콘 화합물(NiSi)을 포함하는 경우, 실리콘(Si)를 포함하는 제4 불순물 영역(143)과의 계면에서 쇼트키 장벽 높이(schottky barrier height)를 낮추어 접촉 저항을 낮출 수 있다. 즉, 제2 금속-반도체 화합물 패턴(164)은 상기 PMOS 트랜지스터의 소스/드레인 영역과 이후 설명하는 콘택(180) 사이의 접촉 저항을 감소시킬 수 있다.
예시적인 실시예들에 있어서, 제2 금속-반도체 화합물 패턴(164)과 제3 금속-반도체 화합물 패턴(177)은 서로 다른 일함수를 가질 수 있으며, 이에 따라 상기 NMOS 트랜지스터와 PMOS 트랜지스터에서 소스/드레인 영역과 콘택(180) 사이의 접촉 저항을 감소시킬 수 있다.
도 22 내지 도 26은 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 2 내지 도 13을 참조로 설명한 반도체 장치의 제조 방법과 실질적으로 유사하다. 이에 따라, 반복되는 설명은 생략한다.
도 22를 참조하면, 도 2 내지 도 5를 참조로 설명한 공정과 유사한 공정을 수행할 수 있다. 다만, 제1 트렌치를 형성하는 공정과 제1 반도체 패턴을 형성하는 공정을 생략될 수 있다.
즉, 기판(100) 상부에 소자분리막(105)을 형성하고, 기판(100) 상에 게이트 구조물들(110, 111)을 형성하고, 게이트 구조물들(110, 111)을 마스크로 이용하여 기판(100) 상부에 불순물을 주입한다. 게이트 구조물들(110, 111)의 측벽 상에 스페이서(122, 123)를 각기 형성한 후, 게이트 구조물들(110, 111) 및 스페이서(122, 123)를 마스크로 이용하여 기판(100) 상부에 불순물을 주입하여 불순물 영역(142, 143)을 각기 형성한다.
이에 따라, 제1 게이트 구조물(110) 및 제3 불순물 영역(142)은 NMOS 트랜지스터를 구성할 수 있고, 제3 불순물 영역(142)은 상기 NMOS 트랜지스터의 소스/드레인 영역으로 역할을 수행할 수 있다. 또한, 제2 게이트 구조물(111) 및 제4 불순물 영역(143)은 PMOS 트랜지스터를 구성할 수 있고, 제4 불순물 영역(143)은 상기 PMOS 트랜지스터의 소스/드레인 영역으로 역할을 수행할 수 있다.
도 23을 참조하면, 제2 반도체 패턴(135)이 기판(100) 상에 제2 게이트 구조물(111)에 인접하여 형성될 수 있고, 제3 반도체 패턴(147)이 기판(100) 상에 제1 게이트 구조물(110)에 인접하여 형성될 수 있다.
제2 반도체 패턴(135)과 제3 반도체 패턴(147)은 서로 다른 반도체 물질을 포함할 수 있고, 이에 따라, 이들을 형성하는 공정은 각기 별도로 진행될 수 있다. 예시적인 실시예들에 있어서, 제2 반도체 패턴(135)은 실리콘을 사용하는 선택적 에피택시얼 성장(SEG) 공정을 통해서 형성할 수 있고, 제3 반도체 패턴(147)은 게르마늄을 사용하는 SEG 공정을 통해서 형성할 수 있다.
도 24를 참조하면, 기판(100) 상에 층간절연막(150)을 형성하고, 이를 부분적으로 제거하여 제1 개구(152)와 제2 개구(153)를 형성한다. 층간절연막(150)을 형성하는 공정은 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사할 수 있다.
도 25를 참조하면, 층간절연막(150), 제2 반도체 패턴(135) 및 제3 반도체 패턴(147)을 덮는 제1 금속막(155) 및 보호막(160)을 형성한 후, 열처리 공정을 수행하여 제1 금속-반도체 화합물 패턴(162) 및 제2 금속-반도체 화합물 패턴(164)을 형성할 수 있다. 이들 공정은 도 8 및 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다.
예를 들어, 제1 금속막(155)이 니켈을 포함하는 경우, 제1 금속-반도체 화합물 패턴(162)은 니켈-게르마늄 화합물(NiGe)을 포함할 수 있고, 제2 금속-반도체 화합물 패턴(164)은 니켈-실리콘 화합물(NiSi)을 포함할 수 있다.
제2 금속-반도체 화합물 패턴(164)이 니켈-실리콘 화합물(NiSi)을 포함하는 경우, 실리콘(Si)들 포함하는 제4 불순물 영역(143)과의 계면에서 쇼트키 장벽 높이(schottky barrier height)를 낮추어 접촉 저항을 낮출 수 있다. 즉, 제2 금속-반도체 화합물 패턴(164)은 상기 PMOS 트랜지스터의 소스/드레인 영역과 이후 설명하는 콘택(180) 사이의 접촉 저항을 감소시킬 수 있다.
도 26을 참조하면, 식각 공정을 수행하여 제1 금속-반도체 화합물 패턴(162), 제1 금속막(155) 및 보호막(160)을 제거할 수 있다. 상기 식각 공정에서 제2 금속-반도체 화합물 패턴(164)은 식각되지 않고, 남아있을 수 있다.
도 27을 참조하면, 층간절연막(150) 및 제2 금속-반도체 화합물 패턴(164)을 덮는 제2 금속막(170) 및 배리어막(175)을 형성한 후, 열처리 공정을 수행하여 제3 금속-반도체 화합물 패턴(177)을 형성할 수 있다. 이들 공정은 도 11 및 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사할 수 있다.
예를 들어, 제2 금속막(170)이 티타늄을 포함하는 경우, 제3 금속-반도체 화합물 패턴(177)은 티타늄-실리콘 화합물(TiSi)을 포함할 수 있다. 제3 금속-반도체 화합물 패턴(177)을 구성하는 물질은 제2 금속-반도체 화합물 패턴(164)을 구성하는 물질보다 낮은 일함수(work function)를 가질 수 있다.
제3 금속-반도체 화합물 패턴(177)이 티타늄-실리콘 화합물(TiSi)을 포함하는 경우, 실리콘(Si)들 포함하는 기판(100)과의 계면에서 쇼트키 장벽 높이(schottky barrier height)를 낮추어 접촉 저항을 낮출 수 있다. 즉, 제3 금속-반도체 화합물 패턴(177)은 상기 NMOS 트랜지스터의 소스/드레인 영역과 이후 설명하는 콘택(180) 사이의 접촉 저항을 감소시킬 수 있다.
도 28 내지 도 65는 다른 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 28, 30, 34, 37, 42 및 46은 상기 반도체 장치의 제조 방법을 설명하기 위한 평면도들이고, 도 29, 31-33, 35-36, 38-41, 43-45 및 47-65은 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이때, 도 31, 35, 38, 40, 43, 47, 49, 51, 54, 57, 60, 63 및 65는 대응하는 상기 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 29, 32, 44 및 48은 대응하는 상기 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 33, 36, 39, 41, 45, 52, 55, 56, 58 및 61은 대응하는 상기 각 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 50, 53, 56, 62 및 64은 대응하는 상기 각 평면도들의 D-D'선을 따라 절단한 단면도들이다.
도 28 및 도 29를 참조하면, 기판(200) 상부를 부분적으로 식각하여 제1 트렌치(210)를 형성하고, 제1 트렌치(210) 하부를 채우는 소자분리막(220)을 형성한다.
기판(200)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다.
한편, 기판(200)은 제1 영역(I)과 제2 영역(II)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 N형 채널을 갖는 MOSFET이 배치되는 NMOS영역일 수 있으며, 제2 영역(II)은 P형 채널을 갖는 MOSFET이 배치되는 PMOS영역일 수 있다.
예시적인 실시예들에 있어서, 소자분리막(220)은 제1 트렌치(210)를 충분히 채우는 절연막을 기판(200) 상에 형성하고, 기판(200) 상면이 노출될 때까지 상기 절연막을 평탄화한 후, 제1 트렌치(210) 상부가 노출되도록 상기 절연막 상부를 제거함으로써 형성될 수 있다. 상기 절연막 상부를 제거할 때, 이에 인접하는 기판(200) 상부가 함께 부분적으로 제거될 수도 있다. 상기 절연막은, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
소자분리막(220)이 형성됨에 따라, 기판(200)에는 상면이 소자분리막(220)에 의해 커버된 필드 영역 및 상면이 소자분리막(220)에 의해 커버되지 않으며 소자분리막(220)으로부터 상부로 돌출된 액티브 영역이 정의될 수 있다. 이때, 상기 액티브 영역은 상부로 돌출된 핀(fin) 형상을 가지므로, 이하에서는 이를 액티브 핀(active fin)(205)으로 부르기로 한다.
예시적인 실시예들에 있어서, 액티브 핀(205)은 기판(200) 상면에 평행한 제2 방향으로 연장될 수 있으며, 기판(200) 상면에 평행하고 상기 제2 방향에 실질적으로 수직한 제1 방향을 따라 복수 개로 형성될 수 있다. 이때, 액티브 핀(205)은 상기 제1 방향으로 일정한 폭(W1)을 가질 수 있다.
도 30 내지 도 33을 참조하면, 기판(200)상에 복수 개의 제1 및 제2더미(dummy) 게이트 구조물들을 형성한다.
상기 제1 및 제2 더미 게이트 구조물들은 기판(200)의 액티브 핀(205) 및 소자분리막(220) 상에 게이트 절연막, 더미 게이트 전극막 및 게이트 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 게이트 마스크막을 패터닝하여 게이트 마스크(250)를 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다.
이에 따라, 상기 각 더미 게이트 구조물은 기판(200)의 액티브 핀(205) 및 상기 제1 방향으로 이에 인접하는 소자분리막(220) 부분 상에 순차적으로 적층된 게이트 절연막 패턴(230, 232), 더미 게이트 전극(240, 242) 및 게이트 마스크(250, 252)를 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 더미 게이트 구조물은 제2 영역(II) 내에 배치되며, 제1 게이트 절연막 패턴(230), 제1 더미 게이트 전극(240) 및 제1 게이트 마스크(250)를 포함할 수 있다. 한편, 제2 더미 게이트 구조물은 제1 영역(I) 내에 배치되며, 제2 게이트 절연막 패턴(232), 제2 더미 게이트 전극(240) 및 제2 게이트 마스크(252)를 포함할 수 있다.
상기 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 게이트 마스크막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 게이트 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있으며, 이와는 달리, 기판(200) 상부에 대한 열산화 공정을 통해 형성될 수도 있다. 한편, 상기 더미 게이트 전극막 및 상기 게이트 마스크막 역시 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제2 더미 게이트 구조물들은 기판(200)의 액티브 핀들(205) 및 소자분리막(220) 상에 상기 제1 방향으로 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 일정한 간격(W2)으로 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 이온 주입 공정을 수행하여, 상기 제1 및 제2 더미 게이트 구조물들에 인접하는 액티브 핀(205) 상부에 불순물 영역(도시되지 않음)을 형성할 수 있다.
도 34 내지 도 36을 참조하면, 상기 제1 및 제2 더미 게이트 구조물들의 측벽 및 액티브 핀(205)의 측벽 상에 제1 및 제2 게이트 스페이서들(260, 262) 및 스페이서(270)를 각각 형성한다.
예시적인 실시예들에 있어서, 제1 및 제2 게이트 스페이서(260, 262) 및 스페이서(270)는 상기 더미 게이트 구조물들, 액티브 핀(205) 및 소자분리막(220) 상에 스페이서막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 상기 스페이서막은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN)과 같은 질화물을 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 스페이서(260)는 상기 각각의 제1 더미 게이트 구조물들의 상기 제2 방향으로의 양 측벽 상에 형성될 수 있으며, 제2 게이트 스페이서(262)는 상기 각각의 제2 더미 게이트 구조물들의 상기 제2 방향으로의 양 측벽 상에 형성될 수 있다. 또한, 스페이서(270)는 각 액티브 핀(205)의 상기 제1 방향으로의 양 측벽 상에 형성될 수 있다.
도 37 내지 도 39를 참조하면, 제1 차단막(275), 상기 제1 더미 게이트 구조물들 및 게이트 스페이서(260)를 식각 마스크로 사용하여 이들에 의해 커버되지 않은 액티브 핀(205)의 상부를 식각함으로써 제2 영역(II)에 제2 트렌치(277)를 형성한다.
기판(200)의 제1 영역(I)을 전체적으로 덮는 제1 차단막(275)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 차단막(275)은 이후 설명하는 식각 공정에서 제1 영역(I)에 배치된 상기 제2 게이트 구조물 및 액티브 핀을 보호하는 역할을 수행할 수 있다.
이후, 제2 영역(II)에 대해서 식각 공정을 수행한다. 상기 식각 공정에서 스페이서(270)의 상부도 부분적으로 제거되어 이들의 상면이 당초의 액티브 핀(205) 상면보다 낮아질 수도 있다. 하지만 이하에서는, 상기 식각 공정에 의해 상부가 제거된 후의 액티브 핀(205)의 상면과, 상기 식각 공정을 수행하기 전에 액티브 핀(205)의 양 측벽 상에 당초 형성되었던 스페이서(270)의 내측벽에 의해 형성되는 가상의 공간을 제2 트렌치(277)로 정의하기로 한다. 이때, 제2 트렌치(277)는 기판(200) 내부를 향해 일정한 깊이(D)를 가질 수 있으며, 또한 상기 제2 방향을 따라 일정한 폭(W3)을 갖도록 형성될 수 있다.
도 40 및 도 41을 참조하면, 제2 트렌치(277)를 채우는 제1 반도체 패턴(280)을 액티브 핀(205) 상면에 형성하고, 제1 반도체 패턴(280) 상에 제2 반도체 패턴(285)을 형성한다.
예시적인 실시예들에 있어서, 제1 반도체 패턴(280)은 실리콘-게르마늄(SiGe)을 사용하여 형성할 수 있으며, 제2 반도체 패턴(285)은 실리콘을 사용하여 형성할 수 있다.
예를 들어, 제1 반도체 패턴(280)은 공정 챔버(도시되지 않음) 내에 상기 결과물들이 형성된 기판(200)을 로딩하고, 상기 공정 챔버 내에 실리콘 소스 가스, 게르마늄 소스 가스 및 캐리어 가스를 공급하여, 제2 트렌치(277)에 의해 노출된 액티브 핀(205) 상면을 시드로 하는 제1 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성할 수 있다. 이후, 상기 챔버 내에 상기 실리콘 소스 가스 및 캐리어 가스를 계속해서 공급하여 제2 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써, 제1 반도체 패턴(280) 상에 제2 반도체 패턴(285)을 형성할 수 있다.
상기 제1 및 제2 선택적 에피택시얼 성장(SEG) 공정들은 상기 실리콘 소스 가스로서 예를 들어 디클로로실란(SiH2Cl2)가스를 사용하고, 상기 게르마늄 소스 가스로서 예를 들어 저메인(GeH4)가스를 사용하며, 상기 캐리어 가스로서 수소(H2)가스를 사용하여 수행될 수 있으며, 이에 따라 단결정의 제1 및 제2 반도체 패턴들(280, 285)이 형성될 수 있다. 이때, 상기 제1 및 제2 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스, 예를 들어, 디보란(B2H6)가스를 함께 사용할 수도 있다.
예시적인 실시예들에 있어서, 상기 제1 선택적 에피택시얼 성장(SEG) 공정들에 사용되는 상기 가스들의 유량을 시간에 따라 조절함으로써, 제1 반도체 패턴(280)에서 게르마늄 함량을 깊이에 따라 조절할 수 있다. 이에 따라, 제1 반도체 패턴(280)은 예를 들어 기판(200)이 실리콘 기판인 경우, 액티브 핀(205)과의 격자 미스매치(lattice mismatch)를 감소시킬 수 있다.
예시적인 실시예들에 있어서, 도 41에 도시된 바와 같이 제1 반도체 패턴(280)은 결정성장의 방향에 따라 각이 지도록 형성될 수도 있다. 다만, 상기 제1 선택적 에피택시얼 성장(SEG) 과정에서 반복적인 식각 과정을 수행함으로써, 제1 반도체 패턴(280)은 타원형 형상을 가질 수도 있다.
도 42 내지 도 45을 참조하면, 먼저 상기 제1 및 제2 더미 게이트 구조물들, 제1 및 제2 게이트 스페이서들(260, 262), 제2 반도체 패턴(285), 스페이서(270) 및 소자분리막(220)을 덮는 제1 층간절연막(290)을 충분한 높이로 형성한 후, 상기 제1 및 제2 더미 게이트 구조물들의 더미 게이트 전극들(240, 242)의 상면이 노출될 때까지 제1 층간절연막(290)을 평탄화한다. 이때, 상기 더미 게이트 구조물들의 제1 및 제2 게이트 마스크들(250, 252) 및 제1 및 제2 게이트 스페이서들(260, 262)의 상부도 함께 제거될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
이후, 노출된 제1 및 제2 더미 게이트 전극들(240, 242)을 제거하여, 제1 및 제2 게이트 절연막 패턴들(230, 232)의 상면을 노출시키는 개구들(295)을 형성한다.
예시적인 실시예들에 있어서, 제1 및 제2 더미 게이트 전극들(240, 242)은 1차적으로 건식 식각 공정을 수행한 후, 2차적으로 습식 식각 공정을 수행함으로써 충분히 제거될 수 있다. 상기 습식 식각 공정은 HF를 식각액으로 사용하여 수행될 수 있다.
도 46 내지 도 48을 참조하면, 각 개구들(295)을 채우는 고유전막 패턴(300, 302) 및 게이트 전극(310, 312)을 형성한다.
구체적으로, 먼저 노출된 제1 및 제2 게이트 절연막 패턴들(230, 232) 상면, 개구들(295)의 측벽 및 제1 층간절연막(290)의 상면에 고유전막을 형성하고, 각 개구들(295)의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 고유전막 상에 형성한다.
상기 고유전막은, 예를 들어, 하프늄 산화물(HfOX), 탄탈륨 산화물(TaOx), 지르코늄 산화물(ZrOX) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있다. 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속과 금속 질화물과 같은 저 저항 금속을 사용하여 원자층 증착(ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다. 이와는 달리, 상기 게이트 전극막은 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수도 있다.
이후, 제1 층간절연막(290)의 상면이 노출될 때까지, 상기 게이트 전극막 및 상기 고유전막을 평탄화하여, 각 게이트 절연막 패턴들(230, 232) 상면 및 각 개구들(295)의 측벽 상에 고유전막 패턴(300, 302)을 형성하고, 고유전막 패턴(300, 302) 상에 각 개구들(295)의 나머지 부분을 채우는 게이트 전극(310, 312)을 형성할 수 있다. 이에 따라, 게이트 전극(310, 312)의 저면 및 측벽은 고유전막 패턴(300, 302)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 절연막 패턴(230), 제1 고유전막 패턴(300) 및 제1 게이트 전극(310)은 제2 영역(II) 내에 제1 게이트 구조물을 형성할 수 있으며, 상기 제1 게이트 구조물을 PMOS 트랜지스터를 구성할 수 있다. 이때, 상기 PMOS 트랜지스터의 소스 영역과 드레인 영역은 실리콘-게르마늄(SiGe)을 포함하는 제1 반도체 패턴(280)에 해당할 수 있다.
한편, 제2 게이트 절연막 패턴(232), 제2 고유전막 패턴(302) 및 제2 게이트 전극(312)은 제1 영역(I) 내에 제2 게이트 구조물을 형성할 수 있으며, 상기 제2 게이트 구조물은 NMOS 트랜지스터를 구성할 수 있다. 이때, 상기 NMOS 트랜지스터의 소스 영역과 드레인 영역은 실리콘(Si)을 포함하는 액티브 핀(205) 상부에 해당할 수 있다.
예시적인 실시예들에 있어서, 제1 고유전막 패턴(300)과 제2 고유전막 패턴(302)은 동일한 물질을 포함하며 동시에 형성되는 것으로 도 42 내지 도 48에서 설명되었다. 또한, 제1 게이트 전극(310)과 제2 게이트 전극(312)도 동일한 물질을 포함하며 동시에 형성되는 것으로 도 42 내지 도 48에서 설명되었다. 다만, 제1 고유전막 패턴(300)과 제2 고유전막 패턴(302)은 서로 다른 물질을 사용하여 형성될 수 있으며, 각기 별도의 공정에 의해서 형성될 수도 있다.
도 49 및 도 50을 참조하면, 액티브 핀(205) 표면에 상기 제2 게이트 구조물과 중첩되지 않도록 제3 반도체 패턴(320)을 제1 영역(I) 내에 형성한다.
기판(200)의 제2 영역(II)에 배치된 제1 게이트 구조물 및 제1 층간절연막(290)을 전체적으로 덮는 제2 차단막(315)을 형성한 후, 기판(200)의 제1 영역(I)에 배치된 제1 층간절연막(290)을 전체적으로 제거하여 액티브 핀(205)을 노출시킬 수 있다.
이후, 제3 반도체 패턴(320)은 액티브 핀(205)의 노출된 표면에 형성할 수 있다. 예시적인 실시예들에 있어서, 제3 반도체 패턴(320)은 게르마늄을 사용하여 형성할 수 있다.
예를 들어, 제3 반도체 패턴(320)은 공정 챔버(도시되지 않음) 내에 상기 결과물들이 형성된 기판(200)을 로딩하고, 상기 공정 챔버 내에 실리콘 소스 가스, 게르마늄 소스 가스 및 캐리어 가스를 공급하여, 상기 제2 게이트 구조물, 제2 게이트 스페이서(262) 및 스페이서(270)에 의해 노출된 액티브 핀(205) 상면과 측벽을 시드로 하는 제3 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써 형성할 수 있다.
이후, 식각 공정을 수행하여, 제2 차단막(315) 및 제1 층간절연막(290)을 전체적으로 제거할 수 있다.
도 51 내지 도 53을 참조하면, 제1 금속막(330) 및 보호막(335)을 형성한다.
우선, 제1 절연막을 형성하고, 이를 부분적으로 제거하여, 고유전막 패턴(300, 302) 및 게이트 전극(310, 312)을 덮는 제1 절연막 패턴(325)을 형성한다.
이후, 증착 공정을 수행하여, 균일한 두께를 가지는 제1 금속막(330) 및 보호막(335)을 순차적으로 형성한다. 제1 금속막(330)은 제1 절연막 패턴(325)의 상면과 측벽, 제2 반도체 패턴(285)의 상면과 측벽, 제3 반도체 패턴(320)의 상면과 측벽, 스페이서(270)의 측벽 및 소자분리막(220)의 상면에 균일한 두께로 형성될 수 있다.
제1 금속막(330) 및 보호막(335)은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 사용하여 형성할 수 있다. 특히, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 사용하는 경우, 복잡한 프로파일을 갖는 표면 상에 균일한 두께로 증착할 수 있다.
예시적인 실시예들에 있어서, 제1 금속막(330)은 티타늄, 코발트, 니켈, 백금 또는 이들의 합금을 사용하여 형성할 수 있으며, 보호막(335)은 금속 질화물을 사용하여 형성할 수 있다. 특히, 제1 금속막(330)이 니켈을 사용하여 형성될 수 있고, 보호막(335)은 티타늄 질화물(TiN)을 사용하여 형성될 수 있다.
제1 금속막(330)의 두께는 제3 반도체 패턴(320)의 두께를 고려하여 결정할 수 있다. 제1 금속막(330)의 두께는 제3 반도체 패턴(320)의 두께의 약 50% 이하일 수 있으며, 바람직하게, 제3 반도체 패턴(320)의 두께의 약 40% 이하일 수 있다. 만약, 제1 금속막(330)의 두께는 제3 반도체 패턴(320)의 두께의 약 50% 이상을 초과하는 경우, 도 54 내지 도 56을 참조로 아래에서 설명하는 열처리 과정에서 제1 금속막(330)에 포함된 금속 원자들이 제3 반도체 패턴(320)을 통과하여 액티브 핀(205)의 상면으로 확산될 수 있다. 즉, 제1 금속막(330)의 두께가 제3 반도체 패턴(320)의 두께의 약 50% 이하인 경우, 액티브 핀(205)이 제1 금속막(330)의 금속에 의해서 오염되는 것을 방지할 수 있다.
한편, 보호막(335)은 도 54 내지 도 56을 참조로 아래에서 설명하는 열처리 과정을 포함하는 공정 과정에서 제1 금속막(330) 또는 다른 구성 요소들이 산화되거나 손상되어 열화되는 것을 방지하는 역할을 수행할 수 있다.
도 54 내지 도 56을 참조하면, 열처리 공정을 수행하여 제1 금속-반도체 화합물 패턴(340) 및 제2 금속-반도체 화합물 패턴(342)을 형성할 수 있다.
공정 챔버(도시되지 않음) 내에 상기 결과물들이 형성된 기판(200)을 로딩하고, 상기 공정 챔버 내에 아르곤, 네온과 같은 비활성 기체 가스 또는 질소 가스를 공급하고, 상기 공정 챔버의 온도를 상승시킨다.
예를 들어, 상기 열처리 공정은 약 600℃ 이상의 온도로 기판(200)을 가열할 수 있다. 보다 바람직하게 상기 열처리 공정은 약 800℃ 내지 약 900℃ 사이의 온도로 기판(200)을 가열할 수 있다.
즉, 상기 열처리 과정에서, 제1 금속막(330)에 포함된 금속 원자들이 제2 반도체 패턴(285)과 제3 반도체 패턴(320)으로 확산한다. 이에 따라, 제2 반도체 패턴(285)과 제1 금속막(330)이 반응하여 제1 금속-반도체 화합물 패턴(340)이 형성될 수 있고, 제3 반도체 패턴(320)과 제1 금속막(330)이 반응하여 제2 금속-반도체 화합물 패턴(342)이 형성될 수 있다. 제1 금속막(330)의 두께를 제3 반도체 패턴(320)의 두께의 약 50% 이하로 한정하였으므로, 상기 열처리 과정에서, 제2 및 제3 반도체 패턴들(285, 320) 상에 배치된 제1 금속막(330) 부분은 완전히 소모되어 잔류하지 않을 수 있다.
예를 들어, 제1 금속막(330)이 니켈을 포함하는 경우, 제1 금속-반도체 화합물 패턴(340)은 니켈-실리콘 화합물(NiSi)을 포함할 수 있고, 제2 금속-반도체 화합물 패턴(342)은 니켈-게르마늄 화합물(NiGe)을 포함할 수 있다.
제1 금속-반도체 화합물 패턴(340)은 상기 PMOS 트랜지스터의 소스/드레인 영역으로 역할하며, 실리콘-게르마늄(SiGe)을 포함하는 제1 반도체 패턴(340)과 직접적으로 접촉할 수 있다. 제1 금속-반도체 화합물 패턴(340)이 니켈-실리콘 화합물(NiSi)을 포함하는 경우, 실리콘-게르마늄(SiGe)을 포함하는 제1 반도체 패턴(340)과의 계면에서 쇼트키 장벽 높이(schottky barrier height)를 낮추어 접촉 저항을 낮출 수 있다. 즉, 제1 금속-반도체 화합물 패턴(340)은 상기 PMOS 트랜지스터의 소스/드레인 영역과 이후 설명하는 콘택(360) 사이의 접촉 저항을 감소시킬 수 있다.
도 57 내지 도 59를 참조하면, 제2 금속-반도체 화합물 패턴(342), 제1 금속막(330) 및 보호막(335)을 제거할 수 있다.
식각액을 사용하는 습식 식각 공정을 수행하여, 제2 금속-반도체 화합물 패턴(342), 제1 금속막(330) 및 보호막(335)을 충분히 제거할 수 있다. 예시적인 실시예들에 있어서, 상기 식각액은 제1 금속-반도체 화합물 패턴(340)과 제2 금속-반도체 화합물 패턴(342)에 대해서 식각 선택비를 가질 수 있다. 예를 들어, 상기 식각액은 황산을 포함하는 용액일 수 있다.
예를 들어, 상기 식각액이 SPM(surfuric acid peroxide mixture)을 포함하는 경우, 니켈-실리콘 화합물(NiSi)에 대해서 상대적으로 낮은 식각율을 가질 수 있으며, 니켈-게르마늄 화합물(NiGe)에 대해서 상대적으로 높은 식각율을 가질 수 있다. 즉, 상기 식각액은 제1 금속-반도체 화합물 패턴(340)을 남겨두고, 제2 금속-반도체 화합물 패턴(342), 제1 금속막(330) 및 보호막(335)을 효과적으로 제거할 수 있다.
도 60 내지 도 62를 참조하면, 제2 금속막(345) 및 배리어막(350)을 형성한다.
증착 공정을 수행하여, 균일한 두께를 가지는 제2 금속막(345) 및 배리어막(350)을 순차적으로 형성한다. 제2 금속막(345)은 제1 절연막 패턴(325)의 상면과 측벽, 제1 금속-반도체 화합물 패턴(340)의 상면과 측벽, 스페이서(270)의 측벽, 스페이서(270)에 의해서 노출된 액티브 핀(205)의 상면과 측벽 및 소자분리막(220)의 상면에 균일한 두께로 형성될 수 있다.
제2 금속막(345) 및 배리어막(350)은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 사용하여 형성할 수 있다. 특히, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 사용하는 경우, 복잡한 프로파일을 갖는 표면 상에 균일한 두께로 증착할 수 있다.
예시적인 실시예들에 있어서, 제2 금속막(345)은 티타늄, 코발트, 니켈, 백금 또는 이들의 합금을 사용하여 형성할 수 있으며, 배리어막(350)은 금속 질화물을 사용하여 형성할 수 있다. 특히, 제2 금속막(345)이 티타늄을 사용하여 형성될 수 있고, 배리어막(350)은 티타늄 질화물(TiN)을 사용하여 형성될 수 있다.
한편, 배리어막(350)은 도 63 및 도 64를 참조로 아래에서 설명하는 열처리 과정을 포함하는 공정 과정에서 제2 금속막(345) 또는 다른 구성 요소들이 산화되거나 손상되어 열화되는 것을 방지하는 역할을 수행할 수 있다. 또한, 도 65에서 설명되는 콘택(360)의 금속 원자들이 확산되는 것을 방지하는 역할을 수행할 수 있다.
도 63 및 도 64를 참조하면, 열처리 공정을 수행하여 제3 금속-반도체 화합물 패턴(355)을 형성할 수 있다.
공정 챔버(도시되지 않음) 내에 상기 결과물들이 형성된 기판(200)을 로딩하고, 상기 공정 챔버 내에 아르곤, 네온과 같은 비활성 기체 가스 또는 질소 가스를 공급하고, 상기 공정 챔버의 온도를 상승시킨다.
예를 들어, 상기 열처리 공정은 약 600℃ 이상의 온도로 기판(200)을 가열할 수 있다. 보다 바람직하게 상기 열처리 공정은 약 800℃ 내지 약 900℃ 사이의 온도로 기판(200)을 가열할 수 있다.
즉, 상기 열처리 과정에서, 제2 금속막(345)에 포함된 금속 원자들이 제1 영역(I)에서 액티브 핀(205)의 표면부로 확산한다. 이에 따라, 제2 금속막(345)과 액티브 핀(205)의 표면부가 반응하여 제3 금속-반도체 화합물 패턴(355)이 형성될 수 있다. 다만, 제2 영역(II)에서 제1 금속-반도체 화합물 패턴(340)은 금속-반도체 화합물을 포함하므로, 제2 금속막(345)에 포함된 금속 원자들이 제1 금속-반도체 화합물 패턴(340)으로 확산하지 않을 수 있다. 즉, 제2 금속막(345)과 제1 금속-반도체 화합물 패턴(340)은 반응하지 않을 수 있다.
이때, 제3 금속-반도체 화합물 패턴(355)을 구성하는 물질은 제1 금속-반도체 화합물 패턴(340)을 구성하는 물질보다 낮은 일함수(work function)를 가질 수 있다. 예를 들어, 제2 금속막(345)이 티타늄을 포함하는 경우, 제3 금속-반도체 화합물 패턴(355)은 티타늄-실리콘 화합물(TiSi)을 포함할 수 있다.
제3 금속-반도체 화합물 패턴(355)은 상기 NMOS 트랜지스터의 소스/드레인 영역으로 역할하며, 실리콘(Si)을 포함하는 액티브 핀(205)과 직접적으로 접촉할 수 있다. 제3 금속-반도체 화합물 패턴(355)이 티타늄-실리콘 화합물(TiSi)을 포함하는 경우, 실리콘(Si)을 포함하는 액티브 핀(205)과의 계면에서 쇼트키 장벽 높이(schottky barrier height)를 낮추어 접촉 저항을 낮출 수 있다. 즉, 제3 금속-반도체 화합물 패턴(355)은 상기 NMOS 트랜지스터의 소스/드레인 영역과 이후 설명하는 콘택(360) 사이의 접촉 저항을 감소시킬 수 있다.
결과적으로, 제1 금속-반도체 화합물 패턴(340)과 제3 금속-반도체 화합물 패턴(355)이 서로 다른 금속-반도체 화합물을 포함하므로, 접촉 저항을 감소시킬 수 있다.
도 65를 참조하면, 배리어막(350) 상에 콘택(360)을 형성할 수 있다.
배리어막(350) 상에 콘택막을 형성하고, 상기 콘택막 상부를 제거하여 콘택(360)을 형성할 수 있다. 이에 따라, 콘택(360)은 제1 금속-반도체 화합물 패턴(340) 또는 제3 금속-반도체 화합물 패턴(355)과 전기적으로 연결될 수 있다. 예시적인 실시예들에 있어서, 콘택(360)은 텅스텐(W)과 같은 금속을 사용하여 스퍼터링 방식으로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터에 서로 다른 금속-반도체 화합물을 이용함으로써 소스/드레인 영역의 접촉 저항을 감소시킬 수 있다. 또한, 제1 금속막(330)을 형성하기 전에, 제2 반도체 패턴(320)을 형성함으로써, 이후 열처리 과정에서 형성된 제2 금속-반도체 화합물 패턴(342)을 습식 식각 공정으로 제거할 수 있다. 결과적으로, 마스크 사용을 줄이면서 전기적 특성이 향상된 반도체 장치를 형성할 수 있다.
도 66은 본 발명에 따른 메모리 시스템을 장착하는 컴퓨팅 시스템(400)을 간략히 보여주는 블록도이다.
도 66을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 메모리 시스템(410)이 장착된다. 본 발명에 따른 컴퓨팅 시스템(400)은 메모리 컨트롤러(411) 및 불휘발성 메모리 장치(412)로 구성되는 메모리 시스템(410)과 각각 버스(460)에 전기적으로 연결된 중앙처리장치(420), 램(430), 유저 인터페이스(440), 모뎀(450)을 포함한다. 메모리 시스템(410)은 앞서 언급된 메모리 카드 또는 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 불휘발성 메모리 장치(412)에는 유저 인터페이스(440)를 통해서 제공되거나 또는, 중앙처리장치(420)에 의해서 처리된 데이터가 메모리 컨트롤러(411)를 통해 저장된다. 여기서, 메모리 시스템(410)을 장착하는 호스트에 대응하는 중앙처리장치(420) 및 기타 구성들은 고신뢰성을 갖는 데이터를 메모리 시스템(410)으로부터 제공받을 수 있다. 상술한 컴퓨팅 시스템(400)은 데스크 탑 컴퓨터, 노트북 컴퓨터, 휴대 전화와 같은 모바일 기기에 장착되어 데이터 저장 수단으로 사용될 수 있다.
전술한 반도체 장치 및 그 제조 방법은 핀펫(finFET) 및 에피택시얼 성장 공정에 의해 형성되는 소스/드레인 층을 포함하는 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 반도체 장치 및 그 제조 방법은 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치 및 그 제조 방법에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 소자분리막
106: 제1 불순물 영역 107: 제2 불순물 영역
110: 제1 게이트 구조물 111: 제2 게이트 구조물
112: 제1 게이트 절연막 패턴 113: 제2 게이트 절연막 패턴
114: 제1 게이트 전극 115: 제2 게이트 전극
120: 스페이서막 122: 제1 스페이서
123: 제2 스페이서 130: 제1 반도체 패턴
135: 제2 반도체 패턴 142: 제3 불순물 영역
143: 제4 불순물 영역 145: 차단막
147: 제3 반도체 패턴 150: 층간절연막
155: 제1 금속막 160: 보호막
162: 제1 금속-반도체 화합물 패턴
164: 제2 금속-반도체 화합물 패턴
170: 제2 금속막 175: 배리어막
177: 제3 금속-반도체 화합물 패턴
180: 콘택

Claims (20)

  1. 기판의 제1 영역에 제1 게이트 구조물을 형성하며, 상기 기판의 제2 영역에 제2 게이트 구조물을 형성하고;
    상기 기판의 상기 제1 영역 상에 게르마늄을 포함하는 제3 반도체 패턴을 형성하고;
    상기 기판 상에 상기 제3 반도체 패턴을 덮는 제1 금속막을 형성하고;
    제1 열처리 공정을 통해서, 상기 제1 영역에서 상기 제3 반도체 패턴과 상기 제1 금속막 부분이 반응하여 제1 금속-반도체 화합물 패턴을 형성하며, 상기 제2 영역에서 상기 기판의 반도체 물질과 상기 제1 금속막 부분이 반응하여 제2 금속-반도체 화합물 패턴을 형성하고;
    상기 제1 금속-반도체 화합물 패턴을 제거하고;
    상기 기판 상에 상기 제2 금속-반도체 화합물 패턴을 덮고, 상기 제1 금속막과 상이한 물질을 포함하는 제2 금속막을 형성하고; 그리고
    제2 열처리 공정을 통해서, 상기 제1 영역에서 상기 기판과 상기 제2 금속막 부분이 반응하여 제3 금속-반도체 화합물 패턴을 형성하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제3 반도체 패턴을 형성하기 전에, 상기 제2 게이트 구조물에 인접한 상기 기판 상부를 부분적으로 제거하여, 트렌치를 형성하고; 그리고
    상기 트렌치를 매립하며, 상기 기판과 상이한 반도체 물질을 포함하는 제1 반도체 패턴을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 금속막을 형성하기 전에, 상기 기판의 상기 제2 영역 상에 상기 제3 반도체 패턴과 상이한 반도체 물질을 포함하는 제2 반도체 패턴을 형성하는 것을 더 포함하고,
    상기 제2 금속-반도체 화합물 패턴은 상기 제2 반도체 패턴과 상기 제1 금속막 부분이 반응하여 형성되는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 제1 금속막을 형성하기 전에, 상기 제3 반도체 패턴, 상기 제2 반도체 패턴, 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물을 덮는 층간절연막을 형성하고; 그리고
    상기 층간절연막을 부분적으로 제거하여 상기 제3 반도체 패턴 및 상기 제2 반도체 패턴을 노출시키는 콘택 홀을 형성하는 것을 더 포함하고,
    상기 제1 금속막은 상기 층간절연막, 상기 제3 반도체 패턴 및 상기 제2 반도체 패턴을 덮는 반도체 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 제2 금속막을 형성하기 전에, 상기 제2 금속-반도체 화합물 패턴, 제1 게이트 구조물, 상기 제2 게이트 구조물을 덮는 층간절연막을 형성하고; 그리고
    상기 층간절연막을 부분적으로 제거하여 상기 제2 금속-반도체 화합물 패턴 및 상기 제1 영역에서 상기 기판 상부를 노출시키는 콘택 홀을 형성하는 것을 더 포함하고,
    상기 제2 금속막은 상기 층간절연막, 상기 제2 금속-반도체 화합물 패턴 및 상기 제1 영역에서 상기 기판 상부를 덮는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 금속막 및 상기 제2 금속막은 니켈, 티타늄, 코발트, 백금 또는 이들의 합금을 사용하여 형성되는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 금속막은 니켈을 사용하여 형성되며, 상기 제2 금속막은 티타늄을 사용하여 형성되는 반도체 장치의 제조 방법.
  8. 제2항에 있어서,
    상기 제3 반도체 패턴은 게르마늄을 사용하는 선택적 에피택시얼 성장 공정을 통해서 형성되고,
    상기 제1 반도체 패턴은 실리콘-게르마늄(SiGe)을 사용하여 형성되는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 제1 금속막의 두께는 상기 제3 반도체 패턴의 두께의 50% 이하인 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 금속막을 형성한 후에, 상기 제1 금속막 상에 금속 질화물을 포함하는 보호막을 형성하고; 그리고
    상기 제2 금속막을 형성한 후에, 상기 제2 금속막 상에 금속 질화물을 포함하는 배리어막을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 제2 금속-반도체 화합물 패턴과 상기 제3 금속-반도체 화합물 패턴 상에 도전성 물질을 사용하여 콘택을 형성하는 것을 더 포함하고,
    상기 제1 게이트 구조물을 불순물 주입 마스크로 이용하는 불순물 주입 공정을 수행하여, 상기 제1 영역에서 상기 기판의 상부에 제1 불순물 영역을 형성하고,
    상기 제2 게이트 구조물을 불순물 주입 마스크로 이용하는 불순물 주입 공정을 수행하여, 상기 제2 영역에서 상기 기판의 상부에 제2 불순물 영역을 형성하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 게이트 구조물과 상기 제1 불순물 영역은 NMOS 트랜지스터를 구성하고,
    상기 제2 게이트 구조물과 상기 제2 불순물 영역은 PMOS 트랜지스터를 구성하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서, 상기 제1 금속-반도체 화합물 패턴을 제거하는 것은, 상기 제2 금속-반도체 화합물 패턴에 대해서 상대적으로 낮은 식각율을 갖는 식각액을 사용하여 습식 식각 공정을 수행하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 식각액은 SPM(surfuric acid peroxide mixture)을 포함하는 반도체 장치의 제조 방법.
  15. 제1 영역 및 제2 영역을 포함하고, 제2 방향으로 연장하는 복수의 액티브 핀을 구비하는 기판을 제공하고;
    상기 제1 영역 내에서 상기 액티브 핀 상에 상기 제2 방향에 수직한 제1 방향으로 연장하는 제1 게이트 구조물을 형성하고, 상기 제2 영역 내에서 상기 액티브 핀 상에 상기 제1 방향으로 연장하는 제2 게이트 구조물을 형성하고;
    상기 기판의 상기 제1 영역 상에 게르마늄을 포함하는 제3 반도체 패턴을 형성하고;
    상기 기판 상에 상기 제3 반도체 패턴을 덮는 제1 금속막을 형성하고;
    제1 열처리 공정을 통해서, 상기 제1 영역에서 상기 제3 반도체 패턴과 상기 제1 금속막 부분이 반응하여 제1 금속-반도체 화합물 패턴을 형성하며, 상기 제2 영역에서 상기 기판의 반도체 물질과 상기 제1 금속막 부분이 반응하여 제2 금속-반도체 화합물 패턴을 형성하고;
    상기 제1 금속-반도체 화합물 패턴을 제거하고;
    상기 기판 상에 상기 제2 금속-반도체 화합물 패턴을 덮고, 상기 제1 금속막과 상이한 물질을 포함하는 제2 금속막을 형성하고; 그리고
    제2 열처리 공정을 통해서, 상기 제1 영역에서 상기 기판과 상기 제2 금속막 부분이 반응하여 제3 금속-반도체 화합물 패턴을 형성하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제2 영역에 배치된 상기 액티브 핀의 상부를 제거하여 트렌치를 형성하고; 그리고
    상기 트렌치를 매립하며, 상기 기판과 상이한 반도체 물질을 포함하는 제1 반도체 패턴을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서, 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물을 형성하는 것은,
    상기 제1 영역 내에서 상기 액티브 핀 상에 상기 제2 방향에 수직한 제1 방향으로 연장하는 제1 더미 게이트 구조물을 형성하고, 상기 제2 영역 내에서 상기 액티브 핀 상에 상기 제1 방향으로 연장하는 제2 더미 게이트 구조물을 형성하고;
    상기 제1 더미 게이트 구조물 및 상기 제2 더미 게이트 구조물을 덮은 층간절연막을 형성하고;
    상기 제1 더미 게이트 구조물 및 상기 제2 더미 게이트 구조물을 제거하여 상기 층간절연막을 관통하는 개구들을 형성하고; 그리고
    상기 개구들을 매립하는 게이트 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제1 금속막은 니켈을 사용하여 형성되며, 상기 제2 금속막은 티타늄을 사용하여 형성되는 반도체 장치의 제조 방법.
  19. 삭제
  20. 삭제
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