KR102366295B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 기판 상에 형성된 소스/드레인 층, 소스/드레인 층 상에 형성된 금속 실리사이드 패턴, 및 플러그를 구비한다. 플러그는 금속 실리사이드 패턴 상에 형성되고, 제2 금속 패턴, 금속 실리사이드 패턴 상면에 접촉하여 제2 금속 패턴의 저면 및 측벽을 커버하며 3nm 이하의 두께를 갖는 금속 질화 패턴, 및 금속 실리사이드 패턴 상면에 접촉하며 금속 질화 패턴의 외측벽을 커버하는 제1 금속 패턴을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE, AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 콘택 플러그를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
소스/드레인 영역 상면에 텅스텐 콘택 플러그를 형성할 때, 층간 절연막에 형성된 개구의 내벽에 배리어 막을 형성하고, 상기 배리어 막 상에 텅스텐 막을 형성한 다음, 이들을 평탄화한다. 상기 소스/드레인 영역과 상기 텅스텐 콘택 플러그 사이의 저항을 감소시키기 위하여, 상기 배리어 막을 형성한 후 이에 대해 열처리를 수행하여 금속 실리사이드 막을 형성한다. 그런데, 상기 열처리에 의해 상기 배리어 막의 배리어 특성이 열화될 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 플러그를 포함하는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 과제는 우수한 특성을 갖는 플러그를 포함하는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성된 소스/드레인 층, 상기 소스/드레인 층 상에 형성된 금속 실리사이드 패턴, 및 플러그를 구비한다. 상기 플러그는 상기 금속 실리사이드 패턴 상에 형성되고, 제2 금속 패턴, 상기 금속 실리사이드 패턴 상면에 접촉하여 상기 제2 금속 패턴의 저면 및 측벽을 커버하며 3nm 이하의 두께를 갖는 금속 질화 패턴, 및 상기 금속 실리사이드 패턴 상면에 접촉하며 상기 금속 질화 패턴의 외측벽을 커버하는 제1 금속 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 제2 금속 패턴은 텅스텐을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속 패턴은 티타늄, 코발트 혹은 니켈을 포함할 수 있으며, 상기 금속 실리사이드 패턴은 티타늄 실리사이드, 코발트 실리사이드 혹은 니켈 실리사이드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속 패턴과 상기 금속 실리사이드 패턴은 실질적으로 동일한 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 금속 질화 패턴은 티타늄 질화물, 탄탈륨 질화물 혹은 텅스텐 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층은 단결정 실리콘, 단결정 실리콘 탄화물 혹은 단결정 실리콘-게르마늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속 패턴은 티타늄 질화물, 코발트 질화물 혹은 니켈 질화물을 포함할 수 있고, 상기 금속 질화 패턴은 티타늄 질화물, 탄탈륨 질화물 혹은 텅스텐 질화물을 포함할 수 있되, 상기 제1 금속 패턴에 포함된 질소 농도는 상기 금속 질화 패턴에 포함된 질소 농도보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속 패턴의 질소 농도는 상기 금속 질화 패턴의 외측벽으로부터 멀어질수록 점차 낮아질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속 패턴의 외측벽에서의 질소 농도는 실질적으로 0일 수 있다.
예시적인 실시예들에 있어서, 상기 금속 질화 패턴에 포함된 질소의 농도는 상부에서 하부로 갈수록 점차 낮아질 수 있다.
예시적인 실시예들에 있어서, 상기 금속 질화 패턴은 산소를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 금속 질화 패턴에 포함된 산소의 농도는 상부에서 하부로 갈수록 점차 높아질 수 있다.
예시적인 실시예들에 있어서, 상기 금속 질화 패턴의 저항은 상부에서 하부로 갈수록 점차 높아질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속 패턴은 1nm 내지 10nm의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속 패턴의 두께는 상기 금속 질화 패턴의 두께보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속 패턴의 두께는 상기 금속 질화 패턴의 두께보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 기판 상에 형성되어 상기 제1 금속 패턴의 외측벽을 감싸는 층간 절연막을 더 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치는 기판 상에 형성된 소자 분리 패턴 상부로 부분적으로 돌출된 액티브 핀, 상기 액티브 핀 상에 형성된 게이트 구조물, 상기 게이트 구조물에 인접한 상기 액티브 핀 상에 형성된 소스/드레인 층, 상기 소스/드레인 층 상에 형성된 금속 실리사이드 패턴, 및 플러그를 구비한다. 상기 플러그는 상기 금속 실리사이드 패턴 상에 형성되고, 제2 금속 패턴, 상기 금속 실리사이드 패턴 상면에 접촉하여 상기 제2 금속 패턴의 저면 및 측벽을 커버하는 금속 질화 패턴, 및 상기 금속 실리사이드 패턴 상면에 접촉하여 상기 금속 질화 패턴의 외측벽을 커버하며, 상기 금속 실리사이드 패턴과 실질적으로 동일한 금속을 포함하는 제1 금속 패턴을 포함한다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층은 상기 게이트 구조물에 인접한 상기 액티브 핀 상에 형성된 리세스를 채우면서 상부로 돌출되어, 그 최상면의 높이가 상기 액티브 핀의 최상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 게이트 구조물의 측벽을 커버하는 게이트 스페이서를 더 포함할 수 있으며, 상기 소스/드레인 층은 상기 게이트 스페이서의 외측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 일 방향을 따라 복수 개로 형성될 수 있고, 상기 소스/드레인 층은 상기 게이트 구조물들 사이의 상기 액티브 핀 부분 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 게이트 구조물의 측벽을 커버하는 게이트 스페이서를 더 포함할 수 있으며, 상기 플러그는 상기 방향으로 서로 인접하는 상기 게이트 구조물들의 측벽 상에 형성된 상기 게이트 스페이서들 사이에 형성되어, 상기 플러그의 상기 제1 금속 패턴의 외측벽이 상기 게이트 스페이서들의 외측벽에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층은 단결정 실리콘-게르마늄을 포함하는 제1 소스/드레인 층, 및 단결정 실리콘 혹은 단결정 실리콘 탄화물을 포함하는 제2 소스/드레인 층을 포함할 수 있으며, 상기 제2 소스/드레인 층의 최상면의 높이는 상기 제1 소스/드레인 층의 최상면의 높이보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 플러그는 상기 제1 소스/드레인 층 상에 형성된 제1 플러그, 및 상기 제2 소스/드레인 층 상에 형성된 제2 플러그를 포함할 수 있으며, 상기 제2 플러그의 저면의 높이는 상기 제1 플러그의 저면의 높이보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 게이트 전극 및 상기 액티브 핀 상에 형성되어 상기 게이트 전극의 저면 및 측벽을 감싸는 게이트 절연 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 액티브 핀 및 상기 게이트 절연 패턴 사이에 형성된 인터페이스 패턴, 및 상기 게이트 절연 패턴 및 상기 게이트 전극 사이에 형성되어 상기 게이트 전극의 저면 및 측벽을 커버하는 일함수 조절 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 금속 패턴은 텅스텐을 포함하고, 상기 제1 금속 패턴은 티타늄, 코발트 혹은 니켈을 포함할 수 있으며, 상기 금속 실리사이드 패턴은 티타늄 실리사이드, 코발트 실리사이드 혹은 니켈 실리사이드를 포함할 수 있고, 상기 금속 질화 패턴은 티타늄 질화물, 탄탈륨 질화물 혹은 텅스텐 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속 패턴은 티타늄 질화물, 코발트 질화물 혹은 니켈 질화물을 포함할 수 있고, 상기 금속 질화 패턴은 티타늄 질화물, 탄탈륨 질화물 혹은 텅스텐 질화물을 포함할 수 있되, 상기 제1 금속 패턴에 포함된 질소 농도는 상기 금속 질화 패턴에 포함된 질소 농도보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속 패턴의 질소 농도는 상기 금속 질화 패턴의 외측벽으로부터 멀어질수록 점차 낮아질 수 있다.
예시적인 실시예들에 있어서, 상기 금속 질화 패턴에 포함된 질소의 농도는 상부에서 하부로 갈수록 점차 낮아질 수 있다.
예시적인 실시예들에 있어서, 상기 금속 질화 패턴은 3nm 이하의 두께를 가질 수 있고, 상기 제1 금속 패턴은 1nm 내지 10nm의 두께를 가질 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 기판 상에 소스/드레인 층을 형성한다. 상기 소스/드레인 층을 노출시키는 개구를 갖는 층간 절연막을 상기 기판 상에 형성한다. 상기 노출된 소스/드레인 층의 상면, 상기 개구의 측벽 및 상기 층간 절연막 상에 제1 금속막을 형성한다. 상기 제1 금속막 상에 3nm 이하의 두께를 갖도록 금속 질화막을 형성한다. 열처리를 수행하여 상기 제1 금속막 및 상기 소스/드레인 층을 반응시킴으로써, 상기 소스/드레인 층 상에 금속 실리사이드 막을 형성한다. 상기 금속 질화막에 질화 공정을 수행한다. 상기 개구의 나머지 부분을 채우는 제2 금속막을 상기 금속 질화막 상에 형성한다. 상기 층간 절연막 상면이 노출될 때까지 상기 제2 금속막, 상기 금속 질화막 및 상기 제1 금속막을 평탄화하여, 상기 개구의 측벽 상에 형성된 제1 금속 패턴, 상기 금속 실리사이드 막 및 상기 제1 금속 패턴 상에 형성된 금속 질화 패턴, 및 상기 금속 질화 패턴 상에 형성되어 이에 의해 저면 및 측벽이 커버되며 상기 개구의 나머지 부분을 채우는 제2 금속 패턴을 갖는 플러그를 형성한다.
예시적인 실시예들에 있어서, 상기 질화 공정을 수행할 때, 상기 금속 질화막에 플라스마 질화 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 질화 공정을 수행할 때, 질소(N2) 분위기 혹은 암모니아(NH3) 분위기 하에서 350℃ 내지 500℃의 온도에서 상기 금속 질화막을 열처리할 수 있다.
예시적인 실시예들에 있어서, 상기 질화 공정을 수행할 때, 상기 금속 질화막 내의 질소 농도를 증가시키되 산소 농도는 감소시킬 수 있다.
예시적인 실시예들에 있어서, 상기 질화 공정을 수행함에 따라서, 상기 금속 질화막 내의 질소 농도가 하부에서 상부로 갈수록 점차 증가할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 금속막을 형성할 때, 육불화텅스텐(WF6)을 소스 가스로 사용하는 화학 기상 증착 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 육불화텅스텐(WF6)을 소스 가스로 사용하는 화학 기상 증착 공정을 수행함에 따라 발생하는 불소 성분이 상기 금속 질화막에 의해 블로킹되어 상기 제1 금속막 내로 침투하는 것이 방지될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속막을 형성할 때, 상기 제1 금속막이 티타늄, 코발트 혹은 니켈을 포함하도록 형성할 수 있고, 상기 금속 질화막을 형성할 때, 상기 금속 질화막이 티타늄 질화물, 탄탈륨 질화물 혹은 텅스텐 질화물을 포함하도록 형성할 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 기판 상에 소자 분리 패턴을 형성하여, 상기 소자 분리 패턴 상부로 부분적으로 돌출되는 액티브 핀을 정의한다. 상기 액티브 핀 상에 더미 게이트 구조물을 형성한다. 상기 더미 게이트 구조물에 인접한 상기 액티브 핀 상에 소스/드레인 층을 형성한다. 상기 소스/드레인 층을 커버하며 상기 더미 게이트 구조물의 측벽을 둘러싸는 제1 층간 절연막을 상기 기판 상에 형성한다. 상기 더미 게이트 구조물을 게이트 구조물로 치환한다. 상기 게이트 구조물 및 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성한다. 상기 제1 및 제2 층간 절연막들을 부분적으로 제거하여 상기 소스/드레인 층을 노출시키는 제1 개구를 형성한다. 상기 노출된 소스/드레인 층의 상면, 상기 제1 개구의 측벽 및 상기 제2층간 절연막 상에 제1 금속막을 형성한다. 상기 제1 금속막 상에 금속 질화막을 형성한다. 열처리를 수행하여 상기 제1 금속막 및 상기 소스/드레인 층을 반응시킴으로써, 상기 소스/드레인 층 상에 금속 실리사이드 막을 형성한다. 상기 금속 질화막에 질화 공정을 수행한다. 상기 제1 개구의 나머지 부분을 채우는 제2 금속막을 상기 금속 질화막 상에 형성한다. 상기 제2 층간 절연막 상면이 노출될 때까지 상기 제2 금속막, 상기 금속 질화막 및 상기 제1 금속막을 평탄화하여, 상기 제1 개구를 채우는 플러그를 형성한다.
예시적인 실시예들에 있어서, 상기 플러그는 상기 제1 개구의 측벽 상에 형성된 제1 금속 패턴, 상기 금속 실리사이드 막 및 상기 제1 금속 패턴 상에 형성된 금속 질화 패턴, 및 상기 금속 질화 패턴 상에 형성되어 이에 의해 저면 및 측벽이 커버되며, 상기 제1 개구의 나머지 부분을 채우는 제2 금속 패턴을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층을 형성할 때, 상기 게이트 구조물에 인접한 상기 액티브 핀 상에 리세스를 형성하고, 선택적 에피택시얼 성장(SEG) 공정을 수행하여 상기 리세스를 채우면서 상부로 돌출되어, 그 최상면의 높이가 상기 액티브 핀의 최상면보다 높도록 상기 소스/드레인 층을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 소스/드레인 층을 형성할 때, 단결정 실리콘-게르마늄을 포함하는 제1 소스/드레인 층을 형성하고, 단결정 실리콘 혹은 단결정 실리콘 탄화물을 포함하는 제2 소스/드레인 층을 형성할 수 있다. 이때, 상기 제2 소스/드레인 층의 최상면의 높이는 상기 제1 소스/드레인 층의 최상면의 높이보다 높도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 플러그를 형성할 때, 상기 제1 및 제2 소스/드레인 층들 상에 각각 제1 및 제2 플러그들을 형성할 수 있으며, 상기 제2 플러그의 저면의 높이는 상기 제1 플러그의 저면의 높이보다 높도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물을 상기 게이트 구조물로 치환할 때, 상기 더미 게이트 구조물을 제거하여 상기 액티브 핀 상면을 노출시키는 제2 개구를 형성하고, 상기 노출된 상기 액티브 핀 상면, 상기 제2 개구의 측벽 및 상기 제1 층간 절연막 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 상기 제2 개구의 나머지 부분을 채우는 게이트 전극막을 형성하고, 상기 제1 층간 절연막 상면이 노출될 때까지 상기 게이트 전극막 및 상기 게이트 절연막을 평탄화함으로써, 상기 노출된 액티브 핀 상면 및 상기 제2 개구의 측벽 상에 형성된 게이트 절연 패턴, 및 상기 게이트 절연 패턴 상에 형성되어 이에 의해 저면 및 측벽이 커버되며 상기 제2 개구의 나머지 부분을 채우는 게이트 전극을 포함하는 상기 게이트 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 질화 공정을 수행할 때, 상기 금속 질화막에 플라스마 질화 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 질화 공정을 수행할 때, 질소(N2) 분위기 혹은 암모니아(NH3) 분위기 하에서 350℃ 내지 500℃의 온도에서 상기 금속 질화막을 열처리할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 금속막을 형성할 때, 육불화텅스텐(WF6)을 소스 가스로 사용하는 화학 기상 증착 공정을 수행할 수 있으며, 상기 화학 기상 증착 공정을 수행함에 따라 발생하는 불소 성분은 상기 금속 질화막에 의해 블로킹되어 상기 제1 금속막 내로 침투하는 것이 방지될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 금속막을 형성할 때, 상기 제1 금속막이 티타늄, 코발트 혹은 니켈을 포함하도록 형성할 수 있고, 상기 금속 질화막을 형성할 때, 상기 금속 질화막이 티타늄 질화물, 탄탈륨 질화물 혹은 텅스텐 질화물을 포함하도록 형성할 수 있다.
예시적인 실시예들에 따른 플러그에 포함된 금속 질화 패턴은 3nm 이하의 얇은 두께를 가지므로, 상기 플러그에 포함되어 상기 금속 질화 패턴보다 낮은 저항을 갖는 제2 금속 패턴이 큰 부피를 가질 수 있다. 또한, 상기 금속 질화 패턴은 질화 공정에 의해 높은 질소 농도를 가지므로, 질화 공정을 거치지 않아 높은 산소 농도를 갖는 것에 비해 낮은 저항을 가질 수 있다. 이에 따라, 상기 금속 질화 패턴 및 상기 제2 금속 패턴을 포함하는 상기 플러그는 전체적으로 낮은 저항을 가질 수 있다.
또한, 비록 상기 금속 질화 패턴이 얇은 두께를 갖는다 하더라도, 상기 질화 공정에 의해 향상된 배리어 특성을 가지므로, 상기 제2 금속 패턴은 내부에 보이드 없이 치밀하게 형성될 수 있으며, 상기 플러그에 포함된 제1 금속 패턴으로 침투하는 불소의 양이 적어, 상기 제1 금속 패턴과 이를 둘러싸는 층간 절연막의 계면에도 보이드나 심이 발생하지 않을 수 있다. 이에 따라, 상기 제1 및 제2 금속 패턴들을 포함하는 상기 플러그는 우수한 특성을 가질 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 7은 예시적인 실시예들에 따른 플러그를 포함하는 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 8 내지 도 40은 예시적인 실시예들에 따른 플러그를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1 내지 도 7은 예시적인 실시예들에 따른 플러그를 포함하는 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 소스/드레인 층(110)을 형성하고, 기판(100) 및 소스/드레인 층(110)을 커버하는 층간 절연막(120)을 형성한 후, 층간 절연막(120)을 관통하여 소스/드레인 층(110) 상면을 노출시키는 개구(130)를 형성한다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(100) 상에는 각종 소자들(도시되지 않음), 예를 들어, 게이트 구조물, 소자 분리 패턴 등이 더 형성될 수 있으며, 이들은 층간 절연막(120)에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 소스/드레인 층(110)은 기판(100) 상부에 불순물을 주입하여 형성할 수 있다. 이때, 상기 불순물은 예를 들어, 붕소, 알루미늄 등과 같은 p형 불순물, 혹은 인, 비소 등과 같은 n형 불순물을 포함할 수 있다.
이와는 달리, 소스/드레인 층(110)은 기판(100) 상부를 부분적으로 제거하여 리세스(도시되지 않음)를 형성한 후, 상기 리세스 하부의 기판(100) 부분을 시드로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행함으로써, 상기 리세스를 채우도록 형성할 수도 있다. 상기 SEG 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 예를 들어 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층을 포함하는 소스/드레인 층(110)이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수도 있다.
이와는 달리, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스, 및 예를 들어 SiH3CH3 가스와 같은 탄소 소스 가스를 함께 사용하여 수행될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층을 포함하는 소스/드레인 층(110)이 형성될 수 있다. 혹은, 상기 SEG 공정은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스만을 사용하여 수행될 수도 있으며, 이에 따라 단결정 실리콘 층을 포함하는 소스/드레인 층(110)이 형성될 수도 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, 불순물이 도핑된 단결정 실리콘 탄화물 층 혹은 불순물이 도핑된 단결정 실리콘 층을 형성할 수 있다.
소스/드레인 층(110)이 상기 SEG 공정에 의해 형성될 경우, 소스/드레인 층(110)의 상면은 기판(100) 상면과 실질적으로 동일한 높이에 형성될 수도 있고, 혹은 기판(100) 상면보다 높도록 형성될 수도 있다.
층간 절연막(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이와는 달리, 층간 절연막(120)은 저유전 물질, 예를 들어, 탄소가 도핑된 실리콘 산화물(SiCOH), 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ 등과 같은 무기 폴리머 등을 포함할 수도 있다.
개구(130)는 예를 들어, 포토레지스트 패턴(도시되지 않음)을 층간 절연막(120) 상에 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 수행함으로써, 층간 절연막(120)을 관통하도록 형성될 수 있다.
도 2를 참조하면, 상기 노출된 소스/드레인 층(110) 상면, 개구(130)의 측벽 및 층간 절연막(120) 상면에 제1 금속막(140) 및 금속 질화막(150)을 순차적으로 형성한다. 이때, 순차적으로 적층된 제1 금속막(140) 및 금속 질화막(150)은 배리어 막(160)을 형성할 수 있다.
제1 금속막(140)은 소스/드레인 층(110)과 반응하여 금속 실리사이드 막을 형성할 수 있는 물질, 예를 들어, 티타늄, 코발트, 니켈 등과 같은 금속을 포함하도록 형성될 수 있다. 제1 금속막(140)은 예를 들어, 1nm 내지 10nm의 두께로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 금속막(140)은 일정한 두께를 갖도록 컨포멀하게(conformally) 형성될 수 있다.
이와는 달리, 도 3을 참조하면, 제1 금속막(140)은 변동하는 두께를 갖도록 형성될 수도 있다. 예시적인 실시예에 있어서, 제1 금속막(140)은 상기 노출된 소스/드레인 층(110) 상면 및 층간 절연막(120) 상면에 형성된 부분이 개구(130)의 측벽 상에 형성된 부분보다 큰 두께를 갖도록 형성될 수 있다. 일 실시예에 있어서, 상기 노출된 소스/드레인 층(110) 상면 및 층간 절연막(120) 상면에 형성된 제1 금속막(140) 부분은 5nm 내지 10nm의 두께로 형성될 수 있으며, 개구(130)의 측벽 상에 형성된 제1 금속막(140) 부분은 1nm 내외의 두께로 형성될 수 있다.
다만 이하에서는 설명의 편의상, 제1 금속막(140)이 일정한 두께로 컨포멀하게 형성되는 실시예에 대해서만 설명하기로 한다.
금속 질화막(150)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있다. 금속 질화막(150)은 예를 들어, 3nm 이하의 얇은 두께로 형성될 수 있다. 예시적인 실시예들에 있어서, 금속 질화막(150)은 일정한 두께를 갖도록 컨포멀하게 형성될 수 있다.
일 실시예에 있어서, 도 2에 도시된 바와 같이, 금속 질화막(150)은 제1 금속막(140)보다 얇은 두께로 형성될 수 있다. 다른 실시예에 있어서, 상기 노출된 소스/드레인 층(110) 상면 및 층간 절연막(120) 상면에서 금속 질화막(150)은 제1 금속막(140)보다 얇은 두께로 형성되되, 개구(130)의 측벽 상에서 금속 질화막(150)은 제1 금속막(140)보다 두꺼운 두께로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 금속막(140) 및 금속 질화막(150)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등을 수행함으로써 형성될 수 있다.
도 4를 참조하면, 제1 금속막(140) 및 금속 질화막(150)이 형성된 기판(100)에 열처리 공정을 수행하여, 금속 실리사이드 패턴(170)을 형성한다.
예시적인 실시예들에 있어서, 기판(100) 상에 레이저 어닐링(laser annealing) 공정을 수행할 수 있으며, 이에 따라 소스/드레인 층(110) 및 제1 금속막(140)이 서로 반응하여 이들 사이에 금속 실리사이드 패턴(170)이 형성될 수 있다. 상기 레이저 어닐링 공정은 예를 들어, 대략 800℃의 온도에서 수 초간 수행될 수 있다.
한편, 개구(130)의 측벽 및 층간 절연막(120) 상면에 형성된 제1 금속막(140) 부분은 소스/드레인 층(110)과 반응하지 않으므로 잔류할 수 있다.
상기 열처리 공정을 수행함에 따라, 금속 질화막(150)의 배리어 특성이 열화될 수 있다. 즉, 상기 열처리 공정 혹은 그 전후에 금속 질화막(150)의 금속 성분이 산소와 결합할 수 있으며, 이에 따라 금속 질화막(150) 내의 산소 농도가 증가하는 대신 질소 성분은 감소할 수 있다.
그 결과, 이후 금속 질화막(150) 상에 제2 금속막(180, 도 6 참조)을 형성할 때, 금속 질화막(150)이 제2 금속막(180) 형성을 위한 핵형성 역할을 충분히 하지 못할 수 있으며, 이에 따라 제2 금속막(180)이 치밀하게 형성되지 못하고 내부에 보이드(void)나 심(seam)이 발생할 수 있다.
또한, 제2 금속막(180) 형성 시 발생되는 불소 성분이 금속 질화막(150)을 통과하여 제1 금속막(140)까지 침투할 수 있으며, 이에 따라 제1 금속막(140)과 층간 절연막(120)의 계면에 보이드가 발생할 수도 있다.
나아가, 금속 질화막(150) 내의 산소 농도가 증가함에 따라서, 금속 질화막(150)의 저항이 증가할 수 있다.
특히, 예시적인 실시예들에 따른 금속 질화막(150)은 3nm 이하의 얇은 두께를 가지므로, 상기 배리어 특성이 더욱 더 열화될 수 있다.
하지만 도 5를 참조하면, 금속 질화막(150)에 질화 공정을 수행함으로써, 상기 열처리 공정에 의해 열화된 금속 질화막(150)의 배리어 특성을 다시 향상시킬 수 있다.
예시적인 실시예들에 있어서, 상기 질화 공정은 플라스마 질화(Plasma Nitridation: PN) 공정을 포함할 수 있다. 다른 실시예들에 있어서, 상기 질화 공정은 질소(N2) 분위기 혹은 암모니아(NH3) 분위기 하에서 350℃ 내지 500℃의 온도에서 열처리하는 것을 포함할 수 있다.
상기 질화 공정을 수행함에 따라, 금속 질화막(150) 내에서 상기 금속 성분과 결합된 산소가 질소로 치환될 수 있으며, 이에 따라 금속 질화막(150) 내의 산소 농도는 감소하는 반면, 질소 농도는 증가할 수 있다. 그 결과, 상기 열처리 공정에 의해 열화된 배리어 특성이 향상될 수 있으며, 이에 대해서는 도 6을 참조로 다시 설명하기로 한다. 한편, 상기 질화 공정에 의해서, 상기 열처리 공정에 의해 증가된 금속 질화막(150)의 저항이 다시 감소할 수 있다.
일 실시예에 있어서, 상기 질화 공정에 의해, 금속 질화막(150) 하부의 제1 금속막(140)에 포함된 금속 성분과도 질소가 결합할 수 있으며, 이에 따라 제1 금속막(140) 역시 질소를 포함할 수 있다. 다만, 제1 금속막(140)의 질소 농도는 금속 질화막(150)의 질소 농도보다는 낮을 수 있으며, 금속 질화막(150)으로부터 멀어짐에 따라 점차 감소할 수 있다. 일 실시예에 있어서, 제1 금속막(140)의 질소 농도는 금속 질화막(150)과의 계면에서 가장 높을 수 있으며, 이로부터 멀어짐에 따라 점차 감소하여, 층간 절연막(120)과의 계면에서는 실질적으로 0일 수 있다.
한편, 개구(130)의 종횡비(Aspect Ratio: AR)가 큰 경우에는, 상기 질화 공정에 의해 금속 질화막(150)에 주입되는 질소의 양이 위치에 따라 차이가 날 수도 있다. 즉, 일 실시예에 있어서, 금속 실리사이드 패턴(170) 상면 혹은 개구(130)의 저면에 인접하는 금속 질화막(150) 부분에 주입되는 질소의 양은 층간 절연막(120) 상면 혹은 개구(130)의 입구에 인접하는 금속 질화막(150) 부분에 주입되는 질소의 양보다 작을 수 있다. 즉, 금속 질화막(150)의 상부에서 하부로 갈수록 질소 농도가 감소할 수 있다. 또한 이에 따라, 금속 질화막(150)의 상부에서 하부로 갈수록 산소 농도는 증가할 수 있으며, 저항 역시 증가할 수 있다.
도 6을 참조하면, 질화 처리된 금속 질화막(150) 상에 개구(130)의 나머지 부분을 채우는 제2 금속막(180)을 형성할 수 있다.
제2 금속막(180)은 예를 들어, 텅스텐을 포함하도록 형성될 수 있으며, CVD 공정, ALD 공정, PVD 공정 등을 수행하여 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 금속막(180)은 육불화텅스텐(WF6)을 사용하여 CVD 공정을 통해 형성될 수 있다. 상기 CVD 공정에서 사용되는 육불화텅스텐(WF6)으로부터 발생하는 불소 성분은, 비록 3nm 이하의 얇은 두께로 형성되었으나 상기 질화 공정에 의해 배리어 특성이 향상된 금속 질화막(150)에 의해 대부분 차단되어 매우 적은 양만이 제1 금속막(140)까지 침투할 수 있다. 이에 따라, 제1 금속막(140)과 층간 절연막(120)의 계면에 보이드가 발생하는 것이 방지될 수 있다.
또한, 상기 질화 공정에 의해 높은 질소 농도를 갖게 된 금속 질화막(150)은 텅스텐 막 형성 시 핵형성 역할을 충분히 수행할 수 있으며, 이에 따라 내부에 보이드나 심이 없는 텅스텐 막이 치밀하게 형성될 수 있다.
도 7a를 참조하면, 층간 절연막(120) 상면이 노출될 때까지, 제2 금속막(180), 금속 질화막(150) 및 제1 금속막(140)을 평탄화함으로써, 제2 금속 패턴(185), 금속 질화 패턴(155) 및 제1 금속 패턴(145)을 각각 형성할 수 있다.
이때, 금속 질화 패턴(155)은 금속 실리사이드 패턴(170) 상면에 접촉할 수 있으며, 제2 금속 패턴(185)의 저면 및 측벽을 커버할 수 있다. 또한, 제1 금속 패턴(145)은 금속 실리사이드 패턴(170) 상면에 접촉할 수 있으며, 금속 질화 패턴(155)의 외측벽을 커버할 수 있다.
제1 금속 패턴(145) 및 금속 질화 패턴(155)은 배리어 패턴(165)을 형성할 수 있으며, 배리어 패턴(165) 및 제2 금속 패턴(185)은 플러그(195)를 형성할 수 있다. 즉, 플러그(195)는 금속 실리사이드 패턴(170) 상에 형성되어 개구(130)를 채울 수 있다.
전술한 바와 같이, 예시적인 실시예들에 따른 플러그(195)에 포함된 금속 질화 패턴(155)은 3nm 이하의 얇은 두께를 가지므로, 금속 질화 패턴(155)보다 낮은 저항을 갖는 제2 금속 패턴(185)은 큰 부피를 가질 수 있다. 또한, 금속 질화 패턴(155)은 질화 공정에 의해 높은 질소 농도를 가지므로, 질화 공정을 거치지 않아 높은 산소 농도를 갖는 것에 비해 낮은 저항을 가질 수 있다. 이에 따라, 금속 질화 패턴(155) 및 제2 금속 패턴(185)을 포함하는 플러그(195)는 전체적으로 낮은 저항을 가질 수 있다.
또한, 비록 금속 질화 패턴(155)이 얇은 두께를 갖는다 하더라도, 상기 질화 공정에 의해 향상된 배리어 특성을 가지므로, 제2 금속 패턴(185)은 내부에 보이드 없이 치밀하게 형성될 수 있으며, 제1 금속 패턴(145)으로 침투하는 불소의 양이 적어, 제1 금속 패턴(145)과 층간 절연막(120)의 계면에도 보이드나 심이 발생하지 않을 수 있다. 이에 따라, 제1 및 제2 금속 패턴들(145, 185)을 포함하는 플러그(195)는 우수한 특성을 가질 수 있다.
한편, 도 7a에서는 개구(130)의 측벽 상에 형성된 제1 금속 패턴(145)이 금속 질화 패턴(155)에 비해 두꺼운 두께를 갖는 것이 도시되어 있다. 하지만 도 7b를 참조하면, 도 3을 참조로 설명한 바와 같이, 개구(130)의 측벽 상에 형성된 제1 금속 패턴(145)은 금속 질화 패턴(155)에 비해 얇은 두께를 가질 수도 있다.
도 8 내지 도 40은 예시적인 실시예들에 따른 콘택 플러그를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 8, 11, 14, 17, 20, 25, 28, 31 및 36은 상기 반도체 장치를 설명하기 위한 평면도들이고, 도 9-10, 12-13, 15-16, 18-19, 21-24, 26-27, 29-30, 32-35 및 37-40은 상기 반도체 장치를 설명하기 위한 단면도들이다.
이때, 도 9-10, 12 및 29는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 13, 15, 18, 21-22, 26, 30, 32, 34, 37 및 39-40은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 16, 19, 23-24, 27, 33, 35 및 38은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이다.
상기 반도체 장치 제조 방법은 도 1 내지 도 7을 참조로 설명한 반도체 장치 제조 방법에 포함된 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 8 및 도 9를 참조하면, 기판(200) 상부를 부분적으로 식각하여 제1 및 제2 리세스들(212, 214)을 형성하고, 각 제1 및 제2 리세스들(212, 214) 하부를 채우는 소자 분리 패턴(220)을 기판(200) 상에 형성한다.
기판(200)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 영역들(I, II)은 각각 피모스(Positive-channel Metal Oxide Semiconductor: PMOS) 영역 및 엔모스(Negative-channel Metal Oxide Semiconductor: NMOS) 영역일 수 있다. 제1 및 제2 리세스들(212, 214)은 각각 기판(200)의 제1 및 제2 영역들(I, II) 상부에 형성될 수 있다.
예시적인 실시예들에 있어서, 소자 분리 패턴(220)은 제1 및 제2 리세스들(212, 214)을 충분히 채우는 소자 분리막을 기판(200) 상에 형성하고, 기판(200) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 제1 및 제2 리세스들(212, 214) 상부가 노출되도록 상기 소자 분리막 상부를 제거함으로써 형성될 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
기판(200) 상에 소자 분리 패턴(220)이 형성됨에 따라서, 상면이 소자 분리 패턴(220)에 의해 커버된 필드 영역, 및 상면이 소자 분리 패턴(220)에 의해 커버되지 않으며 소자 분리 패턴(220) 상부로 부분적으로 돌출된 제1 및 제2 액티브 영역들(202, 204)이 제1 및 제2 영역들(I, II)에 각각 정의될 수 있다. 이때, 상기 각 액티브 영역들(202, 204)은 액티브 핀으로도 지칭될 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 액티브 핀들(202, 204)은 기판(200) 상면에 평행한 제1 방향으로 연장될 수 있으며, 기판(200) 상면에 평행하고 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 액티브 핀(202)은 소자 분리 패턴(220)에 의해 측벽이 둘러싸인 제1 하부 액티브 패턴(202b), 및 소자 분리 패턴(220) 상면으로 돌출된 제1 상부 액티브 패턴(202a)을 포함할 수 있다. 또한, 제2 액티브 핀(204)은 소자 분리 패턴(220)에 의해 측벽이 둘러싸인 제2 하부 액티브 패턴(204b), 및 소자 분리 패턴(220) 상면으로 돌출된 제2 상부 액티브 패턴(204a)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 상부 액티브 패턴들(202a, 204a)은 각각 제1 및 제2 하부 액티브 패턴들(202b, 204b)에 비해 상기 제2 방향으로의 폭이 미세하게 더 작을 수도 있다.
한편, 도 10을 참조하면, 소자 분리 패턴(220)은 복합막 구조를 가질 수도 있다.
즉, 소자 분리 패턴(220)은 각 제1 및 제2 리세스들(212, 214)의 내벽 상에 순차적으로 적층된 제1 및 제2 라이너들(222, 224)과, 각 제1 및 제2 리세스들(212, 214)의 나머지 부분을 채우며 제2 라이너(224) 상에 형성된 매립 절연막(226)을 포함하도록 형성될 수 있다.
이때, 제1 라이너(222)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 라이너(224)는 예를 들어, 폴리실리콘이나, 혹은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 매립 절연막(226)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 11 내지 도 13을 참조하면, 기판(200)의 제1 및 제2 영역들(I, II) 상에 각각 제1 및 제2 더미(dummy) 게이트 구조물들을 형성할 수 있다.
상기 제1 및 제2 더미 게이트 구조물들은 기판(200)의 제1 및 제2 액티브 핀들(202, 204) 및 소자 분리 패턴(220) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 게이트 마스크 막을 순차적으로 형성하고, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해 상기 더미 게이트 마스크 막을 패터닝하여 제1 및 제2 더미 게이트 마스크들(252, 254)을 형성한 후, 이를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 형성될 수 있다. 이에 따라, 상기 제1 더미 게이트 구조물은 기판(200)의 제1 액티브 핀(202) 및 상기 제2 방향으로 이에 인접하는 소자 분리 패턴(220) 부분 상에 순차적으로 적층된 제1 더미 게이트 절연막 패턴(232), 제1 더미 게이트 전극(242) 및 제1 더미 게이트 마스크(252)를 포함하도록 형성될 수 있으며, 상기 제2 더미 게이트 구조물은 기판(200)의 제2 액티브 핀(204) 및 상기 제2 방향으로 이에 인접하는 소자 분리 패턴(220) 부분 상에 순차적으로 적층된 제2 더미 게이트 절연막 패턴(234), 제2 더미 게이트 전극(244) 및 제2 더미 게이트 마스크(254)를 포함하도록 형성될 수 있다.
상기 더미 게이트 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있고, 상기 더미 게이트 전극막은 예를 들어, 폴리실리콘을 포함하도록 형성될 수 있으며, 상기 더미 게이트 마스크 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 상기 더미 게이트 절연막은 CVD 공정, ALD 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(200) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 제1 및 제2 액티브 핀들(202, 204) 상면에만 형성될 수 있다. 한편, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막 역시 CVD 공정, ALD 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제2 더미 게이트 구조물들은 기판(200)의 각 제1 및 제2 액티브 핀들(202, 204) 및 소자 분리 패턴(220) 상에 상기 제2 방향으로 연장되도록 형성될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 이온 주입 공정을 수행하여, 상기 각 제1 및 제2 더미 게이트 구조물들에 인접하는 제1 및 제2 액티브 핀들(202, 204) 상부에 불순물 영역(도시되지 않음)을 형성할 수도 있다.
도 14 내지 도 16을 참조하면, 상기 각 제1 및 제2 더미 게이트 구조물들의 측벽, 및 제1 및 제2 액티브 핀들(202, 204)의 측벽 상에 제1 및 제2 게이트 스페이서들(262, 264) 및 제1 및 제2 핀 스페이서들(fin spacers)(272, 274)을 각각 형성한다.
예시적인 실시예들에 있어서, 제1 및 제2 게이트 스페이서들(262, 264), 및 제1 및 제2 핀 스페이서들(272, 274)은 상기 제1 및 제2 더미 게이트 구조물들, 제1 및 제2 액티브 핀들(202, 204) 및 소자 분리 패턴(220) 상에 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. 상기 스페이서 막은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN)과 같은 질화물을 포함하도록 형성할 수 있다.
제1 및 제2 게이트 스페이서들(262, 264)은 상기 각 제1 및 제2 더미 게이트 구조물들의 상기 제1 방향으로의 양 측벽 상에 형성될 수 있으며, 제1 및 제2 핀 스페이서들(272, 274)은 각 제1 및 제2 액티브 핀들(202, 204)의 상기 제2 방향으로의 양 측벽 상에 형성될 수 있다.
도 17 내지 도 19를 참조하면, 상기 제1 및 제2 더미 게이트 구조물들에 인접한 제1 및 제2 액티브 핀들(202, 204) 상부를 식각하여 각각 제3 및 제4 리세스들(282, 284)을 형성한다.
구체적으로, 상기 제1 및 제2 더미 게이트 구조물들 및 이의 측벽에 형성된 제1 및 제2 게이트 스페이서들(262, 264)을 식각 마스크로 사용하여 제1 및 제2 액티브 핀들(202, 204) 상부를 제거함으로써 제3 및 제4 리세스들(282, 284)을 각각 형성할 수 있다. 이때, 제1 및 제2 핀 스페이서들(272, 274)도 함께 제거될 수 있다. 도 17 내지 도 19에는 각 제1 및 제2 액티브 핀들(202, 204) 중에서 제1 및 제2 상부 액티브 패턴들(202a, 204a)의 일부가 식각되어 제3 및 제4 리세스들(282, 284)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 각 제3 및 제4 리세스들(282, 284)은 제1 및 제2 상부 액티브 패턴들(202a, 204a)뿐만 아니라 제1 및 제2 하부 액티브 패턴들(202b, 204b)의 일부도 함께 식각되어 형성될 수도 있다.
도 20, 21 및 23을 참조하면, 제3 및 제4 리세스들(282, 284)을 각각 채우는 제1 및 제2 소스/드레인 층들(302, 304)을 제1 및 제2 액티브 핀들(202, 204) 상에 각각 형성한다.
예시적인 실시예들에 있어서, 제1 및 제2 소스/드레인 층들(302, 304)은 제3 및 제4 리세스들(282, 284)에 의해 각각 노출된 제1 및 제2 액티브 핀들(202, 204) 상면을 시드로 사용하는 SEG 공정을 수행함으로써 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 소스/드레인 층(302)은 예를 들어, 디클로로실란(SiH2Cl2) 가스와 같은 실리콘 소스 가스, 사수소화 게르마늄(GeH4) 가스와 같은 게르마늄 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다. 이 경우에 제1 소스/드레인 층(302)은 피모스(PMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
예시적인 실시예들에 있어서, 제2 소스/드레인 층(304)은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스 및 SiH3CH3 가스와 같은 탄소 소스 가스를 함께 사용하여 SEG 공정을 수행함으로써 형성될 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 이와는 달리, 제2 소스/드레인 층(304)은 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스 가스만을 사용하여 SEG 공정을 수행함으로써 형성될 수도 있으며, 이에 따라 단결정 실리콘 층이 형성될 수 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, 불순물이 도핑된 단결정 실리콘 탄화물 층 혹은 불순물이 도핑된 단결정 실리콘 층을 형성할 수 있다. 이에 따라, 제2 소스/드레인 층(304)은 엔모스(NMOS) 트랜지스터의 소스/드레인 영역 기능을 수행할 수 있다.
제1 및 제2 소스/드레인 층들(302, 304)은 수직 및 수평 방향으로 성장하여, 제3 및 제4 리세스들(282, 284)을 채울 뿐만 아니라 상면이 각 제1 및 제2 게이트 스페이서들(262, 264)의 일부와 접촉할 수도 있다. 이때, 각 제1 및 제2 소스/드레인 층들(302, 304)은 상기 제2 방향으로의 단면이 5각형 혹은 6각형에 유사한 형상을 가질 수 있으며, 서로 인접하는 제1 액티브 핀들(202) 혹은 제2 액티브 핀들(204) 사이의 거리가 작을 경우, 서로 인접하여 성장하는 각 제1 및 제2 소스/드레인 층들(302, 304)의 측벽들이 서로 결합되어 하나의 층으로 형성될 수 있다. 도면 상에서는 서로 인접하는 각 제1 액티브 핀들(202) 혹은 서로 인접하는 제2 액티브 핀들(204) 상에서 각각 성장하여 서로 결합된 하나의 제1 및 제2 소스/드레인 층들(302, 304)이 도시되어 있다.
한편, 도 22 및 도 24를 참조하면, 제1 및 제2 소스/드레인 층들(302, 304)은 서로 다른 높이의 상면을 가질 수도 있다.
예시적인 실시예들에 있어서, 제1 영역(I)에 형성되는 제1 소스/드레인 층(302)은 제2 영역(II)에 형성되는 제2 소스/드레인 층(304)보다 낮은 상면을 갖도록 형성될 수 있다.
도 25 내지 도 27을 참조하면, 상기 제1 및 제2 더미 게이트 구조물들, 제1 및 제2 게이트 스페이서들(262, 264), 및 제1 및 제2 소스/드레인 층들(302, 304)을 덮는 절연막(310)을 제1 및 제2 액티브 핀들(202, 204) 및 소자 분리 패턴(220) 상에 충분한 높이로 형성한 후, 상기 제1 및 제2 더미 게이트 구조물에 각각 포함된 제1 및 제2 더미 게이트 전극들(242, 244)의 상면이 노출될 때까지 절연막(310)을 평탄화한다. 이때, 제1 및 제2 더미 게이트 마스크들(252, 254)도 함께 제거될 수 있으며, 제1 및 제2 게이트 스페이서들(262, 264)의 상부도 부분적으로 제거될 수 있다. 한편, 서로 병합되어 하나로 형성된 각 제1 및 제2 소스/드레인 층들(302, 304)과 소자 분리 패턴(220) 사이에는 절연막(310)이 완전히 채워지지 않을 수 있으며, 이에 따라 제1 및 제2 에어 갭들(312, 314)이 각각 형성될 수 있다.
절연막(310)은 예를 들어, 토즈(Tonen SilaZene: TOSZ)와 같은 실리콘 산화물을 포함하도록 형성할 수 있다. 한편, 상기 평탄화 공정은 CMP 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
도 28 내지 도 30을 참조하면, 노출된 제1 및 제2 더미 게이트 전극들(242, 244) 및 그 하부의 제1 및 제2 더미 게이트 절연막 패턴들(232, 234)을 제거하여, 제1 및 제2 게이트 스페이서들(262, 264)의 내측벽 및 제1 및 제2 액티브 핀들(202, 204)의 상면을 각각 노출시키는 제1 및 제2 개구들(도시되지 않음)을 형성하고 이들을 각각 채우는 제1 및 제2 게이트 구조물들(362, 364)을 형성한다.
구체적으로, 상기 제1 및 제2 개구들에 의해 각각 노출된 제1 및 제2 액티브 핀들(202, 204) 상면에 대한 열산화 공정을 수행하여 제1 및 제2 인터페이스 막 패턴들(322, 324)을 각각 형성한 후, 제1 및 제2 인터페이스 막 패턴들(322, 324), 소자 분리 패턴(220), 제1 및 제2 게이트 스페이서들(262, 264) 및 절연막(310) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 상기 제1 및 제2 개구들의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 일함수 조절막 상에 형성한다.
상기 게이트 절연막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함하도록 형성할 수 있으며, CVD 공정 또는 ALD 공정에 의해 형성될 수 있다. 상기 일함수 조절막은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물 혹은 합금을 포함하도록 형성될 수 있으며, 상기 게이트 전극막은 예를 들어, 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속과 이의 질화물을 포함하도록 형성될 수 있다. 이때, 상기 일함수 조절막 및 상기 게이트 전극막은 CVD 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다. 이후, 상기 게이트 전극막에 대해 급속 열처리(Rapid Thermal Annealing: RTA) 공정, 스파이크 RTA(spike-RTA) 공정, 플래시 RTA 공정 또는 레이저 어닐링(laser annealing) 공정 등과 같은 열처리 공정을 더 수행할 수도 있다.
한편, 각 제1 및 제2 인터페이스 막 패턴들(322, 324)은 상기 게이트 절연막 혹은 상기 게이트 전극막과 유사하게, 열산화 공정 대신에 CVD 공정, ALD 공정 등을 통해 형성될 수도 있으며, 이 경우에 제1 및 제2 인터페이스 막 패턴들(322, 324)은 각각 제1 및 제2 액티브 핀들(202, 204) 상면뿐만 아니라 소자 분리 패턴(220) 상면, 및 제1 및 제2 게이트 스페이서들(262, 264)의 내측벽 상에도 각각 형성될 수 있다.
이후, 절연막(310)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 제1 인터페이스 막 패턴(322) 상면, 소자 분리 패턴(220) 상면, 및 제1 게이트 스페이서(262)의 내측벽 상에 순차적으로 적층된 제1 게이트 절연막 패턴(332) 및 제1 일함수 조절막 패턴(342)을 형성하고, 제1 일함수 조절막 패턴(342) 상에 상기 제1 개구의 나머지 부분을 채우는 제1 게이트 전극(352)을 형성할 수 있다. 또한, 제2 인터페이스 막 패턴(324) 상면, 소자 분리 패턴(220) 상면, 및 제2 게이트 스페이서(264)의 내측벽 상에 순차적으로 적층된 제2 게이트 절연막 패턴(334) 및 제2 일함수 조절막 패턴(344)을 형성하고, 제2 일함수 조절막 패턴(344) 상에 상기 제2 개구의 나머지 부분을 채우는 제2 게이트 전극(354)을 형성할 수 있다.
이에 따라, 각 제1 및 제2 게이트 전극들(352, 354)의 저면 및 측벽은 각각 제1 및 제2 일함수 조절막 패턴들(342, 344)에 의해 커버될 수 있다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch-back) 공정에 의해 수행될 수 있다.
순차적으로 적층된 제1 인터페이스 막 패턴(322), 제1 게이트 절연막 패턴(332), 제1 일함수 조절막 패턴(342) 및 제1 게이트 전극(352)은 제1 게이트 구조물(362)을 형성할 수 있으며, 제1 소스/드레인 층(302)과 함께 피모스 트랜지스터를 형성할 수 있다. 또한, 순차적으로 적층된 제2 인터페이스 막 패턴(324), 제2 게이트 절연막 패턴(334), 제2 일함수 조절막 패턴(344) 및 제2 게이트 전극(354)은 제2 게이트 구조물(364)을 형성할 수 있으며, 제2 소스/드레인 층(304)과 함께 엔모스 트랜지스터를 형성할 수 있다.
도 31 내지 도 33을 참조하면, 절연막(310), 제1 및 제2 게이트 구조물들(362, 364), 및 제1 및 제2 게이트 스페이서들(262, 264) 상에 캐핑막(370) 및 제1 층간 절연막(420)을 순차적으로 형성하고, 절연막(310) 및 제1 층간 절연막(420)을 관통하면서 제1 및 제2 소스/드레인 층들(302, 304)의 상면에 각각 노출시키는 제1 및 제2 콘택 홀들(432, 434)을 형성한다.
제1 층간 절연막(420)은 예를 들어, 테오스(Tetra Ethyl Ortho Silicate: TEOS)와 같은 실리콘 산화물을 포함하도록 형성할 수 있다.
도 34 및 도 35를 참조하면, 도 2 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 상기 노출된 제1 및 제2 소스/드레인 층들(302, 304)의 상면, 제1 및 제2 콘택 홀들(432, 434)의 측벽, 및 제1 층간 절연막(420) 상면에 제1 금속막(440) 및 제1 금속 질화막(450)을 순차적으로 형성하고, 열처리 공정을 수행하여 제1 및 제2 소스/드레인 층들(302, 304) 상에 제1 및 제2 금속 실리사이드 패턴들(472, 474)을 각각 형성할 수 있다.
제1 금속막(440)은 예를 들어, 티타늄, 코발트, 니켈 등과 같은 금속을 포함하도록 형성될 수 있으며, 제1 금속 질화막(450)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 금속 질화막(450)은 3nm 이하의 두께를 갖도록 형성될 수 있다.
도 36, 37 및 38a를 참조하면, 도 5 내지 도 7을 참조로 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제1 금속 질화막(450)에 질화 공정을 수행하여 제1 금속 질화막(450)의 배리어 특성을 향상시킴과 동시에 저항을 감소시키고, 제1 금속 질화막(450) 상에 제1 및 제2 콘택 홀들(432, 434)을 채우는 제2 금속막(480)을 형성한 후, 제1 층간 절연막(420) 상면이 노출될 때까지 제2 금속막(480), 제1 금속 질화막(450) 및 제1 금속막(440)을 평탄화할 수 있다.
그 결과, 제1 및 제2 금속 실리사이드 패턴들(472, 474) 상에 제1 및 제2 콘택 홀들(432, 434)을 각각 채우는 제1 및 제2 콘택 플러그들(492, 494)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 콘택 플러그들(492, 494)은 각각 제1 및 제2 게이트 스페이서들(262, 264)에 셀프-얼라인(self-aligned)되도록 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
제2 금속막(480)은 예를 들어, 텅스텐을 포함하도록 형성될 수 있다.
제1 콘택 플러그(492)는 제1 금속 패턴(442) 및 제1 금속 질화 패턴(452)을 포함하는 제1 배리어 패턴(462)과, 제2 금속 패턴(482)을 포함할 수 있으며, 제2 콘택 플러그(494)는 제3 금속 패턴(444) 및 제2 금속 질화 패턴(454)을 포함하는 제2 배리어 패턴(464)과, 제4 금속 패턴(484)을 포함할 수 있다.
이때, 제1 금속 질화 패턴(452)은 제1 금속 실리사이드 패턴(472) 상면에 접촉할 수 있으며, 제2 금속 패턴(482)의 저면 및 측벽을 커버할 수 있다. 또한, 제1 금속 패턴(442)은 제1 금속 실리사이드 패턴(472) 상면에 접촉할 수 있으며, 제1 금속 질화 패턴(452)의 외측벽을 커버할 수 있다. 한편, 제2 금속 질화 패턴(454)은 제2 금속 실리사이드 패턴(474) 상면에 접촉할 수 있으며, 제4 금속 패턴(484)의 저면 및 측벽을 커버할 수 있다. 또한, 제3 금속 패턴(444)은 제2 금속 실리사이드 패턴(474) 상면에 접촉할 수 있으며, 제2 금속 질화 패턴(454)의 외측벽을 커버할 수 있다.
제1 및 제2 콘택 플러그들(492, 494)에 각각 포함된 제1 및 제2 금속 질화 패턴들(452, 454)은 3nm 이하의 얇은 두께를 가지므로, 각 제1 및 제2 금속 질화 패턴들(452, 454)보다 낮은 저항을 갖는 제2 및 제4 금속 패턴들(482, 484)이 큰 부피를 가질 수 있다. 또한, 제1 및 제2 금속 질화 패턴들(452, 454)은 질화 공정에 의해 높은 질소 농도를 가지므로, 질화 공정을 거치지 않아 높은 산소 농도를 갖는 것에 비해 낮은 저항을 가질 수 있다. 이에 따라, 제1 금속 질화 패턴(452) 및 제2 금속 패턴(482)을 포함하는 제1 콘택 플러그(492)와, 제2 금속 질화 패턴(454) 및 제4 금속 패턴(484)을 포함하는 제2 콘택 플러그(494)는 각각 전체적으로 낮은 저항을 가질 수 있다.
또한, 비록 제1 및 제2 금속 질화 패턴들(452, 454)이 얇은 두께를 갖는다 하더라도, 상기 질화 공정에 의해 향상된 배리어 특성을 가지므로, 제2 및 제4 금속 패턴들(482, 484)은 각각 내부에 보이드 없이 치밀하게 형성될 수 있으며, 제1 및 제3 금속 패턴들(442, 444)으로 침투하는 불소의 양이 적어, 제1 금속 패턴(442)과 제1 층간 절연막(420)의 계면 혹은 제3 금속 패턴(444)과 제1 층간 절연막(420)의 계면에도 보이드나 심이 발생하지 않을 수 있다. 이에 따라, 제1 및 제2 금속 패턴들(442, 482)을 포함하는 제1 콘택 플러그(492) 혹은 제3 및 제4 금속 패턴들(444, 484)을 포함하는 제2 콘택 플러그(494)는 우수한 특성을 가질 수 있다.
한편 도 38b를 참조하면, 도 22 및 도 24를 참조로 설명한 바와 같이, 제1 및 제2 소스/드레인 층들(302, 304)이 서로 다른 높이의 상면을 갖도록 형성될 수도 있으며, 이에 따라 이들 상에 각각 형성되는 제1 및 제2 금속 실리사이드 패턴들(472, 474) 역시 서로 다른 높이에 형성될 수 있다. 그 결과, 제1 및 제2 금속 실리사이드 패턴들(472, 474) 상면에 접촉하도록 형성되는 제1 및 제2 콘택 플러그들(492, 494)의 저면의 높이가 서로 다를 수 있다. 예시적인 실시예들에 있어서, 제2 영역(II)에 형성되는 제2 콘택 플러그(494)의 저면의 높이는 제1 영역(I)에 형성되는 제1 콘택 플러그(492)의 저면의 높이보다 높을 수 있다.
도 39를 참조하면, 제1 층간 절연막(420), 및 제1 및 제2 콘택 플러그들(492, 494) 상에 제1 식각 저지막(500) 및 제2 층간 절연막(510)을 순차적으로 형성한 후, 이들을 관통하여 제1 및 제2 콘택 플러그들(492, 494) 상면에 접촉하는 제3 콘택 플러그(562)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 콘택 플러그(562)는 싱글 다마신(single damascene) 공정에 의해 형성될 수 있으나, 반드시 이에 한정되지는 않으며, 예를 들어 듀얼 다마신(dual damascene) 공정에 의해 형성될 수도 있다.
제3 콘택 플러그(562)가 싱글 다마신 공정에 의해 형성되는 경우, 제2 층간 절연막(510) 및 식각 저지막(500)을 관통하여 제1 및 제2 콘택 플러그들(492, 494)의 상면을 노출시키는 제3 콘택 홀(도시되지 않음)을 형성하고, 상기 노출된 제1 및 제2 콘택 플러그들(492, 494)의 상면, 상기 제3 콘택 홀의 측벽 및 제2 층간 절연막(510) 상면에 제3 금속막 및 제2 금속 질화막을 순차적으로 형성한 후, 상기 제2 금속 질화막 상에 상기 제3 콘택 홀의 나머지 부분을 채우는 제4 금속막을 형성한다. 이후, 제2 층간 절연막(510) 상면이 노출될 때까지 상기 제4 금속막, 상기 제2 금속 질화막 및 상기 제3 금속막을 평탄화함으로써, 상기 노출된 제1 및 제2 콘택 플러그들(492, 494)의 상면에 접촉하며 상기 제3 콘택 홀을 채우는 제3 콘택 플러그(562)를 형성할 수 있다.
상기 제3 금속막은 예를 들어, 티타늄, 탄탈륨 등의 금속을 포함하도록 형성될 수 있고, 상기 제2 금속 질화막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있으며, 상기 제4 금속막은 예를 들어 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 금속막 및 상기 제2 금속 질화막을 형성한 후, 상기 제2 금속 질화막에 질화 공정을 더 수행할 수 있다. 하지만, 상기 제3 금속막 및 상기 제2 금속 질화막을 형성한 후 열처리 공정을 수행하지 않은 경우라면, 상기 질화 공정이 필수적이지는 않을 수 있다. 특히, 상기 제4 금속막이 텅스텐 이외의 물질, 예를 들어 구리나 알루미늄을 포함하도록 형성되는 경우엔, 상기 질화 공정은 수행하지 않고 생략될 수 있다.
한편, 제3 콘택 플러그(562)는 제5 금속 패턴(522) 및 제3 금속 질화 패턴(532)을 포함하는 제3 배리어 패턴(542)과, 제6 금속 패턴(552)을 포함할 수 있다. 이때, 제3 금속 질화 패턴(532)은 제1 콘택 플러그(492) 혹은 제2 콘택 플러그(494)의 상면에 접촉할 수 있으며, 제6 금속 패턴(552)의 저면 및 측벽을 커버할 수 있다. 또한, 제5 금속 패턴(522)은 제1 콘택 플러그(492) 혹은 제2 콘택 플러그(494)의 상면에 접촉할 수 있으며, 제3 금속 질화 패턴(532)의 외측벽을 커버할 수 있다.
도 40을 참조하면, 제2 층간 절연막(510) 및 제3 콘택 플러그(562) 상에 제2 식각 저지막(570) 및 제3 층간 절연막(580)을 순차적으로 형성한 후, 이들을 관통하여 제3 콘택 플러그(562) 상면에 접촉하는 배선 구조물(632)을 형성할 수 있다.
예시적인 실시예들에 있어서, 배선 구조물(632)은 듀얼 다마신 공정에 의해 형성될 수 있으나, 반드시 이에 한정되지는 않으며, 예를 들어 싱글 다마신 공정에 의해 형성될 수도 있다.
배선 구조물(632)이 듀얼 다마신 공정에 의해 형성되는 경우, 제3 층간 절연막(580) 상에 제1 및 제2 식각 마스크들(도시되지 않음)을 순차적으로 형성하고, 이들을 사용하여 제3 층간 절연막(580) 상부를 부분적으로 식각한 후, 상기 제2 식각 마스크를 제거하고 제3 층간 절연막(580)을 전면적으로 식각함으로써, 제3 층간 절연막(580) 하부를 관통하면 제3 콘택 플러그(562) 상면을 노출시키는 비아 홀(도시되지 않음), 및 이에 연통되면서 제3 층간 절연막(580) 상부를 관통하는 트렌치(도시되지 않음)를 형성할 수 있다. 이후, 상기 노출된 제3 콘택 플러그(562)의 상면, 상기 비아 홀 및 상기 트렌치의 측벽 및 저면, 및 제3 층간 절연막(580) 상면에 제5 금속막 및 제3 금속 질화막을 순차적으로 형성한 후, 상기 제3 금속 질화막 상에 상기 비아 홀 및 상기 트렌치의 나머지 부분을 채우는 제6 금속막을 형성한다. 이후, 제3 층간 절연막(580) 상면이 노출될 때까지 상기 제6 금속막, 상기 제3 금속 질화막 및 상기 제5 금속막을 평탄화함으로써, 상기 노출된 제3 콘택 플러그(562)의 상면에 접촉하며 상기 비아 홀 및 상기 트렌치를 채우는 배선 구조물(632)을 형성할 수 있다.
상기 제5 금속막은 예를 들어, 티타늄, 탄탈륨 등의 금속을 포함하도록 형성될 수 있고, 상기 제3 금속 질화막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있으며, 상기 제6 금속막은 예를 들어 구리, 알루미늄, 텅스텐 등과 같은 금속을 포함하도록 형성될 수 있다.
한편, 상기 제2 금속 질화막에 대한 설명에서와 마찬가지로, 상기 제3 금속 질화막에 대한 질화 공정은 필수적이지 않으며, 생략될 수 있다.
한편, 배선 구조물(632)은 제7 금속 패턴(592) 및 제4 금속 질화 패턴(602)을 포함하는 제4 배리어 패턴(612)과, 제8 금속 패턴(622)을 포함할 수 있다. 이때, 제4 금속 질화 패턴(602)은 제3 콘택 플러그(562)의 상면에 접촉할 수 있으며, 제8 금속 패턴(622)의 저면 및 측벽을 커버할 수 있다. 또한, 제8 금속 패턴(622)은 제3 콘택 플러그(562)의 상면에 접촉할 수 있으며, 제4 금속 질화 패턴(602)의 외측벽을 커버할 수 있다.
전술한 공정들을 통해 상기 반도체 장치를 완성할 수 있다.
전술한 반도체 장치 제조 방법은 콘택 플러그, 혹은 배선을 포함하는 다양한 메모리 장치 및 시스템을 제조하는 데 사용될 수 있다. 예를 들어, 상기 반도체 장치 제조 방법은 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자에 포함되는 콘택 플러그 혹은 배선 형성 방법에 적용될 수 있다. 혹은 상기 반도체 장치 제조 방법은 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치에 사용되는 콘택 플러그가 배선 형성 방법에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 기판 110: 소스/드레인 층
120: 층간 절연막 130: 개구
140, 180: 제1, 제2 금속막 145, 185: 제1, 제2 금속 패턴
150: 금속 질화막 155: 금속 질화 패턴
160: 배리어 막 170: 금속 실리사이드 패턴
195: 플러그
302, 304: 제1, 제2 소스/드레인 층
420, 510, 580: 제1, 제2, 제3 층간 절연막
440, 480: 제1, 제2 금속막
442, 482, 444, 484: 제1, 제2 , 제3, 제4 금속 패턴
452, 454, 532, 602: 제1, 제2, 제3, 제4 금속 질화 패턴
450: 제1 금속 질화막
472, 474: 제1 및 제2 금속 실리사이드 패턴
492, 494, 562: 제1, 제2, 제3 콘택 플러그
522, 552, 592, 622: 제5, 제6, 제7, 제8 금속 패턴
632: 배선 구조물

Claims (20)

  1. 기판 상에 형성된 소스/드레인 층;
    상기 소스/드레인 층 상에 형성된 금속 실리사이드 패턴; 및
    상기 금속 실리사이드 패턴 상에 형성된 플러그를 포함하며,
    상기 플러그는
    제2 금속 패턴;
    상기 금속 실리사이드 패턴 상면에 접촉하여 상기 제2 금속 패턴의 저면 및 측벽을 커버하는 금속 질화 패턴; 및
    상기 금속 실리사이드 패턴 상면에 접촉하며 상기 금속 질화 패턴의 외측벽을 커버하는 제1 금속 패턴을 포함하는 반도체 장치.
  2. 삭제
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  7. 제 1 항에 있어서, 상기 제1 금속 패턴은 티타늄 질화물, 코발트 질화물 혹은 니켈 질화물을 포함하고, 상기 금속 질화 패턴은 티타늄 질화물, 탄탈륨 질화물 혹은 텅스텐 질화물을 포함하되, 상기 제1 금속 패턴에 포함된 질소 농도는 상기 금속 질화 패턴에 포함된 질소 농도보다 낮은 반도체 장치.
  8. 제 7 항에 있어서, 상기 제1 금속 패턴의 질소 농도는 상기 금속 질화 패턴의 외측벽으로부터 멀어질수록 점차 낮아지는 반도체 장치.
  9. 제 1 항에 있어서, 상기 금속 질화 패턴에 포함된 질소의 농도는 상부에서 하부로 갈수록 점차 낮아지는 반도체 장치.
  10. 제 1 항에 있어서, 상기 금속 질화 패턴은 산소를 더 포함하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 금속 질화 패턴에 포함된 산소의 농도는 상부에서 하부로 갈수록 점차 높아지는 반도체 장치.
  12. 기판 상에 형성된 소자 분리 패턴 상부로 부분적으로 돌출된 액티브 핀;
    상기 액티브 핀 상에 형성된 게이트 구조물;
    상기 게이트 구조물에 인접한 상기 액티브 핀 상에 형성된 소스/드레인 층;
    상기 소스/드레인 층 상에 형성된 금속 실리사이드 패턴; 및
    상기 금속 실리사이드 패턴 상에 형성된 플러그를 포함하며,
    상기 플러그는
    제2 금속 패턴;
    상기 금속 실리사이드 패턴 상면에 접촉하여 상기 제2 금속 패턴의 저면 및 측벽을 커버하는 금속 질화 패턴; 및
    상기 금속 실리사이드 패턴 상면에 접촉하여 상기 금속 질화 패턴의 외측벽을 커버하며, 상기 금속 실리사이드 패턴과 동일한 금속을 포함하는 제1 금속 패턴을 포함하는 반도체 장치.
  13. 제 12 항에 있어서, 상기 소스/드레인 층은 상기 게이트 구조물에 인접한 상기 액티브 핀 상에 형성된 리세스를 채우면서 상부로 돌출되어, 그 최상면의 높이가 상기 액티브 핀의 최상면보다 높은 반도체 장치.
  14. 제 12 항에 있어서, 상기 소스/드레인 층은,
    단결정 실리콘-게르마늄을 포함하는 제1 소스/드레인 층; 및
    단결정 실리콘 혹은 단결정 실리콘 탄화물을 포함하는 제2 소스/드레인 층을 포함하며,
    상기 제2 소스/드레인 층의 최상면의 높이는 상기 제1 소스/드레인 층의 최상면의 높이보다 높은 반도체 장치.
  15. 제 14 항에 있어서, 상기 플러그는,
    상기 제1 소스/드레인 층 상에 형성된 제1 플러그; 및
    상기 제2 소스/드레인 층 상에 형성된 제2 플러그를 포함하며,
    상기 제2 플러그의 저면의 높이는 상기 제1 플러그의 저면의 높이보다 높은 반도체 장치.
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