TWI807388B - 半導體結構及其製作方法 - Google Patents

半導體結構及其製作方法 Download PDF

Info

Publication number
TWI807388B
TWI807388B TW110129524A TW110129524A TWI807388B TW I807388 B TWI807388 B TW I807388B TW 110129524 A TW110129524 A TW 110129524A TW 110129524 A TW110129524 A TW 110129524A TW I807388 B TWI807388 B TW I807388B
Authority
TW
Taiwan
Prior art keywords
fin structure
feature
type epitaxial
epitaxial source
drain
Prior art date
Application number
TW110129524A
Other languages
English (en)
Other versions
TW202243255A (zh
Inventor
爾 沙哈吉Ｂ 摩
張正偉
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202243255A publication Critical patent/TW202243255A/zh
Application granted granted Critical
Publication of TWI807388B publication Critical patent/TWI807388B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET

Abstract

一種半導體結構包含基材之上的n型磊晶源極/汲極特徵(NEPI)及p型磊晶源極/汲極特徵(PEPI)，其中NEPI的頂部表面低於PEPI的頂部表面。半導體結構進一步包含設置在NEPI的頂部表面及PEPI的頂部表面上的金屬化合物特徵；設置在金屬化合物特徵上並在NEPI及PEPI二者之上的觸點特徵；以及設置在觸點特徵之上及在NEPI之上的通孔結構，其中通孔結構部分地位於觸點特徵中。

Description

半導體結構及其製作方法
本揭露是關於一種半導體結構及其製作方法。
半導體積體電路系統(IC)產業已經歷快速的成長。在積體電路材料及設計方面之技術進步已產生數代積體電路，其中每一世代均比前一世代具有更小、更複雜的電路。在IC演進的過程中，已總體上增加功能密度(即，每個晶片面積之互連接元件的數量)，而降低幾何大小(即，使用生製作程可創建的最小組件(或線路))。此種按比例縮小的製程總體上可藉由增加生產效率及減低關聯的成本而提供效益。然而，此等按比例縮小亦已增加處理及製造IC的複雜性且，為了實現此等演進，需要在IC處理及製造方面進行類似的開發。進步的一個領域是源極/汲極(S/D)特徵及落在S/D特徵上的導電特徵。舉例而言，如何形成S/D特徵，使得可減少S/D特徵與導電特徵間的串聯電阻。
根據本揭露內容的一些實施方式，一種半導體結構包含基材之上的n型磊晶源極/汲極特徵及p型磊晶源極/汲極特徵，其中n型磊晶源極/汲極特徵的頂部表面低於p型磊晶源極/汲極特徵的頂部表面。半導體結構進一步包含設置在n型磊晶源極/汲極特徵的頂部表面及p型磊晶源極/汲極特徵的頂部表面上的金屬化合物特徵；設置在金屬化合物特徵上並在n型磊晶源極/汲極特徵及p型磊晶源極/汲極特徵二者之上的觸點特徵；以及設置在觸點特徵之上及在n型磊晶源極/汲極特徵之上的通孔結構，其中通孔結構部分地位於觸點特徵中。
根據本揭露內容的一些實施方式，一種半導體結構包含在基材之上的第一鰭狀結構及第二鰭狀結構，在第一鰭狀結構的凹陷部分上成長的n型磊晶源極/汲極特徵，其中n型磊晶源極/汲極特徵的高度大於在最寬部分處所量測的n型磊晶源極/汲極特徵的臨界尺寸的至少1.5倍；在第二鰭狀結構的凹陷部分上成長的p型磊晶源極/汲極特徵，其中p型磊晶源極/汲極特徵的最頂部表面高於n型磊晶源極/汲極特徵的最頂部表面。半導體結構進一步包含在基材上方及n型磊晶源極/汲極特徵與p型磊晶源極/汲極特徵間的介電鰭狀結構，其中n型磊晶源極/汲極特徵與介電鰭狀結構間的最短水平距離大於p型磊晶源極/汲極特徵與介電鰭狀結構間的最短水平距離。半導體結構進一步包含設置在n型磊晶源極/汲極特徵、p型磊晶源極/汲極特徵、 及介電鰭狀結構之上的金屬化合物特徵；設置在金屬化合物特徵上的觸點特徵；以及設置在觸點特徵之上及在n型磊晶源極/汲極特徵正上方的通孔結構，其中通孔結構部分地延伸至觸點特徵中。
根據本揭露內容的一些實施方式，一種半導體結構的製作方法，其包含提供具有基材的結構、在基材之上的隔離結構、從基材延伸並在隔離結構上方突出的第一半導體鰭狀結構及第二半導體鰭狀結構、從隔離結構並在第一半導體鰭狀結構與第二半導體鰭狀結構間延伸的介電鰭狀結構、及分別在第一半導體鰭狀結構及第二半導體鰭狀結構的側壁上的第二介電間隔件。方法進一步包含形成覆蓋第二半導體鰭狀結構及第二介電間隔件並暴露第一半導體鰭狀結構及第一介電間隔件的一第一蝕刻遮罩且通過第一蝕刻遮罩刻蝕第一半導體鰭狀結構及第一介電間隔件，而獲得第一半導體鰭狀結構的一凹陷部分，其中第一介電間隔件的其餘部分具有一第一高度；此方法進一步包含在第一半導體鰭狀結構的凹陷部分上磊晶成長n型源極/汲極特徵，其中n型源極/汲極特徵的最頂部表面高於第一半導體鰭狀結構的最頂部表面達第一凸起高度；方法進一步包含去除第一蝕刻遮罩；形成第二蝕刻遮罩，第二蝕刻遮罩覆蓋n型源極/汲極特徵、第一半導體鰭狀結構及第一介電間隔件的其餘部分、並暴露第二半導體鰭狀結構及第二介電間隔件；以及通過第二蝕刻遮罩刻蝕第二半導體鰭狀結構及第二介電間隔件，而獲得第二半導體鰭狀結構的凹陷部 分，其中第二介電間隔件其餘部分具有大於第一高度的第二高度。此方法進一步包含在第二半導體鰭狀結構的凹陷部分上磊晶成長p型源極/汲極特徵，其中p型源極/汲極特徵的最頂部表面高於第二半導體鰭狀結構的最頂部表面達第二凸起高度，第二凸起高度大於第一凸起高度。
D1,D2:距離
H1~H8:高度
T1~T16:溫度
W1~W4:寬度
X,Z:方向
10:方法
12~38:操作
100:半導體元件/元件
102:基材
103:鰭狀結構
103a:基底部分
103b:上部分
104n,104p:S/D特徵
104p-1~104p-4:層
105:隔離結構
106:閘極堆疊
106A:閘極介電層
106B:閘極電極層
107,107n,107p:鰭狀結構側壁間隔件
108:閘極間隔件
110:觸點蝕刻停止層(CESL)
111:介電鰭狀結構
111a~111c:介電層
112:層間介電層(ILD)
127,129:阻擋層/導電阻擋層
128:金屬化合物特徵
130:S/D觸點
134~138:介電層
139:通孔孔洞
140:S/D觸點通孔柱塞/通孔柱塞
150n,150p:溝槽
290,292:蝕刻遮罩
當與隨附圖示一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。茲強調，根據此產業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加或減少各種特徵的尺寸。
第1A圖以部分圖示根據本揭露內容的實施例，處於製造階段的半導體元件的立體視圖。
第1B-1、1B-2、1B-3、及1B-4圖分別以部分圖示根據本揭露內容的實施例，在製造階段中，第1A圖的半導體元件在S/D區中及沿著第1A圖的B-B線剖開的截面視圖。
第1C及1D圖分別以部分圖示根據本揭露內容的實施例，在製造階段中，沿著第1A圖的C-C線及D-D線的第1A圖的半導體元件的截面視圖。
第2A及2B圖圖示根據本揭露內容的實施例，形成半導體元件的方法的流程圖。
第3、4、5、6、7、8、9、10、11、12、13、14、15、 16、17、18、19、20、及21圖為根據本揭露內容的實施例，根據第2A-2B圖中的方法的各種製造階段期間，沿著第1A圖中的B-B線的第1A圖中的元件，半導體元件一部分的截面視圖。
第22及23圖分別圖示根據本揭露內容的實施例，用於形成NEPI及PEPI的一些製程條件。
後文揭露內容提供用於實行所提供的標的的不同特徵的許多不同的實施例或範例。後文描述組件及佈置之特定範例以簡化本揭露內容。當然，此等僅為範例且未意圖具限制性。舉例而言，在後文的描述中，在第二特徵之上或上之第一特徵的形成可包含以直接接觸方式形成第一特徵及第二特徵的實施例，且亦可包含在第一特徵與第二特徵間形成額外特徵，使得第一特徵及第二特徵可不直接接觸之實施例。此外，在各種範例中，本揭露內容可能重複元件符號及/或字母。此重複係出於簡單及清楚的目的，且重複本身並不規範所論述的各種實施例及/或配置間之關係。
進一步地，為便於描述，本文中可使用諸如「在...之下」、「在...下方」、「較低」、「在...上方」、「較高」、及類似者的空間相對術語，以描述圖式中所例示之一個元件或特徵與另一元件(等)或特徵(等)的關係。除圖式中所描繪之定向之外，空間相對術語亦意圖涵蓋元件在 使用或操作中之不同定向。設備能以其他方式定向(旋轉90度或以其他定向)，且本文中使用之空間相對描述語可同樣以相應的方式解釋。更進一步地，當用「約」，「大約」、及類似者描述數字或數字的範圍時，除非另作說明，該術語涵蓋所描述數字的某些變化(諸如+/-10%或其他變數)以內的數字，是鑑於本文中所揭露的特定技術，根據此項技藝者的知識決定。舉例而言，術語「約5奈米」的範圍可涵蓋從4.5奈米至5.5奈米、4.0奈米至5.0奈米等範圍內尺寸。
本申請案關於一種半導體製作製程及其結構，更具體地，涉及提供一種磊晶成長的源極/汲極(S/D)結構，其在S/D觸點及通孔形成製程期間保持形成在其上的金屬化合物特徵(諸如矽化物)的完整性。磊晶成長的S/D結構亦稱作EPI結構。在先進技術節點中，在單一鰭狀結構之上形成一些電晶體(即，在單一半導體鰭狀結構上形成具有通道、源極、及汲極)。此等元件通常具有比p型源極/汲極EPI結構(PEPI)及原始鰭狀結構更高得多的n型源極/汲極EPI結構(NEPI)。由於具有較高的NEPI結構，直接在NEPI上方形成的金屬化合物特徵(諸如TiSi)亦高於在PEPI正上方的對應金屬化合物特徵。當形成S/D觸點通孔(即，落在S/D觸點上的通孔)時，可形成非常接近NEPI上的金屬化合物特徵的通孔。這可能會導致問題。舉例而言，在形成S/D觸點通孔期間，可能會將一些化學元素諸如氟擴散至金屬化合物特徵中，而不利地增加金屬 化合物特徵的電阻率。本揭露內容的目的為解決與先進技術節點中的單一鰭狀結構EPI結構相關聯的上述問題及其他問題。將參照第1A至21圖進一步論述本揭露內容的此等及其他態樣，描繪單一單鰭狀結構FinFET的結構及其形成製程。熟習此項技藝者應當理解，所揭露的結構及方法可應用於其他類型的元件，諸如全環繞閘極(gate-all-around，GAA)元件(例如，GAA奈米線材或GAA奈米片材元件)。
第1A圖以部分圖示根據本揭露內容的實施例，處於製造階段的半導體元件的立體視圖。第1B-1、1B-2、1B-3、及1B-4以部分圖示根據一些實施例，半導體元件100沿著第1A圖的B-B線的截面視圖。第1C及1D圖分別以部分圖示根據實施例，半導體元件100沿著第1A圖的C-C線及D-D線的截面視圖。提供半導體元件100(或元件100為出於例示的目，且不必將本揭露內容的實施例限制成任何數量的元件、任何數量的區或結構、或區的任何配置。此外，元件100可為在IC或其一部分的處理期間中製作造的中間元件或結構，其可包括靜態隨機存取記憶體(static random access memory，SRAM)及/或邏輯電路、被動組件諸如電阻器、電容器及電感器、及主動組件諸如p型場效應電晶體(p-type field effect transistors，PFET)、n型FET(NFET)、多閘極FET諸如FinFET)、GAA元件、金屬氧化物半導體場效應電晶體(metal-oxide semiconductor field effect transistor，MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體、雙極電晶體、高電壓電晶體、高頻電晶體、其他儲存單元、及其等的組合。
共同地參照第1A，1B-1、1C、及1D圖，在所描繪的實施例中，元件100包含具有NMOSFET(諸如NMOS FinFET及PMOSFET(諸如PMOS FinFET)二者的CMOS電晶體。元件100包含基材102及形成在基材102中或基材102上的各種特徵。元件100進一步包含從基材102延伸的半導體鰭狀結構(或簡單地稱，鰭狀結構)103。藉由隔離結構105分離鰭狀結構103的下區段。元件100進一步包含在鰭狀結構103的凹陷部分之上並在閘極堆疊106的兩側上與鰭狀結構103及S/D特徵的通道區毗鄰的閘極堆疊(或閘極結構)106。將NMOSFET的S/D特徵表示成104n、將PMOSFET的S/D特徵表示成104p。元件100進一步包含在閘極堆疊106的側壁上的閘極間隔件108，及在鰭狀結構103的側壁上的鰭狀結構側壁(fin sidewall，FSW)間隔件107。將用於NMOSFET的鰭狀結構103的側壁上的鰭狀結構側壁間隔件107表示成107n，而將用於PMOSFET的鰭狀結構103的側壁上的鰭狀結構側壁間隔件107表示成107p。在所描繪的實施例中，將鰭狀結構側壁間隔件107n及107p設置在隔離結構105的頂部表面上，且鰭狀結構側壁間隔件107n短於鰭狀結構側壁間隔件107p。藉由介 電鰭狀結構111將NMOSFET及PMOSFET的通道區暨S/D特徵104n及104p分離，該鰭狀結構部分地延伸至隔離結構105中。元件100進一步包含一個或更多個介電層，諸如閘極間隔件108及S/D特徵104n及104p之上的觸點蝕刻停止層(CESL)110，CESL110之上的介電層(或層間介電層或ILD)112，及在毗鄰閘極間隔件108間的間隙中的填充、及設置於ILD112上的其他介電層134、136、及138。為簡單起見，在第1A圖中將介電層110、112、134、136、及138共同地圖示成虛線框。元件100可包含未在第1A圖中所圖示的其他特徵。參照第1B-1圖，元件100進一步包含在S/D特徵104n與104p及介電鰭狀結構111之上形成的金屬化合物特徵128。在一些實施例中，金屬化合物特徵128包含矽化物，諸如矽化鈦。在金屬化合物特徵128之上，元件100進一步包含阻擋層127及129，S/D觸點130、及S/D觸點通孔柱塞140的。在後文進一步描述元件100的各種特徵(或組件)。
在本實施例中，基材102為矽(Si)基材。在替代實施例中，基材102包含其他元素型半導體，諸如鍺(Ge)；鍺；鍺；以及鍺；化合物半導體，諸如碳化矽(SiC)；砷化鎵(GaAs)；砷化銦(InAs)；以及磷化銦(InP)；或合金半導體，諸如碳化矽鍺(SiGeC)；磷化砷化鎵(GaAsP)；以及磷化鎵銦(GaInP)。在一些實施例中，基材102可包含絕緣體上的矽(SOI)基材，被應變、及/或應力化以加強性能，包含磊晶區、摻雜區、及/或包含其他合適的特徵及 層。
鰭狀結構103包含一層或更多層的半導體材料，諸如矽或矽鍺。在一些實施例中(舉例而言，用於GAA電晶體的實施例)，鰭狀結構103包含彼此之交替地堆疊的多個半導體材料層，舉例而言，具有交替地堆疊的多個矽層及多個矽鍺層。在如第1A及1B-1圖中所圖示的實施例中，每個鰭狀結構103包含在基材102之上的基底部分103a及在基底部分103a之上的上部分103b。在一些實施例中，將基底部分103a直接連接至基材102，而將上部分103b直接連接至基底部分103a。在一些實施例中，基底部分103a包含與基材102相同的材料，且上部分103b包含與基底部分103a不同的材料。舉例而言，基底部分103a包含矽，而上部分103b包含矽鍺或磷摻雜的矽。在一些實施例中，上部分103b的底部表面\約與隔離結構105的頂部表面齊平。每個鰭狀結構103具有，舉例而言，約40奈米至約80奈米的高度H1。相應源極/汲極區中的上部分103b為凹陷的(上部分103b的此部分稱作凹陷的上部分103b)，且源極/汲極區中的上部分103b低於通道區中的上部分103b。將S/D特徵104n及104p設置在凹陷的上部分103b上。在S/D特徵104p之下方的凹陷的上部分103b高於在S/D特徵104n之下的凹陷的上部分103b。可藉由任何合適的方法圖案化鰭狀結構103。舉例而言，可使用一個或更多個光微影製程，包含雙圖案化或多圖案化製程，以圖案化鰭狀結構103。通常 而言，雙圖案化或多圖案化製程結合光微影製程及自對準製程，而允許待創建之圖案化具有，舉例而言，比其他使用單一、直接光微影製程所能獲得之間距更小的間距。舉例而言，在一個實施例中，使用光微影製程，以在基材之上形成犠牲層並圖案化犠牲層。使用自對準製程，以在圖案化的犠牲層旁邊形成間隔件。接著去除犧牲層，且接著可將其餘的間隔件或心軸用作遮罩元素，以圖案化鰭狀結構103。舉例而言，遮罩元素可用於將凹陷蝕刻至基材102之上或中的半導體層中，而將鰭狀結構103留在基材102上。
S/D特徵104(104n及104p)可包含磊晶半導體材料，舉例而言，用於施加適當的應力並增強元件100的性能。在本實施例中，S/D特徵104n包含磊晶成長的矽，該矽摻雜有一種或更多種諸如砷(As)或磷(P)的n型摻雜劑；S/D特徵104p包含磊晶成長的矽鍺(SiGe)合金，該合金中摻有一種或更多種p型摻雜劑諸如硼(B)或銦(In)。在本實施例中，在單一鰭狀結構103上成長每個S/D特徵104n及104p。這對於諸如SRAM單元之類的小型元件進一步增加元件密度為有利的。在實作中，藉由將凹陷蝕刻至鰭狀結構103中並在其上磊晶成長Si或SiGe而形成S/D特徵104n及104p。進一步地，每個S/D特徵104n及104p可包含多個層。S/D特徵104n具有條形形狀，其高度大於其臨界尺寸(critical dimension，CD，其為S/D特徵的最寬部分的寬度)。S/D特徵104p具有 菱形形狀。
參照第1B-2、1B-3、及1C圖(為簡單起見，並未在此等圖中圖示所有特徵)，S/D特徵104n的最頂部表面高於鰭狀結構103的最頂部表面(鰭狀結構103的未凹陷部分或閘極103之下的鰭狀結構103的部分)達尺寸H5。此尺寸稱作凸起高度(raised height)。參照第1B-2、1B-4、及1D圖(為簡單起見，並未在此等圖中圖示所有特徵)，S/D特徵104p的最頂部表面高於鰭狀結構103的最頂部表面(鰭狀結構103的未凹陷部分或閘極103之下的鰭狀結構103的部分)達尺寸H6。換言之，S/D特徵104p具有凸起的高度H6。在本實施例中，H6大於H5。在一些實施例中，H6大於H5達2奈米或更多。在另一實施例中，H6約為H5的兩倍。在一些實施例中，凸起的高度H5在約0奈米至約5奈米的範圍內，諸如在約0奈米至約2奈米的範圍內，且凸起高度H6在約2奈米至約10奈米的範圍內。在凸起的高度H5及H6中具有上述差異確保金屬化合物特徵128在S/D特徵104n正上方的部分低於金屬化合物特徵128在S/D特徵104p上方的部分(請參照第1B-1圖)。且其進一步確保S/D觸點通孔柱塞140及S/D特徵104n間的足夠的餘隙(第1B-1圖中的尺寸H4)，以便金屬化合物特徵128不會受到通孔柱塞140的形成的不利影響。在一些實施例中，尺寸H4為約5奈米至約35奈米，這足以在形成通孔柱塞140期間保護金屬化合物特徵128。舉例而言，形成通孔柱塞140的一種方 法涉及使用WF6或WCl5的化學氣相沉積。在如此情況下，在通孔柱塞140的形成期間釋放的化學元素(諸如，氟或氯)將不會擴散至金屬化合物特徵128中，因此而保持金屬化合物特徵128的品質。若尺寸H4太小(諸如小於5奈米)，那麼在通孔柱塞140形成期間釋放的化學元素(諸如氟)可能擴散至金屬化合物特徵128中，並不利地增加金屬化合物特徵128的電阻率。若尺寸H4太大(大於35奈米)，則會不必要地增加ILD112的厚度及元件100的垂直尺寸。這亦將增加S/D觸點130的厚度，這可能會不利地增加其電阻。值得注意的是，在本實施例中，用於NMOSFET及用於PMOSFET的閘極106之下方鰭狀結構103的最頂部表面大致上共平面。因此，凸起高度H5及H6的差異亦為S/D特徵104n及104p的頂部表面的差異。換言之，S/D特徵104p的最頂部表面高於S/D特徵104n的最頂部表面達(H6-H5)的量。再者，在NMOSFET及PMOSFET為GAA電晶體的情況下，鰭狀結構103的最頂部表面為相應GAA電晶體中的通道層的最頂部表面。因此，前文關於凸起的高度H5及H6的差異的述論同樣適用於具有GAA電晶體的實施例。
參照第1B-2圖，在本實施例中，S/D特徵104n具有大於S/D特徵104p的磊晶(EPI)體積。在一些實施例中，S/D特徵104n具有條形狀，其高度H1大於其臨界尺寸(CD)W1的約1.5至2倍。沿著「X」方向保持(110)矽刻面。S/D特徵104p具有帶有CD為W2的菱形形狀。 在本實施例中，W2大於W1。因此，S/D特徵104n與最近的介電鰭狀結構111間的最短水平距離D1大於S/D特徵104p與相同的介電鰭狀結構111或另一最接近的介電鰭狀結構111間的最短水平距離D2(見第1B-1圖)。當在鰭狀結構103的最頂部表面下方1奈米處量測時，S/D特徵104n具有寬度W3，且S/D特徵104p具有寬度W4。S/D特徵104n及104p在此平面上的表面亦稱作相應的S/D特徵104n及104p的平台(platen)。寬度W3亦為S/D特徵104n的平台的寬度，且寬度W4亦為S/D特徵104p的平台的寬度。在一些實施例中，寬度W4小於寬度W3。將S/D特徵104n及104p的平台設計成大的，以便S/D觸點130的著陸面積可為大的(用於減少1S/D觸點130的串聯電阻)。進一步地，在本實施例中，寬度W4小於寬度W2的約2至4倍(因此，呈菱形形狀)。舉例而言，寬度W4可在約10奈米至約20奈米的範圍內，且寬度W2可在約30奈米至約60奈米的範圍內。在一些實施例中，S/D特徵104p在頂部保持(111)晶體刻面，以提供增加的接觸著陸面積及減少的S/D觸點電阻。鰭狀結構側壁間隔件107n(見第1B-1圖)具有H7的高度。鰭狀結構側壁間隔件107p(見第1B-1圖)具有H8的高度。在一些實施例中，H8大於H7的4至8倍。舉例而言，H8可為約10奈米至約30奈米，且H7可為約2奈米至約5奈米。高度H7及H8為決定S/D特徵104n及104p的輪廓(諸如其體積及高度)的因素的一部分。
參照第1B-3圖，S/D特徵104n包含多個層。在所描繪的實施例中，S/D特徵104n包含層104n-1、104n-2、104n-3、及104n-4。層104n-1為後續層104n-2的種子層。層104n-1可包含單一層或多個層，並可包含Si、SiAs、SiP、或其他合適的材料。舉例而言，層104n-1可包含括SiAs，其中Si中的As摻雜劑濃度可在自約5E1020至約2E1021原子/cm3的範圍內。對於另一範例，層104n-1可包含SiP，其中Si中的P摻雜劑濃度可為自約1E1020至約8E1020原子/cm3的範圍。在本實施例中，層104n-2包含SiP，其中Si中的P摻雜劑濃度可為自約1E1021至約2E1021原子/cm3的範圍，且層104n-3包含SiP，其中Si中的P摻雜劑濃度可為在約1E1021至約5E1021原子/cm3的範圍。在本實施例中，層104n-4包含摻雜有P的SiGe以保護S/D特徵104n，舉例而言，防止Ge向外擴散。在一些實施例中，層104n-4包含摻雜有P的SiGe，其中SiGe中的Ge原子百分比為約1%至5%，且SiGe中的P摻雜劑濃度可為自約1E1021至約2E1021原子/cm3的範圍。在一些實施例中，層104n-1具有約3奈米至約10奈米的厚度，層104n-2具有約10奈米至約30奈米的厚度，層104n-3具有約10奈米至約20奈米的厚度，且層104n-4具有約3奈米至約10奈米的厚度。前文所論述的層厚度、材料組成、及摻雜劑濃度旨在促進S/D特徵104n的輪廓(諸如形成為條形狀、具有大體積、等)，並增加S/D特徵104n 的導電率及性能。
參照第1B-4圖，S/D特徵104p包含多個層。在所描繪的實施例中，S/D特徵104p包含層104p-1、104p-2、104p-3、及104p-4。層104p-1為後續層104p-2的種子層。層104p-1可包含單一層或多個層，並可包含Si、SiGe、摻雜有硼的SiGe、或其他合適的材料。舉例而言，層104p-1可包含SiGe：B，其中SiGe中的Ge原子百分比可為自約20%至約40%的範圍，且SiGe中的B摻雜劑濃度可為自約1E1020至約5E1020原子/cm3的範圍。在本實施例中，層104p-2包含摻雜有B的梯度SiGe，其中隨著SiGe的厚度增加，SiGe中的Ge原子百分比自約30%逐漸增加至約45%，且SiGe中的B摻雜劑濃度可為自約1E1020至約1E1021原子/cm3的範圍。在本實施例中，層104p-3包含摻雜有B的相對恆定的SiGe，其中SiGe中的Ge原子百分比為自35%至約65%的範圍，且隨著層的厚度增加而大致上保持恆定，且SiGe中的B摻雜劑濃度可為自約1E1021至約3E1021原子/cm3的範圍。在本實施例中，層104p-4包含摻雜有B的SiGe以保護S/D特徵104p，舉例而言，防止Ge向外擴散並防止B堆積。在一些實施例中，層104p-4包含摻雜有B的SiGe，其中SiGe中的Ge原子百分比隨著其厚度增加而自約65%逐漸降低至40%，且SiGe中的B摻雜劑濃度可為自約1E1021至約2E1021原子/cm3的範圍。在一些實施例中，層104p-1具有約3奈米至約10 奈米的厚度，層104p-2具有約10奈米至約30奈米的厚度，層104p-3具有約10奈米至約25奈米的厚度，且層104p-4具有約3奈米至約10奈米的厚度。前文所論述的層厚度、材料組成、及摻雜劑濃度旨在促進S/D特徵104p的輪廓(諸如形成為菱形形狀、具有大平台、等)，並增加S/D特徵104p的導電率及性能。
參照第1A及1B-1圖，隔離結構105可包含氧化矽(SiO2)、氮化矽(Si3N4)、氧氮化矽(SiON)、氟化物摻雜的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、低k值介電材料、及/或其他合適的絕緣材料。在一些實施例中，藉由在基材102中或之上蝕刻溝槽(例如，作為形成鰭狀結構103的製程的一部分)、採用絕緣材料填充溝槽對絕緣材料進行化學機械平坦化(CMP)製程及/或回蝕製程，形成隔離結構105，而留下其餘的絕緣材料作為隔離結構105。其他類型的隔離結構亦可能合適的，諸如場氧化物及矽的原位氧化(field oxide and local oxidation of silicon，LOCOS)。隔離結構105可包含多層結構，舉例而言，其具有在基材102及鰭狀結構103的表面上的一個或更多個襯裡層及在一個或更多個襯裡層之上的主隔離層。
參照第1A、1C、及1D圖，閘極堆疊106包含多層結構。舉例而言，參照第1C圖、閘極堆疊106可包含介電界面層(未圖示)，在介電界面層之上的閘極介電層106A(諸如具有SiO2)、及在閘極介電層106A之上的閘 極電極層106B。在一些實施例中，閘極堆疊106包含所謂的「高k值金屬閘極」，其可包含高k值閘極介電層106A，在其之上的功函數金屬層(閘極電極層106B的一部分)，及在功函數金屬層之上的塊狀金屬層(閘極電極層106B的另一部分)。閘極堆疊106可包含諸如覆蓋件層及阻擋層的額外層。在各種實施例中，介電界面層236可包含諸如氧化矽(SiO2)或氧氮化矽(SiON)之介電材料，並可藉由化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)、及/或其他合適的方法形成介電界面層。高k值閘極介電層可包含氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)、其他合適的金屬氧化物，或其等的組合；並可藉由ALD及/或其他合適的方法所形成。功函數金屬層可包含n型或p型功函數金屬。n型功函數金屬可包括具有足夠地低效的功函數金屬，諸如鈦、鋁、碳化鉭、碳化鉭氮化物、氮化鉭矽、或其等的組合。p型功函數金屬可包括具有足夠地大的有效功函數金屬，諸如氮化鈦、氮化鉭、釕、鉬、鎢、鉑、或其等的組合。可藉由CVD、PVD、及/或其他合適的製程沉積功函數金屬。閘極電極層可包含多晶矽或金屬，諸如鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)、及/或其他合適的材料；並可使用鍍覆、CVD、PVD、或其他合適的製程沉積閘極電極層。可藉由任何合適的製程，包含閘極最初製程及閘極最終製程，形成閘極堆疊106。在閘極最初製程中，在形成S/D特徵104之前，沉積並圖 案化各種材料層以變成閘極堆疊106。在閘極最終製程(亦稱作閘極替換製程)中，首先形成犧牲(或暫時)閘極結構。接著，在形成S/D特徵104之後，去除犧牲閘極結構，並採用閘極堆疊106替換犧牲閘極結構。在第1A圖中所描繪的實施例中，NMOSFET及PMOSFET共享共同閘極堆疊106。在替代實施例中，NMOSFET及PMOSFET具有它們自己的閘極堆疊106，且不共享共同閘極堆疊。
參照第1A及1B-1圖，鰭狀結構側壁間隔件107及閘極間隔件108中的每個可為單一層或多層結構。在一些實施例中，間隔件107及108中的每個包含介電材料，諸如氧化矽(SiO2)、氮化矽(Si3N4)、氧氮化矽(SiON)、其他介電材料、或其等的組合。在範例中，藉由在包含閘極堆疊106及鰭狀結構103的元件100上沉積作為襯裡層的第一介電層(例如，具有大致上均勻的厚度的SiO2層)、及作為主要D形間隔件的第二介電層(例如，Si3N4層)而形成間隔件107及108，且接著進行各向異性蝕刻以去除部分介電層以形成間隔件107及108。額外地，在成長S/D特徵104之前，可在(將凹陷形成至鰭狀結構103中的)蝕刻製程期間部分地去除鰭狀結構側壁間隔件107，。在一些實施例中，可藉由如此蝕刻製程完全去除鰭狀結構側壁間隔件107。
在本實施例中，介電鰭狀結構111包含多個介電材料層，諸如層111a、111b、及111c。舉例而言，層111a可包含氮化矽。舉例而言，層111b可包含低k值介 電材料，諸如包含Si、O、N、及C的介電材料。範例性低k值介電材料包含FSG、碳摻雜的氧化矽、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶氟化碳、聚對二甲苯、BCB、聚酰亞胺、或其等的組合。低k值介電材料通常是指具有低介電常數的介電材料，舉例而言，其介電常數低於氧化矽的介電常數(k
Figure 110129524-A0305-02-0022-2
3.9)。舉例而言，層111c可包含氧化矽、氮化矽、氧氮化矽、原矽酸四乙酯(tetraethylorthosilicate，TEOS)形成的氧化物、PSG、BPSG、低k值介電材料、其他合適的介電材料、或其等的組合。可使用CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合適的方法、或其等的組合沉積介電鰭狀結構111。
CESL110可包含氮化矽(Si3N4)、氧氮化矽(SiON)、具有氧(O)或碳(C)元素的氮化矽、及/或其他材料。可藉由電漿增強CVD(PECVD)製程及/或其他合適的沉積或氧化製程形成CESL110。CESL110覆蓋S/D特徵104及介電鰭狀結構111的外表面、間隔件107及108的側壁、及隔離結構105的頂部表面。
ILD112可包含諸如TEOS形成的氧化物、未摻雜的矽酸鹽玻璃、或摻雜的氧化矽之類的材料，諸如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、氟摻雜矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、 硼摻雜矽玻璃(boron doped silicon glass，BSG)、及/或其他合適的介電材料。可藉由PECVD製程、可流動CVD(FCVD)製程、或其他合適的沉積技術沉積介電層112。在一些實施例中，在基材102上將CESL110沉積似型層，覆蓋其上的各種結構，且在CESL110之上沉積介電層112，以填充閘極堆疊106間的溝槽。在一些實施例中，介電層134及138可包含與ILD112相同的材料，且介電層136可包含與層134及138中的材料不同的材料。舉例而言，層134及138可包含氧化矽，且層136可包含氮化矽。
金屬化合物特徵128可包含矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)、矽化鎳鉑(NiPtSi)、矽化鍺鉑鍺(NiPtGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、鈦鍺矽化物(TiSiGe)、鎳鍺矽化物(NiSiGe)、鎳鉑鍺矽化物(NiPtSiGe)、鐿鍺矽化物(YbSiGe)、鉑鍺矽化物(PtSiGe)、銥鍺矽化物(IrSiGe)、鉺鍺矽化物(ErSiGe)、鈷鍺矽化物(CoSiGe)、或其他合適的化合物。在一些實施例中，導電阻擋層127包含氮化矽鈦(TiSiN)，且導電阻擋層129包含氮化鈦(TiN)。替代地，每個導電阻擋層127及129可包含鈦(Ti)、鉭(Ta)、鎢(W)、鈷(Co)、釕(Ru)、或諸如氮化鈦(TiN)的導電氮化物、氮化矽酸鈦(TiSiN)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)、或其等的組合。在一些實施例中，S/D觸點130 可包含鎢(W)、鈷(Co)、銅(Cu)、其他金屬、金屬氮化物、或其等的組合。在一些實施例中，通孔柱塞140可包含鎢(W)、碳化鎢(WC)、鈷(Co)、其他金屬、金屬氮化物、或其等的組合。在一些實施例中，S/D觸點130的厚度H2為約20奈米至約40奈米，且通孔柱塞140部分地延伸至S/D觸點130中的深度為約5奈米至約15奈米。進一步地，延伸至S/D觸點130中的通孔柱塞140的底部具有圓形的形狀，而給予通孔柱塞140錨形狀的整體輪廓。通孔柱塞140的深度H3及圓形的底部輪廓確保通孔柱塞140及S/D觸點130具有大的觸點表面以供減少電阻。
第2A至2B圖圖示根據本揭露內容的各種態樣的形成半導體元件100的實施例的方法10的流程圖。方法10僅為範例，且無意將本揭露內容限制在申請專利範圍中明確記載的範圍之外。可在方法10之前、期間、及之後提供額外操作，並對於該方法的額外實施例、可替換、消除、或重定位所描述的一些操作。下方結合第3至21圖描述方法10，第3至21圖為半導體元件100在製造製程的各種階段中沿著第1A圖的B-B線的截面視圖。
在操作12，方法10(第2A圖)提供如第3圖中所圖示的元件100的結構。參照第3圖，元件100包含基材102及形成在其中或在其上的各種特徵。元件100包含藉由隔離結構105所分離的一個或更多個半導體鰭狀結構103。每個鰭狀結構103包含基底部分103a及上部分103b。在一些實施例中，針對NMOSFET、基底部分103a、 及上方部分103b二者皆包含矽，且針對PMOSFET、基底部分103a包含矽，而上部分103b包含矽鍺。元件100進一步包含在鰭狀結構103的側壁上的鰭狀結構側壁間隔件107。在第3圖中所描繪的實施例中，鰭狀結構側壁間隔件107包含多個層107a及107b。舉例而言，層107a可包含氮化矽，且層107b可包含碳氮氧化矽、碳氮化矽、或二氧化矽。元件100進一步包含介電鰭狀結構111。每個介電鰭狀結構111包含多個介電層，諸如介電層111a、111b、及111c。已在前面論述介電鰭狀結構111的材料。介電鰭狀結構111部分地延伸至隔離結構105中並設置在兩個毗鄰的鰭狀結構103間。在一些實施例中，介電鰭狀結構111是藉由包含以下步驟的方法形成：形成覆蓋鰭狀結構103的頂部表面及側壁的犧牲層、在毗鄰鰭狀結構103上的犧牲層的部分間部分地蝕刻隔離結構105、在毗鄰鰭狀結構103間的部分間沉積介電層111a、111b及111c、及去除犧牲層。可使用ALD、CVD、PVD、或其他合適的方法沉積介電層111a、111b、及111c。儘管未在第3圖中所圖示，元件100進一步包含與鰭狀結構103的通道區毗鄰的閘極堆疊(或閘極結構)106及在閘極堆疊106的側壁上的閘極間隔件108(參照第1A圖)。在一些實施例中，閘極堆疊106為犧牲結構，在本實施例中的後續製程將其藉由高k值金屬閘極堆疊替換。犧牲閘極堆疊106可包含犧牲閘極介電層106A(諸如，氧化矽)及犧牲閘極電極層106b(諸如，多晶矽)。已參照第1A圖論 述各種組件102、103、105、106、107、108、及111。
在操作14處，方法10(第2A圖)在NMOS區中蝕刻鰭狀結構103(特別是上部分103b)，以形成S/D溝槽150n，諸如第4圖中所圖示。這可能涉及多個製程，包含光微影及蝕刻製程。舉例而言，操作14可形成蝕刻遮罩290，其覆蓋用於PMOS的區域並且暴露用於NMOS的區域，諸如第4圖中所圖示。遮罩290包含與鰭狀結構103及鰭狀結構側壁間隔件107的材料不同的材料，以在後續的蝕刻期間實現蝕刻選擇性。舉例而言，遮罩290可包含抗蝕劑材料(因此可稱作圖案化的抗蝕劑層及/或圖案化的光抗蝕劑層)。在一些實施例中，遮罩290具有多層結構，諸如設置在抗反射塗層(ARC)層之上的抗蝕劑層。本揭露內容考量用於遮罩290的其他材料，只要實現上述蝕刻選擇性即可。在一些實施例中，操作14包含微影製程，該微影製程包含在元件100之上形成抗蝕劑層(例如，藉由旋塗)、進行預曝光烘烤製程、使用光罩進行曝光製程、進行後曝光烘烤製程、及在顯影劑溶液中顯影被曝光的抗蝕劑層。在顯影之後，圖案化的抗蝕劑層(例如，圖案化的遮罩290)包含與光罩相對應的抗蝕劑圖案。替代地，可藉由其他方法實行或替換曝光製程，諸如無遮罩光微影、電子光束寫入、離子光束寫入、或其等的組合。
在蝕刻遮罩290就定位的情況下，操作14蝕刻NMOS S/D區中的鰭狀結構103以使其凹陷(在第4圖中採用斷線圖示原始的未凹陷的鰭狀結構，其亦為閘極堆疊 106之下的鰭狀結構)。在NMOS S/D區中鰭狀結構103的凹陷的上部分103b被稱作103b”。蝕刻製程亦使鰭狀結構側壁間隔件107部分地凹陷。NMOS區中的凹陷的鰭狀結構側壁間隔件107被稱作107n。將鰭狀結構側壁間隔件107n凹陷至高度H7(參第1B-2圖)。鰭狀結構側壁間隔件107n的頂部表面高於S/D溝槽150n的底部表面。在本實施例中，S/D溝槽150n的底部表面在隔離結構105的頂部表面上方，因此，S/D溝槽150n的底部表面及側壁表面在半導體鰭狀結構103的上部分103b之內。在替代實施例中，S/D溝槽150n的底部表面可在隔離結構105的頂部表面下方延伸。操作14可應用乾式蝕刻、濕式蝕刻、或其等的組合。在蝕刻製程完成之後，操作14可對S/D溝槽150n進行清潔製程，以為後續的磊晶成長製程做準備。舉例而言，清潔製程可使用帶有氬氣、NF3、NH3、或其等的組合的感應耦合電漿。在一些實施例中，如第22圖中所圖示，在室溫(例如，25℃)至約250℃範圍的溫度T0、並從約80秒至約400秒的t0至t1的持續時間進行清潔製程。
在操作16處，方法10(第2A圖)在溝槽150n中磊晶成長S/D特徵104n。這涉及成長S/D特徵104n的多個層(104n-1、104n-2、104n-3、及104n-4)的多個步驟，下方參照第5至7圖及第22圖進行論述。第22圖例示操作16中的製程的各步驟的持續時間及溫度。
如第5圖中所圖示，在S/D溝槽150n中的鰭狀 結構103的凹陷的上部分103b’上成長層104n-1。在一些實施例中，操作16包含採用諸如二氯矽烷(DCS)、AsH3、HCl、及/或其他合適的氣體的前驅物、並在約100托至約600托的壓力下沉積成為層104n-1的種子層。進一步地，如第22圖中所圖示，在約600℃至約700℃範圍的溫度T1、並從約100秒至約400秒的t1至t2的持續時間進行沉積。接著，操作16，舉例而言，使用HCl並在約100托至約500托的壓力下對沉積的種子層進行蝕刻製程。進一步地，如第22圖中所圖示，在約650℃至約750℃範圍的溫度T2在、並從約10秒至約80秒的t2至t3的持續時間進行蝕刻。通過上述沉積及蝕刻，將層104n-1成長至約3奈米至約10奈米的厚度。在一些實施例中，層104n-1包含SiAs，其中Si中的As摻雜劑濃度可為自約5E1020至約2E1021原子/cm3的範圍。在另一實施例中，層104n-1包含SiP，其中Si中的P摻雜劑濃度可為自約1E1020至約8E1020原子/cm3的範圍。
如第6圖中所圖示，在層104n-1上成長層104n-2及104n-3。在一些實施例中，操作16包含採用諸如SiH4、PH3、HCl、及/或其他合適的氣體的前驅物、並在約100托至約600托的壓力下沉積層104n-2及104n-3。使用PH3及SiH4的組合增加層104n-2及104n-3中的P摻雜，以增強性能。進一步地，如第22圖中所圖示，在約600℃至約700℃範圍的溫度T3、並從約50秒至約300秒的t3至t4的持續時間進行沉積。接 著，操作16，舉例而言，使用HCl、SiH4、及/或其他合適的蝕刻劑並在約100托至約500托的壓力下對沉積的層進行蝕刻製程。進一步地，在約600℃至約700℃範圍的溫度T3、並從約10秒至約80秒的t4至t5的持續時間進行蝕刻。通過上述沉積及蝕刻，將層104n-2成長至約10奈米至約30奈米的厚度，且將層104n-3成長至約10奈米至約20奈米的厚度。在一些實施例中，層104n-2包含SiP，其中Si中的P摻雜劑濃度可為自約1E1021至約2E1021原子/cm3的範圍，且層104n-3包含SiP，其中Si中的P摻雜劑濃度可為在約1E1021至約5E1021原子/cm3的範圍。
如第7圖中所圖示，在層104n-3上成長層104n-4。在一些實施例中，操作16包含採用諸如DCS、PH3、HCl、及/或其他合適的氣體的前驅物、並在約100托至約600托的壓力下沉積層104n-4。進一步地，如第22圖中所圖示，在約650℃至約750℃範圍的溫度T4、並從約20秒至約100秒的t5至t6的持續時間進行沉積。接著，操作16，舉例而言，使用HCl、SiH4、及/或其他合適的蝕刻劑並在約5托至約50托的壓力下對沉積的層進行蝕刻製程。進一步地，如第22圖中所圖示，在約700℃至約780℃範圍的溫度T5在、並從約20秒至約80秒的t6至t7的持續時間進行蝕刻。通過上述沉積及蝕刻，將層104n-4成長至約3奈米至約10奈米的厚度。在一些實施例中，層104n-4包含摻雜有P的SiGe，其中SiGe 中的Ge原子百分比為約1%至5%，且SiGe中的P摻雜劑濃度可為自約1E1021至約2E1021原子/cm3的範圍。當在前文所論述的各種沉積和蝕刻製程期間形成層104n-1、104n-2、104n-3、及104n-4期間，操作16可使用H2或N2氣體作為前驅物及蝕刻劑的裝載氣體。進一步地，在一些實施例中，各種溫度具有以下關係：T5>T4>T3、T3<T1
Figure 110129524-A0305-02-0030-1
T2、及T3>T0。
在操作18處，方法10(第2A圖)在PMOS區中蝕刻鰭狀結構103(特別是上部分103b)，以形成S/D溝槽150p。這可能涉及多個製程，包含光微影及蝕刻製程。舉例而言，操作18使用，舉例而言，抗蝕劑剝離、灰化、或其他合適的方法從PMOS區去除蝕刻遮罩290。接著，操作18形成蝕刻遮罩292，其覆蓋用於NMOS的區域並暴露用於PMOS的區域，諸如第8圖中所圖示。蝕刻遮罩292的材料和形成製程可與蝕刻遮罩290的材料和形成製程相同。在蝕刻遮罩292就定位的情況下，操作18蝕刻PMOS S/D區中的鰭狀結構103以使其凹陷(在第9圖中採用斷線圖示原始的未凹陷的鰭狀結構，其亦為閘極堆疊106之下的鰭狀結構)。在PMOS S/D區中鰭狀結構103的凹陷的上部分103b被稱作103b”。在本實施例中，PMOS區中的凹陷的上部分103b”高於NMOS區中的凹陷的上部分103b”。蝕刻製程亦使鰭狀結構側壁間隔件107部分地凹陷。PMOS區中的凹陷的鰭狀結構側壁間隔件107被稱作107p。將鰭狀結構側壁間隔件107p凹陷 至高度H8(見第1B-2圖)，該高度大於高度H7。鰭狀結構側壁間隔件107p的頂部表面高於S/D溝槽150p的底部表面。在本實施例中，S/D溝槽150p的底部表面在隔離結構105的頂部表面上方，因此，S/D溝槽150p的底部表面及側壁表面在半導體鰭狀結構103的上部分103b之內。操作18可應用乾式蝕刻、濕式蝕刻、或其等的組合。在蝕刻製程完成之後，操作18可對S/D溝槽150p進行清潔製程，以為後續的磊晶成長製程做準備。舉例而言，清潔製程可使用帶有氬氣、NF3、NH3、或其等的組合的感應耦合電漿。在一些實施例中，如第23圖中所圖示，在室溫(例如，25℃)至約250℃範圍的溫度T6、並從約80秒至約400秒的t8至t9的持續時間進行清潔製程。
在操作20處，方法10(第2A圖)在溝槽150p中磊晶成長S/D特徵104p。這涉及成長S/D特徵104p的多個層(104p-1、104p-2、104p-3、及104p-4)的多個步驟，下方參照第10至13圖及第23圖進行論述。第23圖例示操作20中的製程的各步驟的持續時間及溫度。
如第10圖中所圖示，在S/D溝槽150p中的鰭狀結構103的凹陷的上部分103b’上成長層104p-1。在一些實施例中，操作20包含採用諸如DCS、GeH、HCl、及/或其他合適的氣體的前驅物沉積成為層104p-1的種子層。進一步地，如第23圖中所圖示，在約600℃至約650℃範圍的溫度T7在、並從約30秒至約80秒的t9至 t10的持續時間進行沉積。通過上述沉積，將層104p-1成長至約5奈米至約20奈米的厚度。在一些實施例中，層104p-1包含SiGe：B，其中SiGe中的Ge原子百分比為自約20%至約40%範圍，且SiGe中的B摻雜劑濃度為自約1E1020至約5E1020原子/cm3的範圍。
如第11圖中所圖示，在層104p-1上成長層104p-2。在一些實施例中，操作20包含採諸如DCS、SiH4、GeH4、HCl、B2H6、及/或其他合適的氣體的前驅物沉積層104p-2。進一步地，如第23圖中所圖示，在約600℃至約650℃範圍的溫度T8、並從約30秒至約80秒的t10至t11的持續時間進行沉積。接著，操作20，舉例而言，使用HCl對沉積的層進行蝕刻製程。進一步地，如第23圖中所圖示，在溫度T8在約600℃至約650℃的範圍內並在從t11至t12的持續時間為約5秒至約20秒的持續時間內進行蝕刻。通過上述沉積及蝕刻，將層104p-2成長至約10奈米至約30奈米的厚度。在一些實施例中，層104p-2包含摻雜有B的梯度SiGe，其中隨著SiGe的厚度增加，SiGe中的Ge原子百分比自約30%逐漸增加至約45%，且SiGe中的B摻雜劑濃度可為自約1E1020至約1E1021原子/cm3的範圍。
如第12圖中所圖示，在層104p-2上成長層104p-3。在一些實施例中，操作20包含用諸如DCS、GeH4、HCl、B2H6、及/或其他合適的氣體的前驅物來沉積層104p-3。進一步地，如第23圖中所圖示，在約600 ℃至約650℃範圍的溫度T9、並從約50秒至約300秒的t12至t13的持續時間進行沉積。接著，操作20，舉例而言，使用HCl對沉積的層進行蝕刻製程。進一步地，如第23圖中所圖示，在約600℃至約650℃範圍的溫度T10在、並從約10秒至約80秒的t13至t14的持續時間進行蝕刻。通過上述沉積及蝕刻，將層104p-3成長至約5奈米至約25奈米的厚度。在一些實施例中，層104p-3包含摻雜有B的相對恆定的SiGe，其中SiGe中的Ge原子百分比為自35%至約65%的範圍，且隨著層的厚度增加而大致上保持恆定，且SiGe中的B摻雜劑濃度可為自約1E1021至約3E1021原子/cm3的範圍。
如第13圖中所圖示，在層104p-3上成長層104p-4。在一些實施例中，操作20包含用諸如DCS、GeH4、HCl、B2H6、及/或其他合適的氣體的前驅物來沉積層104p-4。進一步地，如第23圖中所圖示，在約600℃至約650℃範圍的溫度T11、並從約20秒至約100秒的t14至t15的持續時間進行沉積。接著，操作20，舉例而言，使用HCl、GeH4、及/或其他合適的蝕刻劑對沉積的層進行蝕刻製程。進一步地，如第23圖中所圖示，在溫度T11在約600℃至約650℃的範圍內並在從t15至t16的持續時間為約10秒至約50秒的持續時間內進行蝕刻。在一些實施例中，以上沉積及蝕刻以循環方式重複幾次以形成層104p-4。通過上述沉積及蝕刻，將層104p-4成長至約2奈米至約10奈米的厚度。在一些實施例中，層 104p-4包含摻雜有B的SiGe，其中SiGe中的Ge原子百分比隨著其厚度增加而自約65%逐漸降低至40%，且SiGe中的B摻雜劑濃度可為自約1E1021至約2E1021原子/cm3的範圍。操作20可使用H2氣作為裝載氣體，在前文所論述的各種沉積及蝕刻製程期間形成層104p-1、104p-2、104p-3、及104p-4時，針對前驅物及蝕刻劑，其壓力為在自約10托至約50托的範圍內。進一步地，在一些實施例中，各種溫度具有以下關係：T9>T8>T7、T9>T10、及T11，且T6至T11低於T7。在已形成層104p-4之後，操作20去除蝕刻遮罩292，舉例而言，抗蝕劑剝離、灰化、或其他合適的方法。在第14圖中圖示元件100的最終結構。
在以上實施例中，方法10在形成S/D特徵104p之前形成S/D特徵104n。在替代實施例中，方法10可在形成S/D特徵104n之前形成S/D特徵104p。換言之，可在進行操作14及16之前進行操作18及20。
在操作22處，方法10(第2A圖)形成CESL110及ILD層112，諸如第15圖中所圖示。舉例而言，可在S/D特徵104n及104p、鰭狀結構側壁間隔件107、閘極間隔件108、及犧牲閘極堆疊106的各種表面之上沉積CESL110。接著，在CESL110之上沉積ILD層112並填充各種結構間的空間。操作22可進行CMP製程以平坦化ILD層112的頂部表面並暴露犧牲閘極堆疊106以供閘極替換製程。CESL110可包含氮化矽(Si3N4)、氧 氮化矽(SiON)、具有氧(O)或碳(C)元素的氮化矽、及/或其他材料。可藉由電漿增強CVD(PECVD)製程及/或其他合適的沉積或氧化製程形成CESL110。ILD112可包含諸如TEOS形成的氧化物、未摻雜的矽酸鹽玻璃、或摻雜的氧化矽之類的材料，諸如硼磷矽酸鹽玻璃(BPSG)、氟摻雜矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼摻雜矽玻璃(BSG)、及/或其他合適的介電材料。可藉由PECVD製程、可流動CVD(FCVD)製程、或其他合適的沉積技術沉積ILD層112。
在操作24處，方法10(第2A圖)採用功能性閘極堆疊106替換犧牲閘極堆疊106。舉例而言，操作24可進行一個或更多個蝕刻製程以去除犧牲閘極堆疊106，而獲得閘極溝槽，並將功能性閘極堆疊106沉積至閘極溝槽中。
在操作26處，方法10(第2B圖)蝕刻觸點溝槽156通過ILD層112及CESL110的S/D以暴露S/D特徵104n及/或104p，諸如在第16圖中所圖示的實施例。在一些實施例中，在元件100之上形成蝕刻遮罩，而提供暴露元件100的各種部分的開口。開口對應至元件100的待形成用於S/D特徵104n及104p的S/D觸點的區域。隨後，舉例而言，使用乾式蝕刻製程、濕式蝕刻製程、反應離子蝕刻製程、其他合適的蝕刻製程、或其等的組合，通過開口蝕刻元件100以去除ILD層112及CESL110的暴露部分、。在一些實施例中，可藉由蝕刻 製程而蝕刻層104n-4及104p-4。在一些實施例中，溝槽156的深度在約20奈米至約40奈米的範圍內，以提供大到足以用於S/D觸點形成的溝槽。
在操作28處，方法10(第2B圖)在S/D特徵104n及104p之上形成金屬化合物特徵128，諸如第17圖中所圖示。在一些實施例中，操作28包含將一種或更多種金屬沉積至觸點溝槽156中、對元件100進行退火以便一種或更多種金屬與S/D特徵104n及104p中的半導體材料反應以形成金屬化合物特徵128、及去除未反應的金屬。在本實施例中，由於p型S/D特徵104p的頂部表面略高於n型S/D特徵104n的頂部表面，所以在p型S/D特徵104p上的金屬化合物特徵128的部分略高於n型S/D特徵104n的金屬化合物特徵128的部分。在一些實施例中，一種或更多種金屬還與ILD112及/或介電鰭狀結構111中的材料(諸如Si)反應，因而亦在ILD112及/或介電鰭狀結構111上形成金屬化合物特徵128。舉例而言，當將鈦沉積至觸點溝槽156中時，可在ILD112上形成氮化鈦(TiN)、且可在介電鰭狀結構111上形成氮化鈦矽(TiSiN)。注意到，金屬化合物特徵128在不同部分中可包含不同材料。舉例而言，它可包含在S/D特徵104n及104p之上的矽化物(諸如TiSi或其他金屬半導體化合物)，並可包含在ILD112及介電鰭狀結構111之上的不同化合物(諸如TiN或TiSiN)。一種或更多種金屬可包含鈦(Ti)、鉭(Ta)、鎳(Ni)、鉑(Pt)、鐿(Yb)、銥(Ir)、 鉺(Er)、鈷(Co)、或其等的組合(例如，兩種或更多種金屬的合金)，並可使用CVD、PVD、ALD、或其他合適的方法沉積此一種或更多種金屬。金屬化合物特徵128可包含矽化鈦(TiSi)、矽化鎳(NiSi)、矽化鎢(WSi)、矽化鎳鉑(NiPtSi)、矽化鍺鉑鍺(NiPtGeSi)、矽化鐿(YbSi)、矽化鉑(PtSi)、矽化銥(IrSi)、矽化鉺(ErSi)、矽化鈷(CoSi)、鈦鍺矽化物(TiSiGe)、鎳鍺矽化物(NiSiGe)、鎳鉑鍺矽化物(NiPtSiGe)、鐿鍺矽化物(YbSiGe)、鉑鍺矽化物(PtSiGe)、銥鍺矽化物(IrSiGe)、鉺鍺矽化物(ErSiGe)、鈷鍺矽化物(CoSiGe)、或其他合適的化合物。
在操作30處，方法10(第2B圖)在金屬化合物特徵128之上及在觸點溝槽156中形成阻擋層127、129、及S/D觸點130，諸如第18圖中所圖示。舉例而言，操作30可使用ALD、CVD、PVD、鍍覆、及/或其他合適的製程沉積阻擋層127、129、及S/D觸點130。可進行CMP製程以平坦化元件100的頂部表面並去除金屬材料的多餘部分。在一些實施例中，阻擋層127包含氮化矽鈦(TiSiN)，且阻擋層129包含氮化鈦(TiN)。替代地，每個阻擋層127及129可包含鈦(Ti)、鉭(Ta)、鎢(W)、鈷(Co)、釕(Ru)、或諸如氮化鈦(TiN)的導電氮化物、氮化矽酸鈦(TiSiN)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)、或其等的組合。在一些實施例中，S/D觸點130可包含鎢(W)、鈷(Co)、銅(Cu)、其他金屬、金 屬氮化物、或其等的組合。
在操作32處，方法10(第2B圖)在ILD層112及S/D觸點130之上沉積介電層134、136、及138，諸如第19圖中所圖示。可使用PECVD製程、可流動CVD(FCVD)製程、或其他合適的沉積技術沉積介電層134、136、及138。在一些實施例中，介電層134及138可包含TEOS形成的氧化物、未摻雜的矽酸鹽玻璃、或摻雜的氧化矽，諸如BPSG、FSG、PSG、BSG、及/或其他合適的介電材料。介電層136包含與層134及138不同的材料。舉例而言，層134及138可包含氧化矽，且層136可包含氮化矽(Si3N4)、氧氮化矽(SiON)、具有氧(O)、或碳(C)元素的氮化矽、及/或其他材料。
在操作34處，方法10(第2B圖)蝕刻通孔孔洞139，該通孔孔洞139延伸通過介電層138、136、134並部分地延伸至S/D觸點130中，諸如第20圖中所圖示。在一些實施例中，通孔孔洞139部分地延伸至S/D觸點130中達在自約5奈米至約15奈米的範圍內的高度H3，其在通孔孔洞139的底部與n型S/D特徵104n及/或金屬化合物特徵128的頂部表面間留有高度為H4的餘隙。由於前面論述的原因，高度H4至少為5奈米。進一步地，通孔孔洞139的底部部分在S/D觸點130內部具有圓形的輪廓，以增加通孔孔洞139的表面積。舉例而言，操作34可進行各向異性蝕刻(諸如各向異性乾式蝕刻)以打開介電層138、136、及134，並接著進行各向同性刻蝕(諸 如各向同性濕式刻蝕)以蝕刻S/D觸點130以形成具有所描繪的輪廓的通孔孔洞139。操作34可進一步進行O2灰化及對通孔孔洞139的預清潔，以使通孔孔洞139的表面為操作36中的金屬沉積做準備。
在操作36處，方法10(第2B圖)在諸如第21圖中所圖示的通孔孔洞139中形成通孔柱塞140。在一些實施例中，將通孔柱塞140形成為無阻擋的。換言之，在通孔柱塞140及S/D觸點130間沒有阻擋層(即，通孔柱塞140直接地接觸S/D觸點130)，這有利地減少通孔柱塞140及S/D觸點130間的電阻。進一步地，在通孔柱塞140與介電層138、136、134間也沒有阻擋層。操作36可將一種或更多種金屬或金屬化合物沉積至通孔孔洞139中，並對一種或更多種金屬或金屬化合物進行CMP製程。一種或更多種金屬或金屬化合物的其餘部分變為通孔柱塞140。在一些實施例中，操作36使用選擇性金屬沉積技術沉積一種或更多種金屬或金屬化合物。在進一步實施例中，操作36對圍繞通孔柱塞140的介電層138、136、134的側壁進行離子植入(諸如Ge離子注入)。植入的側壁用於密封通孔柱塞140的金屬元素，並阻止它們擴散至介電層138、136、134中。在一些實施例中，通孔柱塞140可包含鎢(W)、碳化鎢(WC)、鈷(Co)、其他金屬、金屬氮化物、或其等的組合；並可使用ALD、CVD、PVD、鍍覆、及/或其他合適的製程沉積通孔柱塞。
在操作38處，方法10(第2B圖)進行進一步的 步驟以完成元件100的製作。舉例而言，它可進行各種製程以形成連接電晶體暨元件100的其他部分的金屬互連接，以形成完整的IC。
儘管未意圖具限制性，但是本揭露內容的一個或更多個實施例為半導體元件及其形成製程提供許多效益。舉例而言，本揭露內容的實施例形成NEPI及PEPI結構，以便NEPI結構大於但略低於PEPI。NEPI及PEPI結構允許在不損壞NEPI及PEPI上的金屬化合物特徵的情況下形成S/D觸點及S/D觸點通孔柱塞，特別是當S/D觸點通孔柱塞部分地嵌入S/D觸點時。NEPI及PEPI二者都具有大的平台，用於擴大的觸點著陸區域。進一步地，可將所提供的標的輕易地整合至到現有的IC製作流程中，並可將此標的應用於許多不同的製程節點。
在一個範例態樣中，本揭露內容針對半導體結構，其包含基材之上的n型磊晶源極/汲極特徵及p型磊晶源極/汲極特徵，其中n型磊晶源極/汲極特徵的頂部表面低於p型磊晶源極/汲極特徵的頂部表面。半導體結構進一步包含設置在n型磊晶源極/汲極特徵的頂部表面及p型磊晶源極/汲極特徵的頂部表面上的金屬化合物特徵；設置在金屬化合物特徵上並在n型磊晶源極/汲極特徵及p型磊晶源極/汲極特徵二者之上的觸點特徵；以及設置在觸點特徵之上及在n型磊晶源極/汲極特徵之上的通孔結構，其中通孔結構部分地位於觸點特徵中。
在一些實施例中，通孔結構與金屬化合物特徵間的 最短距離為至少5奈米。在另一實施例中，n型磊晶源極/汲極特徵的總體積大於p型磊晶源極/汲極特徵的總體積。
在一些實施例中，半導體結構進一步包含在基材上方及n型磊晶源極/汲極特徵與p型磊晶源極/汲極特徵間的介電鰭狀結構，其中n型磊晶源極/汲極特徵與介電鰭狀結構間的最短水平距離大於p型磊晶源極/汲極特徵與介電鰭狀結構間的最短水平距離。在另一實施例中，半導體結構進一步包含位在n型磊晶源極/汲極特徵、p型磊晶源極/汲極特徵、金屬化合物特徵、觸點特徵、及通孔結構周圍的一個或更多個介電層；以及阻擋層，設置在觸點特徵及一個或更多個介電層間，其中通孔結構與觸點特徵與一個或更多個介電層直接接觸。在一些實施例中，通孔結構延伸至觸點特徵中達約5奈米至約15奈米。
在一些實施例中，半導體結構進一步包含在基材之上的第一鰭狀結構及第二鰭狀結構，其中在第一鰭狀結構的凹陷部分之上成長n型磊晶源極/汲極特徵，在第二鰭狀結構的凹陷部分之上成長p型磊晶源極/汲極特徵；沿著第一鰭狀結構的凹陷部分的側壁設置的第一側壁間隔件；以及沿著第二鰭狀結構的凹陷部分的側壁設置的第二側壁間隔件，其中第二側壁間隔件高於第一側壁間隔件。在一實施例中，第二側壁間隔件高於第一側壁間隔件的四至八倍。在另一實施例中，n型磊晶源極/汲極特徵的頂部表面高於第一鰭狀結構的最頂部表面達第一凸起高度，p型磊晶源極/汲極特徵的頂部表面高於第二鰭狀結構的最頂部表面達 第二凸起高度，其中第二突起的高度大於第一凸起高度。在一實施例中，第二凸起高度大於第一凸起高度達至少2奈米。在另一實施例中，在第一鰭狀結構的最頂部表面下方1奈米處所量測的n型磊晶源極/汲極特徵的第一寬度大於在第二鰭狀結構的最頂部表面下方1奈米處所量測的p型磊晶源極/汲極特徵的第二寬度。
在另一範例實態樣中，本揭露內容針對半導體結構，其包含在基材之上的第一鰭狀結構及第二鰭狀結構，在第一鰭狀結構的凹陷部分上成長的n型磊晶源極/汲極特徵，其中n型磊晶源極/汲極特徵的高度大於在最寬部分處所量測的n型磊晶源極/汲極特徵的臨界尺寸的至少1.5倍；在第二鰭狀結構的凹陷部分上成長的p型磊晶源極/汲極特徵，其中p型磊晶源極/汲極特徵的最頂部表面高於n型磊晶源極/汲極特徵的最頂部表面。半導體結構進一步包含在基材上方及n型磊晶源極/汲極特徵與p型磊晶源極/汲極特徵間的介電鰭狀結構，其中n型磊晶源極/汲極特徵與介電鰭狀結構間的最短水平距離大於p型磊晶源極/汲極特徵與介電鰭狀結構間的最短水平距離。半導體結構進一步包含設置在n型磊晶源極/汲極特徵、p型磊晶源極/汲極特徵、及介電鰭狀結構之上的金屬化合物特徵；設置在金屬化合物特徵上的觸點特徵；以及設置在觸點特徵之上及在n型磊晶源極/汲極特徵正上方的通孔結構，其中通孔結構部分地延伸至觸點特徵中。
在一些實施例中，通孔結構與金屬化合物特徵間的 最短距離為至少5奈米。在另一進一步實施例中，在第一鰭狀結構的最頂部表面下方1奈米處所量測的n型磊晶源極/汲極特徵的第一寬度大於在第二鰭狀結構的最頂部表面下方1奈米處所量測的p型磊晶源極/汲極特徵的第二寬度。
在一些實施例中，n型磊晶源極/汲極特徵的最頂部表面高於第一鰭狀結構的最頂部表面達第一凸起高度，p型磊晶源極/汲極特徵的最頂部表面高出第二鰭狀結構的最頂部表面達第二凸起高度，其中第二凸起高度大於第一凸起高度達至少2奈米。
在一些實施例中，半導體結構進一步包含沿著第一鰭狀結構的凹陷部分的側壁設置的第一側壁間隔件；以及沿著第二鰭狀結構的凹陷部分的側壁設置的第二側壁間隔件，其中第二側壁間隔件高於第一側壁間隔件。
在又一範例態樣中，本揭露內容針對一種半導體結構的製作方法，其包含提供具有基材的結構、在基材之上的隔離結構、從基材延伸並在隔離結構上方突出的第一半導體鰭狀結構及第二半導體鰭狀結構、從隔離結構並在第一半導體鰭狀結構與第二半導體鰭狀結構間延伸的介電鰭狀結構、及分別在第一半導體鰭狀結構及第二半導體鰭狀結構的側壁上的第二介電間隔件。方法進一步包含形成覆蓋第二半導體鰭狀結構及第二介電間隔件並暴露第一半導體鰭狀結構及第一介電間隔件的一第一蝕刻遮罩且通過第一蝕刻遮罩刻蝕第一半導體鰭狀結構及第一介電間隔件， 而獲得第一半導體鰭狀結構的一凹陷部分，其中第一介電間隔件的其餘部分具有一第一高度；此方法進一步包含在第一半導體鰭狀結構的凹陷部分上磊晶成長n型源極/汲極特徵，其中n型源極/汲極特徵的最頂部表面高於第一半導體鰭狀結構的最頂部表面達第一凸起高度；方法進一步包含去除第一蝕刻遮罩；形成第二蝕刻遮罩，第二蝕刻遮罩覆蓋n型源極/汲極特徵、第一半導體鰭狀結構及第一介電間隔件的其餘部分、並暴露第二半導體鰭狀結構及第二介電間隔件；以及通過第二蝕刻遮罩刻蝕第二半導體鰭狀結構及第二介電間隔件，而獲得第二半導體鰭狀結構的凹陷部分，其中第二介電間隔件其餘部分具有大於第一高度的第二高度。此方法進一步包含在第二半導體鰭狀結構的凹陷部分上磊晶成長p型源極/汲極特徵，其中p型源極/汲極特徵的最頂部表面高於第二半導體鰭狀結構的最頂部表面達第二凸起高度，第二凸起高度大於第一凸起高度。
在一些實施例中，方法進一步包含在n型源極/汲極特徵、p型源極/汲極特徵、及介電鰭狀結構之上形成一個或更多個介電層；在一個或更多個介電層中蝕刻觸點孔洞，從而暴露n型源極/汲極特徵的最頂部表面及p型源極/汲極特徵的最頂部表面；在n型源極/汲極特徵的最頂部表面及p型源極/汲極特徵的最頂部表面上形成金屬化合物特徵；在金屬化合物特徵之上及觸點孔洞中形成觸點特徵；以及在觸點特徵之上形成通孔結構，通孔結構部分地延伸至觸點特徵中。在進一步實施例中，通孔結構的形成包含 以下步驟：在觸點特徵之中蝕刻孔洞，其中孔洞的底部表面與金屬化合物特徵垂直距離達至少5奈米；以及將通孔金屬沉積至孔洞中。在一些實施例中，亦直接在介電鰭狀結構正上方形成金屬化合物特徵。
上述概述數種實施例的特徵，以便熟習此項技藝者可更瞭解本揭露內容的態樣。熟習此項技藝者應當理解，熟習此項技藝者可輕易地使用本揭露內容作為設計或修改其他製程及結構之基礎，以實現本文中所介紹之實施例的相同目的及/或達成相同優點。熟習此項技藝者亦應當認知，此均等構造不脫離本揭露內容的精神及範圍，且在不脫離本揭露內容之精神及範圍之情況下，熟習此項技藝者可在本文中進行各種改變、替換、及變更。
H1,H5~H8:高度
W1~W4:寬度
X,Z:方向
100:半導體元件
102:基材
103:鰭狀結構
104n,104p:S/D特徵

Claims (10)

  1. 一種半導體結構，包括：一基材之上的一n型磊晶源極/汲極特徵及一p型磊晶源極/汲極特徵，其中該n型磊晶源極/汲極特徵的一頂部表面低於該p型磊晶源極/汲極特徵的一頂部表面；設置在該n型磊晶源極/汲極特徵的該頂部表面及該p型磊晶源極/汲極特徵的該頂部表面上的一金屬化合物特徵；設置在該金屬化合物特徵上及在該n型磊晶源極/汲極特徵及該p型磊晶源極/汲極特徵二者之上的一觸點特徵；以及設置在該觸點特徵之上及該n型磊晶源極/汲極特徵之上的一通孔結構，其中該通孔結構部分地位於該觸點特徵中。
  2. 如請求項1所述之半導體結構，其中該通孔結構與該金屬化合物特徵間的一最短距離為至少5奈米。
  3. 如請求項1所述之半導體結構，其中該n型磊晶源極/汲極特徵的一總體積大於該p型磊晶源極/汲極特徵的一總體積。
  4. 如請求項1所述之半導體結構，進一步包括： 在該基材上方及該n型磊晶源極/汲極特徵與該p型磊晶源極/汲極特徵間的一介電鰭狀結構，其中該n型磊晶源極/汲極特徵與該介電鰭狀結構間的一最短水平距離大於該p型磊晶源極/汲極特徵與該介電鰭狀結構間的一最短水平距離。
  5. 如請求項1所述之半導體結構，進一步包括：在該基材之上的一第一鰭狀結構及一第二鰭狀結構，其中在該第一鰭狀結構的一凹陷部分之上成長該n型磊晶源極/汲極特徵，在該第二鰭狀結構的一凹陷部分之上成長該p型磊晶源極/汲極特徵；沿著該第一鰭狀結構的該凹陷部分的側壁設置的一第一側壁間隔件；以及沿著該第二鰭狀結構的該凹陷部分的側壁設置的一第二側壁間隔件，其中該第二側壁間隔件高於該第一側壁間隔件。
  6. 如請求項5所述之半導體結構，其中該n型磊晶源極/汲極特徵的該頂部表面高於該第一鰭狀結構的一最頂部表面達一第一凸起高度，該p型磊晶源極/汲極特徵的該頂部表面高於該第二鰭狀結構的一最頂部表面達一第二凸起高度，其中該第二突起的高度大於該第一凸起高度。
  7. 如請求項5所述之半導體結構，其中在該第一鰭狀結構的一最頂部表面下方1奈米處所量測的該n型磊晶源極/汲極特徵的一第一寬度大於在該第二鰭狀結構的該最頂部表面下方1奈米處所量測的該p型磊晶源極/汲極特徵的一第二寬度。
  8. 一種半導體結構，包括：在一基材之上的一第一鰭狀結構及該第二鰭狀結構；在該第一鰭狀結構的一凹陷部分上成長的一n型磊晶源極/汲極特徵，其中該n型磊晶源極/汲極特徵的一高度大於在一最寬部分處所量測的該n型磊晶源極/汲極特徵的一臨界尺寸的至少1.5倍；在該第二鰭狀結構的一凹陷部分上成長的一p型磊晶源極/汲極特徵，其中該p型磊晶源極/汲極特徵的一最頂部表面高於該n型磊晶源極/汲極特徵的一最頂部表面；在該基材之上及該n型磊晶源極/汲極特徵與該p型磊晶源極/汲極特徵間的一介電鰭狀結構，其中該n型磊晶源極/汲極特徵與該介電鰭狀結構間的一最短水平距離大於該p型磊晶源極/汲極特徵與該介電鰭狀結構間的一最短水平距離；設置在該n型磊晶源極/汲極特徵、該p型磊晶源極/汲極特徵、及該介電鰭狀結構之上的一金屬化合物特徵；設置在該金屬化合物特徵上的一觸點特徵；以及設置在該觸點特徵之上並直接設置在該n型磊晶源極/ 汲極特徵正上方的一通孔結構，其中該通孔結構部分地延伸至該觸點特徵中。
  9. 一種半導體結構的製作方法，包括以下步驟：提供具有一基材的一結構、在該基材之上的一隔離結構、從該基材延伸並在該隔離結構上方突出的一第一半導體鰭狀結構及一第二半導體鰭狀結構、從該隔離結構並在該第一半導體鰭狀結構及該第二半導體鰭狀結構間延伸的一介電鰭狀結構、及分別在該第一半導體鰭狀結構及該第二半導體鰭狀結構的側壁上的一第一介電間隔件及一第二介電間隔件；形成覆蓋該第二半導體鰭狀結構及該第二介電間隔件並暴露該第一半導體鰭狀結構及該第一介電間隔件的一第一蝕刻遮罩；通過該第一蝕刻遮罩刻蝕該第一半導體鰭狀結構及該第一介電間隔件，而獲得該第一半導體鰭狀結構的一凹陷部分，其中該第一介電間隔件的其餘部分具有一第一高度；在該第一半導體鰭狀結構的該凹陷部分上磊晶成長一n型源極/汲極特徵，其中該n型源極/汲極特徵的一最頂部表面高於該第一半導體鰭狀結構的一最頂部表面達一第一凸起高度；去除該第一蝕刻遮罩；形成一第二蝕刻遮罩，該第二蝕刻遮罩覆蓋該n型源極/汲極特徵、該第一半導體鰭狀結構及該第一介電間隔件的 一其餘部分、並暴露該第二半導體鰭狀結構及該第二介電間隔件；通過該第二蝕刻遮罩刻蝕該第二半導體鰭狀結構及該第二介電間隔件，而獲得該第二半導體鰭狀結構的一凹陷部分，其中該第二介電間隔件一其餘部分具有大於該第一高度的一第二高度；以及在該第二半導體鰭狀結構的該凹陷部分上磊晶成長一p型源極/汲極特徵，其中該p型源極/汲極特徵的一最頂部表面高於該第二半導體鰭狀結構的一最頂部表面達一第二凸起高度，該第二凸起高度大於該第一凸起高度。
  10. 如請求項9所述之方法，進一步包括以下步驟：在該n型源極/汲極特徵、該p型源極/汲極特徵、及該介電鰭狀結構之上形成一個或更多個介電層；在該一個或更多個介電層中蝕刻一觸點孔洞，從而暴露該n型源極/汲極特徵的該最頂部表面及該p型源極/汲極特徵的該最頂部表面；在該n型源極/汲極特徵的該最頂部表面及該p型源極/汲極特徵的該最頂部表面上形成一金屬化合物特徵；在該金屬化合物特徵之上及該觸點孔洞中形成一觸點特徵；以及在該觸點特徵之上形成一通孔結構，該通孔結構部分地延伸至該觸點特徵中。
TW110129524A 2021-01-19 2021-08-10 半導體結構及其製作方法 TWI807388B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163139207P 2021-01-19 2021-01-19
US63/139,207 2021-01-19
US17/221,501 2021-04-02
US17/221,501 US11532522B2 (en) 2021-01-19 2021-04-02 Source/drain EPI structure for improving contact quality

Publications (2)

Publication Number Publication Date
TW202243255A TW202243255A (zh) 2022-11-01
TWI807388B true TWI807388B (zh) 2023-07-01

Family

ID=81405456

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110129524A TWI807388B (zh) 2021-01-19 2021-08-10 半導體結構及其製作方法

Country Status (3)

Country Link
US (2) US11532522B2 (zh)
CN (1) CN114464617A (zh)
TW (1) TWI807388B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115881538A (zh) * 2021-09-27 2023-03-31 联华电子股份有限公司 半导体元件及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190164966A1 (en) * 2017-11-27 2019-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20200013871A1 (en) * 2018-07-06 2020-01-09 Samsung Electronics Co., Ltd. Semiconductor device
US20210013086A1 (en) * 2019-07-11 2021-01-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of forming the semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9287382B1 (en) 2014-11-06 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for semiconductor device
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10164048B1 (en) 2017-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming source/drain contacts
US10396156B2 (en) 2018-01-29 2019-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for FinFET LDD doping
US10468500B1 (en) 2018-06-29 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET fabrication methods

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190164966A1 (en) * 2017-11-27 2019-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US20200013871A1 (en) * 2018-07-06 2020-01-09 Samsung Electronics Co., Ltd. Semiconductor device
US20210013086A1 (en) * 2019-07-11 2021-01-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of forming the semiconductor device

Also Published As

Publication number Publication date
US20220230925A1 (en) 2022-07-21
US11532522B2 (en) 2022-12-20
CN114464617A (zh) 2022-05-10
US20230119813A1 (en) 2023-04-20
TW202243255A (zh) 2022-11-01

Similar Documents

Publication Publication Date Title
US11107813B2 (en) Semiconductor device and manufacturing method thereof
CN110176443B (zh) 用于减小接触电阻的双金属通孔
US20200303549A1 (en) Method for forming fin field effect transistor (finfet) device structure
CN107689376B (zh) 半导体器件和方法
KR102366295B1 (ko) 반도체 장치 및 그 제조 방법
CN110931431A (zh) 半导体器件和制造半导体器件的方法
TW202027146A (zh) 半導體裝置
US20210359085A1 (en) Semiconductor device and manufacturing method thereof
US20240096961A1 (en) Source/Drain Metal Contact and Formation Thereof
TW202109636A (zh) 半導體裝置的製造方法
TW202002004A (zh) 半導體結構的製造方法
US20220367344A1 (en) Contact Features and Methods of Fabricating the Same in Semiconductor Devices
CN111261521A (zh) 半导体器件及其形成方法
CN113054019A (zh) 半导体器件和形成半导体器件的方法
US11557660B2 (en) Method and device for forming cut-metal-gate feature
TWI795748B (zh) 半導體元件的製造方法及半導體元件
TWI807388B (zh) 半導體結構及其製作方法
TW202201790A (zh) 製造半導體裝置的方法和半導體裝置
CN113140508A (zh) 半导体装置的制造方法
TW202129772A (zh) 半導體結構之製造方法
CN110875190A (zh) 半导体器件和半导体制造的方法
TWI764678B (zh) 半導體結構及其形成方法
US20220336450A1 (en) Semiconductor device and manufacturing method thereof
TW202345221A (zh) 半導體裝置及其形成方法
TW202405946A (zh) 半導體裝置及其製造方法