CN113054019A - 半导体器件和形成半导体器件的方法 - Google Patents

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陈俊翰
李振铭
杨复凯
王美匀
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Abstract

在一个实施例中，一种器件包括：栅电极；与栅电极相邻的外延源极/漏极区；位于外延源极/漏极区上方的一个或多个层间介电(ILD)层；延伸穿过ILD层的第一源极/漏极接触件，第一源极/漏极接触件连接至外延源极/漏极区；围绕第一源极/漏极接触件的接触间隔件；以及设置在接触间隔件和ILD层之间的孔洞。根据本申请的其他实施例，还提供了形成半导体器件的方法。

Description

半导体器件和形成半导体器件的方法
技术领域
本申请的实施例涉及半导体器件和形成半导体器件的方法。
背景技术
用于各种电子应用中的半导体器件，诸如，例如，个人计算机，手机，数码相机和其他电子设备。通常制造半导体器件通过依次在半导体衬底上方沉积绝缘或介电层，导电层和材料的半导体层，并使用光刻图案化各个材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小部件尺寸来继续提高各个电子组件(例如，晶体管，二极管，电阻器，电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的额外的问题。
发明内容
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：蚀刻贯穿第一外延源极/漏极区上方的一个或多个层间介电(ILD)层的第一接触开口；在第一接触开口中沿着ILD层的第一侧壁沉积第一牺牲间隔件；在第一接触开口中沿着第一牺牲间隔件的侧壁沉积第一接触间隔件；在第一接触开口中沿着第一接触间隔件的侧壁形成第一源极/漏极接触件，第一源极/漏极接触件连接至第一外延源极/漏极区；以及在沉积第一源极/漏极接触件之后，去除第一牺牲间隔件的部分，以在第一接触间隔件的侧壁和ILD层的第一侧壁之间形成第一孔洞。
根据本申请的另一个实施例，提供了一种半导体器件，包括：栅电极；外延源极/漏极区，与栅电极相邻；一个或多个层间介电(ILD)层，位于外延源极/漏极区上方；第一源极/漏极接触件，延伸穿过ILD层，第一源极/漏极接触件连接至外延源极/漏极区；接触间隔件，围绕第一源极/漏极接触件；以及孔洞，设置在接触间隔件和ILD层之间。
根据本申请的又一个实施例，提供了一种半导体器件，包括：半导体衬底；第一外延源极/漏极区，在半导体衬底中；第二外延源极/漏极区，在半导体衬底中；一个或多个层间介电(ILD)层，位于第一外延源极/漏极区和第二外延源极/漏极区的上方；第一源极/漏极接触件，延伸穿过ILD层，第一源极/漏极接触件连接至第一外延源极/漏极区；第一接触间隔件，围绕第一源极/漏极接触件；第一孔洞，设置在第一接触间隔件和ILD层之间；第二源极/漏极接触件，延伸穿过ILD层，第二源极/漏极接触件连接至第二外延源极/漏极区；第二接触间隔件，围绕第二源极/漏极接触件，第二接触间隔件和第一接触间隔件具有相同的宽度；以及第二孔洞，设置在第二接触间隔件和ILD层之间，第二孔洞具有大于第一孔洞的宽度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例在三维视图中的FinFET的实例。
图2和图3是根据一些实施例的在FinFET的制造中的中间阶段的三维视图。
图4A至图18D是根据一些实施例的在FinFEsT的制造中的进一步中间阶段的截面图。
图19A至图20B是根据一些其他实施例的在FinFET的制造中的中间阶段的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
进一步，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，接触件形成至具有不同宽度的源极/漏极区域。形成用于源极/漏极接触件的开口，并且在开口中形成牺牲间隔件。牺牲间隔件通过具有低均匀性的沉积工艺形成，并且因此牺牲间隔件降低了源极/漏极接触开口的宽度的变化。在形成源极/漏极接触件之后，去除牺牲间隔件以形成围绕源极/漏极接触件的孔洞。
图1示出了根据一些实施例的在三维视图中的简化的鳍式场效应晶体管的实例。为了清楚示出，省略了FinFET(如下所述)的某些其他一些部件。所示出的FinFET可以以某种方式电连接或耦合，例如作为一个晶体管或多个晶体管(诸如两个晶体管)来操作。
FinFET包括从衬底50延伸的鳍52。浅沟槽隔离(STI)区56设置在衬底50的上方，并且鳍52从相邻的STI区56之间向上突出。尽管描述/示出了STI区56与衬底50间隔开，本文所用的术语“衬底”可以仅用于指代半导体衬底或包括隔离区的半导体衬底。另外，尽管鳍52示出为衬底50的单一的连续材料，鳍52和/或衬底50可以包括单一材料或多种材料。在此上下文中，鳍52指代在相邻的STI区56之间延伸的部分。
栅极介电质82沿着鳍52的侧壁并且位于鳍52的顶面上方，并且栅电极84位于栅极介电质82的上方。源极/漏极区70相对于栅极介电质82和栅电极84设置在鳍52的相对侧。栅极间隔件66将源极/漏极区70与栅极介电质82和栅电极84间隔开。一个或多个层间介电层(ILD)层(未示出，下面将进一步讨论)设置在源极/漏极区70和栅电极84的上方，并且连接至源极/漏极区70和栅电极84的接触件(未示出，下面进一步讨论)形成为贯穿ILD层。在形成多个晶体管的实施例中，源极/漏极区70可以在各个晶体管之间共享。在一个晶体管由多个鳍52形成的实施例中，可以电连接相邻的源极/漏极区70，诸如将通过外延生长合并源极/漏极区70，或者通过采用同一源极/漏极接触件将源极/漏极区70耦合。
图1进一步示出了多个参考的截面。截面A-A是沿着鳍52的纵轴并且在例如FinFET的源极/漏极区70之间的电流流动的方向上。截面B-B是垂直于截面A-A，并且延伸穿过FinFET的源极/漏极区70。为了清楚起见，后续附图参考这些参考的截面。
图2和图3是根据一些实施例的在FinFET的制造中的中间阶段的三维视图。处理衬底50以形成FinFET。衬底50可以是诸如块状半导体的半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂(例如，用p型或n型掺杂剂)或未掺杂。衬底50可以是诸如硅晶圆的晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如掩埋氧化物(BOX)层、氧化硅层等。通常在硅或玻璃衬底的衬底上提供绝缘层。也可以使用其他衬底，诸如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅、锗、包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或他们的组合。
衬底50具有区域50N和区域50P。区域50N可以用于形成n型器件，诸如NMOS晶体管，例如n型FinFET。区域50P可以用于形成p型器件，例如PMOS晶体管，例如p型FinFET。区域50N可以与区域50P物理上间隔开，并且可以在区域50N和区域50P之间设置任何数量的器件部件(例如，其他有源器件，掺杂区域，隔离结构等)。
在图2中，鳍52形成为从衬底50延伸。鳍52是半导体带。在一些实施例中，可以通过在衬底50中蚀刻沟槽而在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)，中性束蚀刻(NBE)等，或他们的组合。蚀刻可以是各向异性的。
可以通过任何合适的方法来图案化鳍。例如，可以使用一种或多种光刻工艺来图案化鳍，包括双图案化或多图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，以允许创建具有例如间距小于使用单个直接光刻法可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且可以使用剩余的间隔件来图案化鳍。
在衬底50上方并且在相邻鳍52之间形成STI区56。作为形成STI区56的实例，在中间结构上方形成绝缘材料。绝缘材料可以是诸如氧化硅的氧化物，氮化物等或他们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)，可流动化学气相沉积(FCVD)(例如，在远程等离子体系统中化学气相沉积(CVD)基材料沉积，并且后固化以使其转化为诸如氧化物的另一种材料)等或他们的组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一个实施例中，形成绝缘材料，使得多余的绝缘材料覆盖鳍52。一些实施例可以利用多层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬垫(未示出)。此后，可以在衬垫的上方形成诸如上述讨论的填充材料。向绝缘材料应用去除工艺以去除鳍52的上方的多余的绝缘材料。在一些实施例中，可以利用平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻工艺、他们的组合等。平坦化工艺暴露鳍52，以使得在平坦化工艺完成之后，鳍52和绝缘材料的顶面是平坦的。然后凹进绝缘材料，并且绝缘材料的剩余部分形成STI区56。凹进绝缘材料，以使得区域50N和区域50P中的鳍52的上部从相邻的STI区56之间突出。在凹进之后，鳍52的暴露部分在STI区56的顶面上面延伸。鳍52的暴露部分包括将成为所得的FinFET的沟道区的区域。
此外，STI区56的顶面可以具有如图所示的平整的表面、凸出的表面、凹陷的表面(诸如盘状的)或他们的组合。STI区56的顶面可以通过适当的蚀刻形成为平整的，凸出的和/或凹陷的。可以使用可接受的蚀刻工艺来凹进STI区56，诸如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料的材料)。例如，通过使用可以使用例如稀氢氟酸(dHF)的酸通过适当的蚀刻工艺去除化学氧化物。
以上描述工艺仅仅是如何形成鳍52的一个实例。在一些实施例中，可以通过外延生长工艺形成鳍。例如，可以在衬底50的顶面上方形成介电层，并且可以蚀刻贯穿介电层的沟槽以暴露出下面的衬底50。可以在沟槽中外延生长同质外延结构，并且可以凹进介电层，使得同质外延结构从介电层突出以形成鳍。另外，在一些实施例中，异质外延结构可以用于鳍52。例如，在STI区56的绝缘材料通过鳍52平坦化之后，可以凹进鳍52，并且可以在凹进的鳍52的上方外延生长与鳍52不同的材料。在这样的实施例中，鳍52包括凹进的材料以及设置在凹进的材料的上方的外延生长材料。在另一个实施例中，可以在衬底50的顶面上方形成介电层，并且可以蚀刻贯穿介电层的沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且可以凹进介电层，使得异质外延结构从介电层突出以形成鳍52。在同质外延结构或异质外延结构是外延生长的一些实施例中，可以在生长期间原位掺杂外延生长的材料，这可以消除先前的和后续的注入，尽管原位掺杂和注入掺杂可以一起使用。
另外，在区域50N(例如，NMOS区域)中外延生长与区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各个实施例中，鳍52的上部可以由硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的可选材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
此外，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P两者中形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光刻胶或其他掩模(未示出)来实现用于区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的鳍52和STI区56的上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50P，例如PMOS区域。可以通过使用旋涂技术来形成光刻胶，并且可以使用可接受的光刻技术来图案化光刻胶。一旦图案化光刻胶，就在区域50P中执行n型掺杂物注入，并且光刻胶可以作为掩模以基本上防止n型掺杂物注入到诸如NMOS区域的区域50N中。n型掺杂物可以是注入到该区域中的磷、砷、锑等，其浓度等于或小于1018cm-3，诸如从大约1017cm-3至大约1018cm-3。在注入之后，诸如通过可接受的灰化工艺去除光刻胶。
在区域50P的注入之后，在区域50P中的鳍52和STI区56的上方形成光刻胶。图案化光刻胶以暴露衬底50的区域50N，例如NMOS区域。可以通过使用旋涂技术来形成光刻胶，并且可以使用可接受的光刻技术来图案化光刻胶。一旦图案化光刻胶，就可以在区域50N中执行p型掺杂物注入，并且光刻胶可以作为掩模以基本上防止p型掺杂物注入到诸如PMOS区域的区域50P中。p型掺杂物可以是注入到该区域中的硼、BF2、铟等，其浓度等于或小于1018cm-3，例如从大约1017cm-3至大约1018cm-3。在注入之后，诸如通过可接受的灰化工艺去除光刻胶。
在区域50N和区域50P的注入之后，可以执行退火以激活注入的p型和/或n型掺杂物。在一些实施例中，外延鳍的生长材料可以在生长期间原位掺杂，这可以消除注入，尽管原位掺杂和注入掺杂可以一起使用。
在图3中，在鳍52的上方形成伪栅极介电质60，以及在伪栅极介电质62的上方形成伪栅电极62。伪栅极介电质60和伪栅电极62可以统称为伪栅极堆叠件。伪栅极堆叠件沿着鳍52的侧壁和顶面延伸。
作为形成伪栅极介电质60和伪栅电极62的一个实例，在鳍52上形成伪介电层。伪介电层可以是例如氧化硅、氮化硅、他们的组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层的上方形成伪栅极层，并且在伪栅极层的上方形成掩模层。可以在伪介电层的上方沉积伪栅极层，然后平坦化，诸如通过CMP。可以在伪栅极层的上方沉积掩模层。伪栅极层可以是导电或非导电材料，诸如非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、金属等。可以通过物理气相沉积(PVD)，CVD，溅射沉积或本领域中已知的并且使用的用于沉积导电材料的其他技术来沉积伪栅极层。伪栅极层可以由具有对STI区56的蚀刻高蚀刻选择性的其他材料制成。掩模层可以包括例如氮化硅、氮氧化硅等。在该实例中，跨越区域50N和区域50P形成单个伪栅极层和单个掩模层。在一些实施例中，可以沉积伪介电层，使得伪介电层覆盖STI区56，并在伪栅极层和STI区56之间延伸。然后，使用可接受的光刻和蚀刻技术图案化掩模层以形成掩模64。然后通过可接受的蚀刻技术将掩模64的图案转移到伪栅极层以形成伪栅电极62。将掩模64的图案进一步转移到伪介电层以形成伪栅介电质60。伪栅电极62覆盖鳍52的各自的沟道区58(参见图4A和图4B)。伪栅电极62还可以具有与各自的鳍52的长度方向基本垂直的长度方向(在工艺限制内)。
本文讨论的一些实施例是在使用后栅极工艺形成的FinFET的背景下讨论的。在其他实施例中，可以使用先栅工艺。并且，一些实施例考虑了在诸如平面FETs的平面器件中使用的方面。
图4A至图18D是根据一些实施例的在FinFET的制造中的进一步中间阶段的截面图。图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图16C、图16D、图16E、图16F、图17A、图17B、图18A、图18B、图18C和图18D是沿着图1中的参考截面A-A示出的截面图，除了仅示出了一个源极/漏极区70。图4C和图4D是沿着图1中的参考截面B-B示出的截面图，除了仅示出了两个鳍52。
图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图16C、图16E、图17A、图18A和图18C示出了一个或多个鳍52的第一区域50A。图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图16D、图16F、图17B、图18B和图18D示出了一个或多个鳍52的第二区域50B。将区域50A和50B同时处理并一起讨论。在区域50A和50B的每个中示出了单个鳍52，但是应当理解，区域50A和50B的每个可以包括来自衬底50的区域50N和50P两者的鳍52，例如第一区域50A和第二区域50B可各自包括n型器件和p型器件。
在图4A和图4B中，在伪栅电极62，掩模64和/或鳍52的暴露表面上形成栅极间隔件66。可以通过共形地沉积绝缘材料的一个或多个层形成，后续蚀刻绝缘材料形成栅极间隔件66。栅极间隔件66的绝缘材料可以是氧化硅、氮化硅、碳氮化硅、氧碳氮化硅、他们的组合等，并且可以通过共形沉积工艺形成，诸如化学气相沉积(CVD)，等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)等。在一些实施例中，栅极间隔件66由一个或多个氧碳氮化硅层形成，诸如两个氧碳氮化硅层。一旦形成，就可以通过例如湿蚀刻来蚀刻绝缘材料以形成栅极间隔件66。栅极间隔件66的蚀刻可以是各向异性的。在蚀刻之后，栅极间隔件66可以具有弯曲的侧壁(如图所示)或可以具有笔直的侧壁(未示出)。
在形成栅极间隔件66之前或期间，可以执行用于轻掺杂源极/漏极(LDD)区68的注入。在具有不同器件类型的实施例中，类似于所讨论的注入，可以在区域50N的上方形成诸如光刻胶的掩模，同时暴露区域50P，并且可以向区域50P中的暴露的鳍52中注入适当类型(例如，p型)的掺杂物。然后可以去除掩模。随后，可以在区域50P的上方形成诸如光刻胶的掩模，同时暴露区域50N，并且可以向区域50N中的暴露的鳍52中注入适当类型(例如，n型)的掺杂物。然后可以去除掩模。n型掺杂物可以是先前讨论的任何n型掺杂物，并且p型掺杂物可以是先前讨论的任何p型掺杂物。轻掺杂源极/漏极区可以具有大约1015cm-3至大约1016cm-3范围内的掺杂物浓度。可以使用退火来激活注入的掺杂物。
然后，在鳍52中形成外延源极/漏极区70。在鳍52中形成外延源极/漏极区70，使得每个伪栅电极62设置各自的相邻的外延源极/漏极区70对之间。外延源极/漏极区70延伸进入LDD区68，并且也可以贯穿LDD区68。在一些实施例中，栅极间隔件66用于使外延源极/漏极区70从伪栅电极62偏移适当的横向距离，从而使得外延源极/漏极区70使随后形成的FinFET的栅极短路。可以形成外延源极/漏极区70以在各自的沟道区58中施加应力，从而提高性能。
在区域50N，例如，NMOS区域，中形成外延源极/漏极区70，可以通过掩盖区域50P，例如PMOS区域，并蚀刻区域50N中的鳍52的源极/漏极区以在鳍52中形成凹槽。然后，在凹槽中外延生长区域50N中的外延源极/漏极区70。外延源极/漏极区70可以包括任何可接受的材料，诸如适合于n型FinFET。例如，如果区域50N中的鳍52是硅，则区域50N中的外延源极/漏极区70可以包括在沟道区58中施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。区域50N中的外延源极/漏极区70可以具有从鳍52的各自的表面升高的表面并且可以具有切面。
在区域50P，例如，PMOS区域，中形成外延源极/漏极区70，可以通过掩盖区域50N，例如NMOS区域，并蚀刻区域50P中的鳍52的源极/漏极区以在鳍52中形成凹槽。然后，在凹槽中外延生长区域50P中的外延源极/漏极区70。外延源极/漏极区70可以包括任何可接受的材料，诸如适合于p型FinFET。例如，如果区域50P中的鳍52是硅，则区域50P中的外延源极/漏极区70可以包括在沟道区58中施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、锗、锗锡等。区域50P中的外延源极/漏极区70还可以具有从鳍52的各自的表面升高的表面并且可以具有切面。
外延源极/漏极区70和/或鳍52可以通过注入掺杂剂以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂源极/漏极区的工艺，然后进行退火。源极/漏极区可以具有大约1019cm-3至大约1021cm-3的掺杂物浓度。用于源极/漏极区的n型和/或p型掺杂物可以是先前讨论的任何掺杂物。在一些实施例中，外延源极/漏极区70可以在生长期间原位掺杂。
作为用于在区域50N和区域50P中形成外延源极/漏极区70的外延工艺的结果，外延源极/漏极区的上表面具有切面，切面横向向外扩展超过鳍52的侧壁。在一些实施例中，这些切面导致同一FinFET的相邻外延源极/漏极区70合并，通过图4C示出。在其他实施例中，在外延工艺完成之后，相邻的外延源极/漏极区70保持间隔开，通过图4D示出。在图4C和图4D示出的实施例中，栅极间隔件66形成为覆盖在STI区56上面延伸的鳍52的侧壁的一部分，从而阻挡了外延生长。在一些其他实施例中，可以调整用于形成栅极间隔件66的蚀刻以去除间隔件材料，以允许外延生长的区延伸到STI区56的表面。
区域50A和50B中的伪栅电极62具有相同的宽度，从而在区域50A和50B中产生具有相同长度的沟道区域58。例如，当区域50A和50B是核心逻辑区域时，区域50A和50B中的伪栅电极62可以具有大约18nm至大约22nm的范围内的宽度W1，并且当区域50A和50B是输入/输出区域时，区域50A和50B中的伪栅电极62可以具有大约25nm至约150nm范围内的宽度W1。由于外延工艺的变化，区域50A和50B中的外延源极/漏极区70可以具有不同的宽度。例如，第一区域50A中的外延源极/漏极区70A可以具有宽度W2A，并且第二区域50B中的外延源极/漏极区70B可以具有宽度W2B，其中宽度W2B大于宽度W2A。宽度W2A和W2B可以相差100％之多。例如，当区域50A和50B是核心逻辑区域时，宽度W2A和W2B可以在大约15nm至大约30nm的范围内，而宽度W2A和W2B相差多达15nm。同样，当区域50A和50B是输入/输出区域时，宽度W2A和W2B可以在大约40nm至大约80nm的范围内，宽度W2A和W2B相差多达40nm。
在图5A和图5B中，在中间结构的上方沉积第一ILD层74。第一ILD层74可以由介电材料形成，并且可以通过诸如CVD，等离子体增强CVD(PECVD)或FCVD的任何合适的方法来沉积。介电材料可包括硅酸盐玻璃，诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)，未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)72设置在第一ILD层74和外延源极/漏极区70、栅极间隔件66以及掩模64之间。CESL 72可以由诸如氮化硅、氧化硅、氮氧化硅、氧化铝等介电材料形成并且可以通过合适的沉积工艺形成，该介电材料具有与覆盖在上面的第一ILD层74的材料不同的蚀刻速率。
在图6A和图6B中，可以执行诸如CMP的平坦化工艺，以使第一ILD层74的顶面与伪栅电极62或掩模64的顶面齐平。平坦化工艺也可以去除伪栅电极62上的掩模64以及沿着掩模64的侧壁的栅极间隔件66的部分。在平坦化工艺之后，伪栅电极62，栅极间隔件66和第一ILD层74的顶面是平坦的。因此，伪栅电极62的顶面通过第一ILD层74暴露。在一些实施例中，可以保留掩模64，在这种情况下，平坦化工艺使得第一ILD层74的顶面与掩模64的顶面齐平。
在图7A和图7B中，去除伪栅电极62以及可选地去除伪栅极介电质60，并且由替换栅极80所替换。替换栅极80包括栅极介电质82和栅电极84。替换栅极80也可以称为“栅极堆叠件”或“金属栅极”。替换栅极80沿着鳍52的沟道区58的侧壁延伸。
作为形成替换栅极80的实例，在一个或多个蚀刻步骤中去除伪栅电极62和掩膜64(如果有的话)，从而形成凹槽。也可以去除伪栅极介电质60在凹槽中的部分。在一些实施例中(未示出)，仅去除伪栅电极62，并且保留伪栅介电质60并且由凹槽暴露伪栅极介电质60。例如，可以从管芯的第一区域(例如，核心逻辑区域)中的凹槽中去除伪栅极介电质60，并且保留在管芯的第二区域(例如，输入/输出区域)中的凹槽中的伪栅极介电质60。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅电极62。例如，蚀刻工艺可以包括使用反应气体的干法蚀刻工艺，该反应气体以比第一ILD层74和栅极间隔件66的材料更大的速率选择性地去除伪栅电极62的材料。凹槽暴露鳍52。具体地，沟道区58通过凹槽暴露。每个沟道区58设置在外延源极/漏极区70的相邻对之间。在去除期间，当蚀刻伪栅电极62时，伪栅极介电质60可以用作蚀刻停止层。然后可以在去除伪栅电极62之后，可选地去除伪栅极介电质60。在去除之后，栅极介电质82共形地沉积在凹槽中，诸如在鳍52的顶面和侧壁上以及栅极间隔件66的侧壁上。栅极介电质82也可以形成在第一ILD层74的顶面上。在一些实施例中，栅极介电质82包括氧化硅、氮化硅或其多层。在一些实施例中，栅极介电质82包括高k介电材料，并且在这些实施例中，栅极介电质82可以具有大于大约7.0的k值，并且可以包括金属氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐及其组合。栅极介电质82的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)，PECVD等。在伪栅极介电质60的部分保留在凹槽中的实施例中，栅极介电质82包括伪栅极介电质60的材料(例如，氧化硅)。栅电极84分别地沉积在栅极介电质82的上方，并填充凹槽的剩余部分。栅电极84可以包括含金属材料，诸如TiN、TiO、TaN、TaC、Co、Ru、Al、W、他们的组合或他们的多层。例如，尽管在一些图中示出了单层栅电极84，每个栅电极84可以包括任何数量的衬垫层84A，任何数量的功函数调整层84B和填充材料84C，如图7B所示。在填充栅电极84之后，可以执行诸如CMP的平坦化工艺以去除栅极介电质82和栅电极84的材料的多余部分，这些多余部分位于第一ILD层74的顶面上方。栅极介电质82和栅电极84的材料的剩余部分因此形成所得FinFET的替换栅极80。
在图8A和图8B中，在第一ILD层74的上方沉积第二ILD层92。在一些实施例中，第二ILD层92是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD层92由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD和PECVD的任何合适的方法来沉积。在一些实施例中，蚀刻停止层90设置在第二ILD层92与栅电极84，第一ILD层74和栅极间隔件66之间。蚀刻停止层90可以由诸如氮化硅、氧化硅、氮氧化硅、氧化铝等介电材料形成并且可以通过合适的沉积工艺形成，该介电材料具有与覆盖在上面的第二ILD层92的材料不同的蚀刻速率。在一些实施例中，在形成第二ILD层92和蚀刻停止层90之前，可以凹进替换栅极80(例如，栅极介电质82和栅电极84)并且可以在凹槽中形成栅极掩模。
应当理解，示出的结构仅仅是一种示例性结构。其他变化是可能的。例如，示出的结构包括两个ILD层74和92以及两个蚀刻停止层72和90，但是可以使用任何数量的ILD层和蚀刻停止层。在一些实施例中，诸如在先栅工艺中，可以使用单个ILD层和单个蚀刻停止层。
在图9A和图9B中，贯穿ILD层74和92以及蚀刻停止层72和90形成接触开口94。接触开口94暴露外延源极/漏极区70。可以使用可接受的光刻和蚀刻技术形成接触开口94。在一些实施例中，外延源极/漏极区70的一些损失可以由于诸如通过过度蚀刻来蚀刻接触开口94而实现。接触开口94的蚀刻可以去除外延源极/漏极区70的上方的所有第一ILD层74(参见图9A)或仅去除一些第一ILD层74(参见图9B)。
由于工具误差，掩膜误差和/或覆盖外延源极/漏极区70的层(例如，ILD层74和92)的形貌变化，接触开口94的宽度可以出现变化。因此，接触开口94可具有不均匀的宽度。例如，外延源极/漏极区70A和70B的宽度W2A和W2B(参见图4A和图4B)的差异可以引起图案加载，并且因此第一ILD层74和/或第二ILD层92可以具有不均匀的形貌，这可以导致接触开口94在区域50A和50B中具有不同宽度。具体地，在第二区域50B中形成较大的外延源极/漏极区70B可以导致接触开口94更宽并且在第二区域50B中具有较低的纵横比。例如，第一区域50A中的接触开口94A可以具有大约20nm至大约24nm范围内的宽度W3A，并且第二区域50B中的接触开口94B可以具有大约30nm至大约40nm范围内的宽度W3B，宽度W3B大于宽度W3A的大约25％至大约100％。如下面进一步讨论的，接触开口94的宽度的变化将通过随后形成的间隔件而降低。
在图10A和图10B中，在接触开口94中沉积牺牲间隔件层96。沉积是共形的，从而使得牺牲间隔件层96具有水平部分96H和垂直部分96V。牺牲间隔件层96由具有高蚀刻选择性的材料形成，并且具有随后形成的接触间隔件(在下面讨论)。牺牲间隔件层96可以由非导电材料形成，诸如未掺杂的硅、氧化硅、氮化硅、碳氮氧化硅等，并且可以通过诸如CVD，ALD等的沉积工艺形成。
在一些实施例中，牺牲间隔件层96是通过诸如CVD的具有低均匀性的沉积工艺形成的未掺杂硅层。通过低均匀性沉积工艺形成牺牲间隔件层96，导致牺牲间隔件层96具有宽度不均匀的垂直部分96V。具体地，具有较大纵横比的接触开口94容纳用于CVD的较小体积的前体气体。因此，与较大的接触开口94B相比，在较小的接触开口94A中形成的牺牲间隔件层96的材料较少，并且与接触开口94A中的牺牲间隔件层96的垂直部分96V相比，在接触开口94B中的牺牲间隔件层96的垂直部分96V较宽。例如，接触开口94A中的垂直部分96V可以具有宽度W4A，并且接触开口94B中的垂直部分96V可以具有宽度W4B，宽度W4B大于宽度W4A。关于宽度W4A和W4B的细节在下面进一步讨论。
在图11A和图11B中，去除牺牲间隔件层96的水平部分96H。可以通过可接受的蚀刻技术去除水平部分96H。在一些实施例中，通过干蚀刻工艺去除水平部分96H。例如，蚀刻工艺可以包括使用反应气体的各向同性干蚀刻，该反应气体以比第二ILD层92和外延源极/漏极区70的材料更大的速率选择性地去除牺牲间隔件层96的材料。在牺牲间隔件层96是未掺杂的硅的实施例中，反应气体可以包括氯化溴(BrCl)，甲烷(CH4)，氟代甲烷(CH3F)，他们的组合等。可以通过蚀刻工艺形成一些间隔件副产物98。间隔件副产物98可以沿着接触开口94的侧壁和底部，并且也可以沿着第二ILD层92的表面。继续上述牺牲间隔件层96是未掺杂的硅的实例，间隔件副产物98可以是由诸如溴硅氧烷或氯硅氧烷的聚合物形成。间隔件副产物98可以是氧化物。
牺牲间隔件层96的剩余的垂直部分96V是牺牲间隔件100，其在随后的蚀刻工艺中去除以形成围绕随后形成的源极/漏极接触件的孔洞。在一些实施例中，诸如当蚀刻工艺是各向同性时，牺牲间隔件100可以具有与牺牲间隔件层96的相应垂直部分96V基本相同的宽度。换句话说，接触开口94A中的牺牲间隔件100A可以具有与接触开口94A中的垂直部分96V相同的宽度W4A，并且接触开口94B中的牺牲间隔件100B可以具有与接触开口94B中的垂直部分96V相同的宽度W4B。在蚀刻之后，牺牲间隔件100A可以具有大约3nm至大约5nm范围内的宽度W4A，并且牺牲间隔件100B可以具有大约6nm至大约11nm范围内的宽度W4B，其中宽度W4B大于宽度W4A的大约20％至大约270％。
在图12A和图12B中，可选地去除间隔件副产物98以暴露外延源极/漏极区70。当间隔件副产物98是氧化物时，可以通过诸如使用稀氢氟酸(dHF)、去离子水(DIW)等的湿蚀刻的化学氧化物去除来去除。在去除间隔件副产物98之后，牺牲间隔件100保留在接触开口94中。
在图13A和图13B中，接触间隔件层102沉积在中间结构的上方和接触开口94中。接触间隔件层102位于外延源极/漏极区70上方，并且沿着牺牲间隔件100的侧壁延伸。沉积是共形的，以使得接触间隔件层102具有水平部分102H和垂直部分102V。接触间隔件层102可以由诸如氮化硅、氧化硅、氮氧化硅、氧化铝等的介电材料形成。在一些实施例中，蚀刻停止层72和90以及接触间隔件层102由诸如氮化硅的相同的介电材料形成。可以通过诸如CVD、ALD等的沉积工艺来形成接触间隔件层102。
在一些实施例中，接触间隔件层102是通过具有高均匀性的沉积工艺形成的氮化硅层，诸如自限制工艺，诸如ALD。用于接触间隔件层102的沉积工艺比用于牺牲间隔件层96的沉积工艺具有更高的均匀性。通过高均匀性沉积工艺形成接触间隔件层102使得接触间隔件层102在区域50A和50B中具有基本均匀宽度(在工艺限制内)的垂直部分102V。具体地，给定足够的时间，自限制沉积工艺可以使接触间隔件层102形成为均匀的厚度，而不管接触开口94的各种尺寸如何。
在图14A和图14B中，执行蚀刻工艺以去除接触间隔件层102的水平部分102H，而将接触间隔件层102的垂直部分102V留在接触开口94中。蚀刻可以是湿蚀刻或干蚀刻。接触隔离件层102的剩余垂直部分102V是接触间隔件104，其用作随后形成的源极/漏极接触件的附加阻挡层。接触间隔件104在区域50A和50B中具有均匀的宽度(在工艺限制内)。例如，接触开口94A和94B中的接触间隔件104可具有大约2.5nm至大约3.0nm范围内的相同宽度W5。
在形成牺牲间隔件100和接触间隔件104之后，接触开口94具有减小的宽度。例如，在形成牺牲间隔件100和接触间隔件104之后，接触开口94A可以具有大约12.5nm至大约13.5nm范围内的宽度W6A，并且接触开口94B可以具有大约16nm至大约18nm范围内的宽度W6B，其中，接触开口94的最终宽度W6A和W6B小于接触开口94的初始宽度W3A和W3B(参见图9A和图9B)。具体的，宽度W6A和W6B分别比宽度W3A和W3B小宽度W4A和W4B。如上所述，牺牲间隔件100A的宽度W4A小于牺牲间隔件100B的宽度W4B。因此，与接触开口94A的宽度相比，接触开口94B的宽度减小更大的量。例如，宽度W6A可以比宽度W3A小大约40％至大约60％，并且宽度W6B可以比宽度W3B小大约52％至大约68％，并且宽度W3B和W6B之间的差距大于宽度W3A和W6A之间的差距。这样，与接触开口94的初始宽度W3A和W3B相比，接触开口94的最终宽度W6A和W6B的差距较小。特别地，接触开口94的最终宽度W6A和W6B之间的变化可以很小，并且实际上可以足够小以满足3σ定律(three-sigma rule)。例如，宽度W6B可以比宽度W6A大一点，诸如从大约18％至大约44％。将牺牲间隔件层96的垂直部分96V形成为不均匀的宽度，可以减小接触开口94的宽度W6A和W6B的变化。宽度W6A和W6B减小的变化有助于随后形成的源极/漏极接触件调整至期望的值，这可以有助于减少接触件的短路。
在图15A和图15B中，下部源极/漏极接触件106形成在接触开口94中。可以在每个外延源极/漏极区70上形成硅化物108。可以通过在接触开口94中沉积导电材料并执行退火来形成硅化物108。导电材料可以是钛、氮化钛、钴、镍等或他们的组合。硅化物108物理地并且电耦合至外延源极/漏极区70。然后在接触开口94中形成诸如扩散阻挡层，粘附层等的衬垫以及导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等，并且衬垫沿着接触间隔件104形成。导电材料可以是钴、钨、钌、铝、铜、银、金、镍等，并且可以通过沉积、电镀等形成。可以执行诸如CMP的平坦化工艺以从第二ILD层92的顶面去除多余的材料。剩余的衬垫和导电材料形成下部源极/漏极接触件106。下部源极/漏极接触件106可以具有与接触开口94基本相同的宽度。例如，接触开口94A中的下部源极/漏极接触件106A可以具有宽度W6A，并且接触开口94B中的下部源极/漏极接触件106B可以具有宽度W6B。
在图16A和图16B中，执行蚀刻工艺以去除牺牲间隔件100的部分并形成围绕下部源极/漏极接触件106的孔洞110。孔洞110为真空或填充空气，两者均具有低的相对介电常数。孔洞110因此有助于将下部源极/漏极接触件106与栅电极84电隔离。孔洞110可具有与相应的牺牲间隔件100基本相同的宽度。例如，牺牲间隔件100A的去除形成具有宽度W4A的孔洞110A，并且牺牲间隔件100B的去除形成具有宽度W4B的孔洞110B。蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体以比下部源极/漏极接触件106，接触间隔件104，第二ILD层92的材料更高的速率选择性去除牺牲间隔件100的材料。在牺牲间隔件100由未掺杂的硅形成并且接触间隔件104和蚀刻停止层72和90由氮化硅形成的实施例中，反应气体可以包括三氟化氮(NF3)、氢气(H2)、他们的组合等。在这样的实施例中，蚀刻工艺可以比去除氮化硅快大约10倍至大约3000倍地去除硅。
在蚀刻工艺之后，一些残留间隔件112可以保留在孔洞110的下部中。例如，蚀刻工艺可以去除牺牲间隔件100的上部，并且在蚀刻工艺之后，保留包括牺牲间隔件100的下部的残留间隔件112。残留间隔件112物理接触外延源极/漏极区70。残留间隔件112可以由牺牲间隔件100的材料形成，或者可以由其天然氧化物形成。残留间隔件112的高度取决于孔洞110的宽度W4A和W4B，由于较窄的孔洞110容纳较少体积的用于蚀刻工艺的反应气体，较大的残留间隔件112保留在较窄的孔洞110中。下面将进一步讨论残留间隔件112的尺寸。
残留间隔件112的形成是可选的。在一些实施例中，诸如图16C和图16D所示，残留间隔件112形成在较窄的孔洞110中(例如，在第一区域50A中)，而不在较宽的空隙110中(例如，在第二区域50B中)。在一些实施例中，诸如图16E和图16F所示，没有形成残留间隔件112。
在图17A和图17B中，在第二ILD层92上方沉积第三ILD层122。在一些实施例中，第三ILD层122是通过可流动CVD方法形成的可流动膜。在一些实施例中，第三ILD层122由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD和PECVD的任何合适的方法来沉积。蚀刻停止层120设置在第三ILD层122与下部源极/漏极接触件106、接触间隔件104和第二ILD层92之间。蚀刻停止层120可以由诸如氮化硅、氧化硅、氧氮化硅、氧化铝等的介电材料形成并且可以通过适当的沉积工艺形成，该介电材料具有与覆盖在上面的第三ILD层122的材料不同的蚀刻速率。
蚀刻停止层120具有部分填充孔洞110的上部的部分。孔洞110因此被密封，以使得在后续处理期间，其他材料可能不会沉积在孔洞110中。形成在孔洞110中的蚀刻停止层120的量取决于孔洞110的宽度W4A和W4B，由于较小的孔洞110的差的间隙填充性能，较少的蚀刻停止层120形成在较小的孔洞110中。例如，孔洞110A中的蚀刻停止层120的部分120A可以具有高达大约3nm的高度H1A，并且孔洞110B中的蚀刻停止层120的部分120B可以具有高达大约5nm的高度H1B，并且高度H1B大于高度H1A。孔洞110中的蚀刻停止层120的部分120A和120B可以有助于后续形成的接触件(在下面进一步讨论)的对准，确保没有接触件形成在孔洞110中。蚀刻停止层120的剩余部分120C设置在蚀刻停止层120的部分120A和120B，下部源极/漏极接触件106，接触间隔件104和第二ILD层92的上方。
如上所述，一些残留间隔件112可以保留在结构中。例如，第一区域50A中的残留间隔件112A可以具有高达大约1nm的高度H2A，第二区域50B中的残留间隔件112B可以具有高达大约1nm的高度H2B，并且高度H2A大于高度H2B。残留间隔件112的高度足够小，使得孔洞110占据下部源极/漏极接触件106和栅电极84之间的大部分空间。例如，下部源极/漏极接触件106A和栅电极84之间的孔洞110A的部分可以具有大约0.5nm至约2.5nm范围内的高度H3A，并且下部源极/漏极接触件106B和栅电极84之间的孔洞110B的部分可以具有大约3.5nm至约8.5nm范围内的高度H3B，高度H3B大于高度H3A。高度H2A和H2B很小，诸如分别小于高度H3A和H3B的一半。换句话说，外延源极/漏极区70的最高表面和残留间隔件112的最高表面之间的距离小于残留间隔件112的最高表面和栅电极84的最高表面之间的距离。孔洞110比残余隔离件112提供更多的电隔离，因此将残余隔离件112形成为小的高度H2A和H2B有助于在下部源极/漏极接触件106和栅电极84之间提供大量的电隔离，从而减小最终的FinFET的寄生电容。
在上述工艺之后，接触间隔件104和下部源极/漏极接触件106共同地具有三个部分，每个部分由不同的介电材料围绕。接触间隔件104和下部源极/漏极接触件106的上部由蚀刻停止层120(例如，氮化硅)的部分围绕。接触间隔件104和源极/漏极接触件106的中间部分由孔洞110(例如，空气)围绕。接触间隔件104和源极/漏极接触件106的下部由残留间隔件112(例如，未掺杂的硅)围绕。
在图18A和图18B中，形成上部源极/漏极接触件126和栅极接触件124。贯穿第三ILD层122和蚀刻停止层120形成用于上部源极/漏极接触件126的开口，并且贯穿ILD层92和122以及蚀刻停止层90和120形成用于栅极接触件124的开口。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘附层等的衬垫以及导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从第三ILD层122的顶面去除多余的材料。剩余的衬垫和导电材料在开口中形成上部源极/漏极接触件126和栅极接触件124。上部源极/漏极接触件126物理地并且电耦合到下部源极/漏极接触件106，并且栅极接触件124物理地并且电耦合到栅电极84。上部源极/漏极接触件126和栅极接触件124可以在不同的工艺中形成，或者可以在相同的工艺中形成。尽管示出为形成在相同的横截面，但是应当理解，每个上部源极/漏极接触件126和栅极接触件124可以在不同的横截面形成，这可以避免接触件的短路。
形成具有延伸到孔洞110中的部分120A和120B的蚀刻停止层120可以有助于确保没有上部源极/漏极接触件126形成在孔洞110中。在一些实施例中，诸如图18C和图18D所示，上部源极/漏极接触件126可以偏移或形成为不一致的宽度。当发生这种偏移时，上部源极/漏极接触件126延伸进入但不贯穿蚀刻停止层120的部分120A和120B。这样，不会发生间隙110的破坏，因此增加了下部源极/漏极接触件106的电隔离。
实施例可以实现的优势。通过CVD工艺形成牺牲间隔件100允许牺牲间隔件100形成为不均匀的宽度，并且较宽的牺牲间隔件100形成在较宽的接触开口94中。下部源极/漏极接触件的宽度W6A和W6B的变化可以因此以自调节的方式减小。下部源极/漏极接触件106的尺寸可以因此调节到期望值，而不需要工具优化。掩膜误差和/或形貌变化的影响也可以减小，从而提高了所得FinFET的制造产量。
图19A至图20B是根据一些其他实施例的在FinFET的制造中的中间阶段的截面图。图19A、图19B、图20A和图20B是沿着图1中的参考截面A-A示出的截面图，除了仅示出了一个源极/漏极区70。图19A和图20A示出了第一区域50A，图19B和图20B示出了第二区域50B。
在图19A和图19B中，获得了类似于图16A和图16B的中间结构。然后以与以上关于图17A和图17B所讨论的类似的方式，将蚀刻停止层120沉积在下部源极/漏极接触件106，接触间隔件104和第二ILD层92上。例如，蚀刻停止层120具有沿着接触间隔件104的侧壁延伸的部分120A和120B。
在沉积蚀刻停止层120之后，扩展第二ILD层92以接触接触间隔件104的侧壁以及蚀刻停止层120的部分120A和120B的侧壁。扩展第二ILD层92收缩了孔洞110。孔洞110A和110B因此分别具有减小的高度H4A和H4B，并且高度H4B大于高度H4A。例如，高度H4A可以在大约0.5nm至大约2.5nm的范围内，并且高度H4B可以在大约3.5nm至大约8.5nm的范围内。
在一些实施例中，通过向第二ILD层92注入诸如Ge、B、Ar、Sn、Si等的掺杂物来扩展第二ILD层92。可以注入第二ILD层92以具有大约1014cm-3至约1016cm-3的掺杂物浓度。可以以诸如在大约30keV和大约40keV之间的高能量执行注入，以使得掺杂物穿过蚀刻停止层120并注入到第二ILD层92中。用掺杂物注入第二ILD层92可以增加第二ILD层92的体积，从而使其膨胀。因此，第二ILD层92可以在注入之后具有降低的密度。
在图20A和图20B中，将第三ILD层122沉积在蚀刻停止层120上。可以以与以上关于图17A和图17B所讨论的类似的方式沉积第三ILD层122。然后形成上部源极/漏极接触件126和栅极接触件124，其延伸穿过第三ILD层122，蚀刻停止层120和第二ILD层92。上部源极/漏极接触件126和栅极接触件124可以以与以上关于图18A和图18B所讨论的类似的方式形成。
在一个实施例中，一种方法包括：蚀刻贯穿第一外延源极/漏极区上方的一个或多个层间介电(ILD)层的第一接触开口；在第一接触开口中沿着ILD层的第一侧壁沉积第一牺牲间隔件；在第一接触开口中沿着第一牺牲间隔件的侧壁沉积第一接触间隔件；在第一接触开口中沿着第一接触间隔件的侧壁形成第一源极/漏极接触件，第一源极/漏极接触件连接至第一外延源极/漏极区；以及在沉积第一源极/漏极接触件之后，去除第一牺牲间隔件的部分，以在第一接触间隔件的侧壁和ILD层的第一侧壁之间形成第一孔洞。
在方法的一些实施例中，沉积第一牺牲间隔件包括：通过第一沉积工艺在第一接触开口中沉积牺牲间隔件层；以及去除牺牲间隔件层的水平部分，第一牺牲间隔件包括保留在第一接触开口中的牺牲间隔件层的垂直部分。在方法的一些实施例中，沉积第一接触间隔件包括：通过第二沉积工艺在第一接触开口中沉积接触间隔件层，第二沉积工艺具有比第一沉积工艺更高的均匀性；以及去除接触间隔件层的水平部分，第一接触间隔件包括保留在第一接触开口中的接触间隔件层的垂直部分。在方法的一些实施例中，第一沉积工艺是化学气相沉积，并且第二沉积工艺是原子层沉积。在方法的一些实施例中，去除第一牺牲间隔件的部分包括：通过蚀刻工艺蚀刻第一牺牲间隔件的上部，蚀刻工艺以比第一接触间隔件的材料更大的速率去除第一牺牲间隔件的材料。在方法的一些实施例中，蚀刻工艺形成残留间隔件，残留间隔件包括在蚀刻工艺之后保留的第一牺牲间隔件的下部。在方法的一些实施例中，第一外延源极/漏极区邻近栅电极设置，第一外延源极/漏极区的最高表面与残留间隔件的最高表面之间的第一距离小于残留间隔件的最高表面与栅电极的最高表面之间的第二距离。在一些实施例中，方法还包括：蚀刻贯穿第二外延源极/漏极区上方的ILD层的第二接触开口，第二接触开口具有大于第一接触开口的宽度；在第二接触开口中沿着ILD层的第二侧壁沉积第二牺牲间隔件，第二牺牲间隔件具有大于第一牺牲间隔件的宽度；在第二接触开口中沿着第二牺牲间隔件的侧壁沉积第二接触间隔件，第二接触间隔件和第一接触间隔件具有相同的宽度；在第二接触开口中沿着第二接触间隔件的侧壁形成第二源极/漏极接触件，第二源极/漏极接触件连接至第二外延源极/漏极区；以及在去除第一牺牲间隔件的部分的同时，去除第二牺牲间隔件的部分，以在第二接触间隔件的侧壁和ILD层的第二侧壁之间形成第二孔洞。在一些实施例中，方法还包括：在第一孔洞的上部中、在第二孔洞的上部中，以及在ILD层的上方沉积第一介电层，第一孔洞中的第一介电层的部分具有第一高度，第二孔洞中的第一介电层的部分具有第二高度，第一高度小于第二高度。在一些实施例中，方法还包括：在沉积第一介电层之后，扩展至少一个ILD层以收缩孔洞，扩展包括将掺杂物注入到至少一个ILD层中。
在一个实施例中，一种器件包括：栅电极；与栅电极相邻的外延源极/漏极区；位于外延源极/漏极区上方的一个或多个层间介电(ILD)层；延伸穿过ILD层的第一源极/漏极接触件，第一源极/漏极接触件连接至外延源极/漏极区；围绕第一源极/漏极接触件的接触间隔件；以及设置在接触间隔件和ILD层之间的孔洞。
在一些实施例中，器件还包括：设置在接触间隔件和ILD层之间的第一间隔件，第一间隔件接触外延源极/漏极区。在器件的一些实施例中，外延源极/漏极区的最高表面与第一间隔件的最高表面之间的第一距离小于第一间隔件的最高表面与栅电极的最高表面之间的第二距离。在一些实施例中，器件还包括：具有第一部分和第二部分的第一介电层，第一部分设置在ILD层，接触间隔件和第一源极/漏极接触件的上方，第二部分设置在接触间隔件和ILD层之间，孔洞设置在第一间隔件的上方和第一介电层的下方。在器件的一些实施例中，孔洞设置在第一间隔件的上方和第一介电层的下方。
在一个实施例中，一种器件包括：半导体衬底；在半导体衬底中的第一外延源极/漏极区；在半导体衬底中的第二外延源极/漏极区；位于第一外延源极/漏极区和第二外延源极/漏极区上方的一个或多个层间介电(ILD)层；延伸穿过ILD层的第一源极/漏极接触件，第一源极/漏极接触件连接至第一外延源极/漏极区；围绕第一源极/漏极接触件的第一接触间隔件；设置在第一接触间隔件和ILD层之间第一孔洞；延伸穿过ILD层的第二源极/漏极接触件，第二源极/漏极接触件连接至第二外延源极/漏极区；围绕第二源极/漏极接触件的第二接触间隔件，第二接触间隔件和第一接触间隔件具有相同的宽度；以及设置在第二接触间隔件和ILD层之间的第二孔洞，第二孔洞具有大于第一孔洞的宽度。
在一些实施例中，器件还包括：设置在第一接触间隔件和ILD层之间的第一间隔件，第一孔洞设置在第一间隔件的上方，第一间隔件和第一孔洞具有相同的宽度；以及设置在第二接触间隔件和ILD层之间的第二间隔件，第二孔洞设置在第二间隔件的上方，第二间隔件和第二孔洞具有相同的宽度。在器件的一些实施例中，第一间隔件具有比第二间隔物更大的高度。在器件的一些实施例中，相对于蚀刻工艺，第一间隔件和第二间隔件具有比第一接触间隔件和第二接触间隔件更大的蚀刻速率。在一些实施例中，器件还包括：具有第一部分，第二部分和第三部分的第一介电层，第一部分设置在第一接触间隔件和ILD层之间，第二部分设置在第二接触间隔件和ILD层之间，第三部分设置在第一部分和第二部分的上方。在器件的一些实施例中，第一介电层的第二部分具有比第一介电层的第一部分更大的高度。
根据本申请的一个实施例，提供了一种形成半导体器件的方法，包括：蚀刻贯穿第一外延源极/漏极区上方的一个或多个层间介电(ILD)层的第一接触开口；在第一接触开口中沿着ILD层的第一侧壁沉积第一牺牲间隔件；在第一接触开口中沿着第一牺牲间隔件的侧壁沉积第一接触间隔件；在第一接触开口中沿着第一接触间隔件的侧壁形成第一源极/漏极接触件，第一源极/漏极接触件连接至第一外延源极/漏极区；以及在沉积第一源极/漏极接触件之后，去除第一牺牲间隔件的部分，以在第一接触间隔件的侧壁和ILD层的第一侧壁之间形成第一孔洞。在一些实施例中，其中，沉积第一牺牲间隔件包括：通过第一沉积工艺在第一接触开口中沉积牺牲间隔件层；以及去除牺牲间隔件层的水平部分，第一牺牲间隔件包括保留在第一接触开口中的牺牲间隔件层的垂直部分。在一些实施例中，其中，沉积第一接触间隔件包括：通过第二沉积工艺在第一接触开口中沉积接触间隔件层，第二沉积工艺具有比第一沉积工艺更高的均匀性；以及去除接触间隔件层的水平部分，第一接触间隔件包括保留在第一接触开口中的接触间隔件层的垂直部分。在一些实施例中，第一沉积工艺是化学气相沉积，并且第二沉积工艺是原子层沉积。在一些实施例中，其中，去除第一牺牲间隔件的部分包括：通过蚀刻工艺蚀刻第一牺牲间隔件的上部，蚀刻工艺以比第一接触间隔件的材料更大的速率去除第一牺牲间隔件的材料。在一些实施例中，蚀刻工艺形成残留间隔件，残留间隔件包括在蚀刻工艺之后保留的第一牺牲间隔件的下部。在一些实施例中，第一外延源极/漏极区邻近栅电极设置，第一外延源极/漏极区的最高表面与残留间隔件的最高表面之间的第一距离小于残留间隔件的最高表面与栅电极的最高表面之间的第二距离。在一些实施例中，形成半导体器件的方法还包括：蚀刻贯穿第二外延源极/漏极区上方的ILD层的第二接触开口，第二接触开口具有大于第一接触开口的宽度；在第二接触开口中沿着ILD层的第二侧壁沉积第二牺牲间隔件，第二牺牲间隔件具有大于第一牺牲间隔件的宽度；在第二接触开口中沿着第二牺牲间隔件的侧壁沉积第二接触间隔件，第二接触间隔件和第一接触间隔件具有相同的宽度；在第二接触开口中沿着第二接触间隔件的侧壁形成第二源极/漏极接触件，第二源极/漏极接触件连接至第二外延源极/漏极区；以及在去除第一牺牲间隔件的部分的同时，去除第二牺牲间隔件的部分，以在第二接触间隔件的侧壁和ILD层的第二侧壁之间形成第二孔洞。在一些实施例中，形成半导体器件的方法还包括：在第一孔洞的上部中、在第二孔洞的上部中，以及在ILD层的上方沉积第一介电层，第一孔洞中的第一介电层的部分具有第一高度，第二孔洞中的第一介电层的部分具有第二高度，第一高度小于第二高度。在一些实施例中，形成半导体器件的方法还包括：在沉积第一介电层之后，扩展至少一个ILD层以收缩孔洞，扩展包括将掺杂物注入到至少一个ILD层中。
根据本申请的另一个实施例，提供了一种半导体器件，包括：栅电极；外延源极/漏极区，与栅电极相邻；一个或多个层间介电(ILD)层，位于外延源极/漏极区上方；第一源极/漏极接触件，延伸穿过ILD层，第一源极/漏极接触件连接至外延源极/漏极区；接触间隔件，围绕第一源极/漏极接触件；以及孔洞，设置在接触间隔件和ILD层之间。在一些实施例中，半导体器件还包括：第一间隔件，设置在接触间隔件和ILD层之间，第一间隔件接触外延源极/漏极区。在一些实施例中，外延源极/漏极区的最高表面与第一间隔件的最高表面之间的第一距离小于第一间隔件的最高表面与栅电极的最高表面之间的第二距离。在一些实施例中，半导体器件还包括：第一介电层，具有第一部分和第二部分，第一部分设置在ILD层、接触间隔件和第一源极/漏极接触件的上方，第二部分设置在接触间隔件和ILD层之间，孔洞设置在第一间隔件的上方和第一介电层的下方。
根据本申请的又一个实施例，提供了一种半导体器件，包括：半导体衬底；第一外延源极/漏极区，在半导体衬底中；第二外延源极/漏极区，在半导体衬底中；一个或多个层间介电(ILD)层，位于第一外延源极/漏极区和第二外延源极/漏极区的上方；第一源极/漏极接触件，延伸穿过ILD层，第一源极/漏极接触件连接至第一外延源极/漏极区；第一接触间隔件，围绕第一源极/漏极接触件；第一孔洞，设置在第一接触间隔件和ILD层之间；第二源极/漏极接触件，延伸穿过ILD层，第二源极/漏极接触件连接至第二外延源极/漏极区；第二接触间隔件，围绕第二源极/漏极接触件，第二接触间隔件和第一接触间隔件具有相同的宽度；以及第二孔洞，设置在第二接触间隔件和ILD层之间，第二孔洞具有大于第一孔洞的宽度。在一些实施例中，半导体器件还包括：第一间隔件，设置在第一接触间隔件和ILD层之间，第一孔洞设置在第一间隔件的上方，第一间隔件和第一孔洞具有相同的宽度；以及第二间隔件，设置在第二接触间隔件和ILD层之间，第二孔洞设置在第二间隔件的上方，第二间隔件和第二孔洞具有相同的宽度。在一些实施例中，第一间隔件具有比第二间隔物更大的高度。在一些实施例中，其中，相对于蚀刻工艺，第一间隔件和第二间隔件具有比第一接触间隔件和第二接触间隔件更大的蚀刻速率。在一些实施例中，半导体器件还包括：第一介电层，具有第一部分，第二部分和第三部分，第一部分设置在第一接触间隔件和ILD层之间，第二部分设置在第二接触间隔件和ILD层之间，第三部分设置在第一部分和第二部分的上方。在一些实施例中，第一介电层的第二部分具有比第一介电层的第一部分更大的高度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
蚀刻贯穿第一外延源极/漏极区上方的一个或多个层间介电层的第一接触开口；
在所述第一接触开口中沿着所述层间介电层的第一侧壁沉积第一牺牲间隔件；
在所述第一接触开口中沿着所述第一牺牲间隔件的侧壁沉积第一接触间隔件；
在所述第一接触开口中沿着所述第一接触间隔件的侧壁形成第一源极/漏极接触件，所述第一源极/漏极接触件连接至所述第一外延源极/漏极区；以及
在沉积所述第一源极/漏极接触件之后，去除所述第一牺牲间隔件的部分，以在所述第一接触间隔件的所述侧壁和所述层间介电层的所述第一侧壁之间形成第一孔洞。
2.根据权利要求1所述的方法，其中，沉积所述第一牺牲间隔件包括：
通过第一沉积工艺在所述第一接触开口中沉积牺牲间隔件层；以及
去除所述牺牲间隔件层的水平部分，所述第一牺牲间隔件包括保留在所述第一接触开口中的所述牺牲间隔件层的垂直部分。
3.根据权利要求2所述的方法，其中，沉积所述第一接触间隔件包括：
通过第二沉积工艺在所述第一接触开口中沉积接触间隔件层，所述第二沉积工艺具有比所述第一沉积工艺更高的均匀性；以及
去除所述接触间隔件层的水平部分，所述第一接触间隔件包括保留在所述第一接触开口中的所述接触间隔件层的垂直部分。
4.根据权利要求3所述的方法，其中，所述第一沉积工艺是化学气相沉积，并且所述第二沉积工艺是原子层沉积。
5.根据权利要求1所述的方法，其中，去除所述第一牺牲间隔件的所述部分包括：
通过蚀刻工艺蚀刻所述第一牺牲间隔件的上部，所述蚀刻工艺以比所述第一接触间隔件的材料更大的速率去除所述第一牺牲间隔件的材料。
6.根据权利要求5所述的方法，其中，所述蚀刻工艺形成残留间隔件，所述残留间隔件包括在所述蚀刻工艺之后保留的所述第一牺牲间隔件的下部。
7.根据权利要求6所述的方法，其中，所述第一外延源极/漏极区邻近栅电极设置，所述第一外延源极/漏极区的最高表面与所述残留间隔件的最高表面之间的第一距离小于所述残留间隔件的所述最高表面与所述栅电极的最高表面之间的第二距离。
8.根据权利要求1所述的方法，还包括：
蚀刻贯穿第二外延源极/漏极区上方的所述层间介电层的第二接触开口，所述第二接触开口具有大于所述第一接触开口的宽度；
在所述第二接触开口中沿着所述层间介电层的第二侧壁沉积第二牺牲间隔件，所述第二牺牲间隔件具有大于所述第一牺牲间隔件的宽度；
在所述第二接触开口中沿着所述第二牺牲间隔件的侧壁沉积第二接触间隔件，所述第二接触间隔件和所述第一接触间隔件具有相同的宽度；
在所述第二接触开口中沿着所述第二接触间隔件的侧壁形成第二源极/漏极接触件，所述第二源极/漏极接触件连接至所述第二外延源极/漏极区；以及
在去除所述第一牺牲间隔件的所述部分的同时，去除所述第二牺牲间隔件的部分，以在所述第二接触间隔件的所述侧壁和所述层间介电层的所述第二侧壁之间形成第二孔洞。
9.一种半导体器件，包括：
栅电极；
外延源极/漏极区，与所述栅电极相邻；
一个或多个层间介电层，位于所述外延源极/漏极区上方；
第一源极/漏极接触件，延伸穿过所述层间介电层，所述第一源极/漏极接触件连接至所述外延源极/漏极区；
接触间隔件，围绕所述第一源极/漏极接触件；以及
孔洞，设置在所述接触间隔件和所述层间介电层之间。
10.一种半导体器件，包括：
半导体衬底；
第一外延源极/漏极区，在所述半导体衬底中；
第二外延源极/漏极区，在所述半导体衬底中；
一个或多个层间介电层，位于所述第一外延源极/漏极区和所述第二外延源极/漏极区的上方；
第一源极/漏极接触件，延伸穿过所述层间介电层，所述第一源极/漏极接触件连接至所述第一外延源极/漏极区；
第一接触间隔件，围绕所述第一源极/漏极接触件；
第一孔洞，设置在所述第一接触间隔件和所述层间介电层之间；
第二源极/漏极接触件，延伸穿过所述层间介电层，所述第二源极/漏极接触件连接至所述第二外延源极/漏极区；
第二接触间隔件，围绕所述第二源极/漏极接触件，所述第二接触间隔件和所述第一接触间隔件具有相同的宽度；以及
第二孔洞，设置在所述第二接触间隔件和所述层间介电层之间，所述第二孔洞具有大于所述第一孔洞的宽度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI779730B (zh) * 2021-07-20 2022-10-01 南亞科技股份有限公司 形成半導體裝置的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3817067A1 (en) * 2019-10-30 2021-05-05 Nexperia B.V. Combined mcd and mos transistor semiconductor device
US11862694B2 (en) * 2020-09-23 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US20220231023A1 (en) 2021-01-15 2022-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet device and method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101667595A (zh) * 2008-09-05 2010-03-10 台湾积体电路制造股份有限公司 半导体装置
US20110281413A1 (en) * 2010-05-14 2011-11-17 Huicai Zhong Contact hole, semiconductor device and method for forming the same
CN108257871A (zh) * 2016-12-29 2018-07-06 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN110660845A (zh) * 2018-06-28 2020-01-07 台湾积体电路制造股份有限公司 半导体结构的制造方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6656822B2 (en) 1999-06-28 2003-12-02 Intel Corporation Method for reduced capacitance interconnect system using gaseous implants into the ILD
DE102007020258B4 (de) 2007-04-30 2018-06-28 Globalfoundries Inc. Technik zur Verbesserung des Transistorleitungsverhaltens durch eine transistorspezifische Kontaktgestaltung
KR20120121795A (ko) 2011-04-27 2012-11-06 에스케이하이닉스 주식회사 에어 갭을 포함하는 스페이서를 구비한 반도체 소자의 제조방법
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9305835B2 (en) * 2014-02-26 2016-04-05 International Business Machines Corporation Formation of air-gap spacer in transistor
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9443956B2 (en) * 2014-12-08 2016-09-13 Globalfoundries Inc. Method for forming air gap structure using carbon-containing spacer
US9412659B1 (en) * 2015-01-29 2016-08-09 Globalfoundries Inc. Semiconductor structure having source/drain gouging immunity
US9559184B2 (en) * 2015-06-15 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Devices including gate spacer with gap or void and methods of forming the same
US9536982B1 (en) * 2015-11-03 2017-01-03 International Business Machines Corporation Etch stop for airgap protection
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9716158B1 (en) * 2016-03-21 2017-07-25 International Business Machines Corporation Air gap spacer between contact and gate region
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US9608065B1 (en) * 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US9768118B1 (en) 2016-09-19 2017-09-19 International Business Machines Corporation Contact having self-aligned air gap spacers
US10522642B2 (en) 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device with air-spacer
KR102587891B1 (ko) * 2016-12-22 2023-10-12 삼성전자주식회사 반도체 소자
KR102365108B1 (ko) 2017-08-01 2022-02-18 삼성전자주식회사 집적회로 장치
US10236358B1 (en) * 2017-10-16 2019-03-19 Globalfoundries Inc. Integration of gate structures and spacers with air gaps
US10347720B2 (en) 2017-10-30 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Doping for semiconductor device with conductive feature
KR102376508B1 (ko) 2017-11-16 2022-03-18 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US10553696B2 (en) 2017-11-21 2020-02-04 International Business Machines Corporation Full air-gap spacers for gate-all-around nanosheet field effect transistors
CN109904120B (zh) * 2017-12-11 2021-12-14 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN110098175B (zh) 2018-01-31 2021-08-20 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US10573552B2 (en) 2018-03-15 2020-02-25 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US11011617B2 (en) * 2018-03-23 2021-05-18 International Business Machines Corporation Formation of a partial air-gap spacer
US10573724B2 (en) * 2018-04-10 2020-02-25 International Business Machines Corporation Contact over active gate employing a stacked spacer
US10522649B2 (en) * 2018-04-27 2019-12-31 International Business Machines Corporation Inverse T-shaped contact structures having air gap spacers
US10861953B2 (en) * 2018-04-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
US11205700B2 (en) * 2018-07-16 2021-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap spacer and related methods
US10700180B2 (en) * 2018-07-27 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
KR102560695B1 (ko) 2018-09-05 2023-07-27 삼성전자주식회사 집적회로 장치
US10923565B2 (en) * 2018-09-27 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned contact air gap formation
US11121236B2 (en) * 2018-09-28 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with air spacer and stress liner
US10692987B2 (en) * 2018-10-19 2020-06-23 Globalfoundries Inc. IC structure with air gap adjacent to gate structure and methods of forming same
US10825721B2 (en) * 2018-10-23 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Insulating cap on contact structure and method for forming the same
US11031485B2 (en) * 2019-06-04 2021-06-08 International Business Machines Corporation Transistor with airgap spacer
US11227950B2 (en) * 2019-09-16 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming air spacers in semiconductor devices
US10937884B1 (en) * 2019-09-16 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Gate spacer with air gap for semiconductor device structure and method for forming the same
US11189706B2 (en) * 2020-02-11 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET structure with airgap and method of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101667595A (zh) * 2008-09-05 2010-03-10 台湾积体电路制造股份有限公司 半导体装置
US20110281413A1 (en) * 2010-05-14 2011-11-17 Huicai Zhong Contact hole, semiconductor device and method for forming the same
CN108257871A (zh) * 2016-12-29 2018-07-06 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN110660845A (zh) * 2018-06-28 2020-01-07 台湾积体电路制造股份有限公司 半导体结构的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI779730B (zh) * 2021-07-20 2022-10-01 南亞科技股份有限公司 形成半導體裝置的方法

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