KR102281560B1 - 핀 전계 효과 트랜지스터 디바이스 및 그 형성 방법 - Google Patents

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지안-조우 리안
춘-넹 린
츠-앙 치앙
밍-시 예
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스를 형성하는 방법은, 기판 위로 돌출된 핀 위에 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 형성하는 단계 - 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물은 유전체층에 의해 둘러싸임 - ; 및 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 제 1 금속 게이트 및 제 2 금속 게이트로 각각 대체하는 단계를 포함하고, 대체하는 단계는, 유전체층 내에 제 1 리세스 및 제 2 리세스를 각각 형성하기 위해 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 제거하는 단계; 제 1 리세스 내에 그리고 제 2 리세스 내에 게이트 유전체층을 형성하는 단계; 제 1 리세스 내는 아닌 제 2 리세스 내의 게이트 유전체층 위에 N형 일함수층 및 캡핑층을 잇따라 형성하는 단계; 및 제 1 리세스 및 제 2 리세스를 전기적 전도성 재료로 충전하는 단계를 포함한다.

Description

핀 전계 효과 트랜지스터 디바이스 및 그 형성 방법{FIN FIELD-EFFECT TRANSISTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 핀 전계 효과 트랜지스터 디바이스 및 그 형성 방법에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도에서의 지속적인 향상들로 인해 급격한 성장을 경험해 왔다. 대부분, 집적 밀도에서의 이 향상은 더 많은 컴포넌트들이 주어진 면적 내에 집적되도록 하는 최소 피처 사이즈에서의 반복적인 감소들로부터 비롯되어 왔다.
핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 디바이스들이 집적 회로들에서 흔희 사용되는 것으로 되고 있다. FinFET 디바이스들은, 기판으로부터 돌출된 반도체 핀을 포함하는 3차원 구조를 갖는다. FinFET 디바이스의 전도성 채널 내의 전하 캐리어(charge carrier)들의 흐름을 제어하도록 구성된 게이트 구조물이 반도체 핀 주위를 감싼다. 예를 들어, 3게이트 FinFET 디바이스에서, 게이트 구조물은 반도체 핀의 3측 주위를 감싸고, 이에 의해 반도체 핀의 3측에 전도성 채널들을 형성한다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 핀 전계 효과 트랜지스터(FinFET)의 사시도를 예시한다.
도 2 내지 도 6 및 도 7a는 실시예에 따른, 다양한 제조 스테이지들에서의 FinFET 디바이스의 단면도들을 예시한다.
도 7b 및 도 7c는 일부 실시예들에서의, 도 7a에 예시된 반도체 디바이스의 다양한 단면도들을 예시한다.
도 8 내지 도 19는 실시예에 따른, 추가 제조 스테이지들에서의 도 7a의 FinFET 디바이스의 단면도들을 예시한다.
도 20 내지 도 26은 실시예에서의, 다양한 제조 스테이지들에서의 반도체 디바이스의 단면도들을 예시한다.
도 27 내지 도 29는 실시예에서의, 다양한 제조 스테이지들에서의 반도체 디바이스의 단면도들을 예시한다.
도 30은 실시예에서의, 반도체 디바이스의 단면도를 예시한다.
도 31은 일부 실시예들에 따른, 반도체 디바이스를 제조하는 방법의 흐름도를 예시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다. 본원에서의 논의 전반에 걸쳐, 달리 명시되지 않는 한, 상이한 도면들 내의 동일하거나 유사한 참조 번호는 동일하거나 유사한 형성 방법(들)에 의해 형성된 동일하거나 유사한 컴포넌트를 지칭한다.
본 개시의 실시예들은 FinFET 디바이스를 형성하는 컨텍스트, 그리고 특히 FinFET 디바이스의 일함수층(work function layer)들을 형성하는 컨텍스트로 논의된다. 개시되는 실시예들이 FinFET 디바이스들을 예시들로서 사용하여 논의되지만, 개시되는 방법은 또한 평면형 디바이스들과 같은 다른 유형들의 디바이스들에 사용될 수 있다.
도 1은 FinFET(30)의 예시를 사시도로 예시한다. FinFET(30)는 기판(50) 및 기판(50) 위로 돌출된 핀(64)을 포함한다. 핀(64)의 서로 반대측에 있는 측부들 상에 격리 영역들(62)이 형성되고, 격리 영역들(62) 위로 핀(64)이 돌출된다. 핀(64)의 측벽들을 따라 그리고 핀(64)의 최상면 위에 게이트 유전체(66)가 있고, 게이트 유전체(66) 위에 게이트(68)가 있다. 핀(64) 내에 그리고 게이트 유전체(66) 및 게이트(68)의 서로 반대측에 있는 측부들 상에 소스/드레인 영역들(80)이 있다. 도 1은 이후의 도면들에서 사용되는 기준 단면들을 또한 예시한다. FinFET(30)의 게이트(68)의 길이방향 축(longitudinal axis)을 따라 단면(B-B)이 연장된다. 단면(A-A)은 단면(B-B)에 수직이고, 핀(64)의 길이방향 축을 따르며, 예를 들어 소스/드레인 영역들(80) 간의 전류 흐름의 방향에 있다. 단면(C-C)은 단면(B-B)에 평행하고, 소스/드레인 영역(80)을 가로지른다. 후속 도면들은 명확성을 위해 이들 기준 단면들을 참조한다.
도 2 내지 도 6, 도 7a, 및 도 8 내지 도 19는 실시예에 따른, 다양한 제조 스테이지들에서의 FinFET 디바이스(100)의 단면도들이다. FinFET 디바이스(100)은 도 1 내의 FinFET(30)와 유사하지만, 다중 핀들 및 다중 게이트 구조물들을 갖는다. 도 2 내지 도 5는 단면(B-B)을 따른 FinFET 디바이스(100)의 단면도들을 예시한다. 도 6, 도 7a, 및 도 8 내지 도 19는 단면(A-A)을 따른 FinFET 디바이스(100)의 단면도들을 예시한다. 도 7b 및 도 7c는 도 7a의 FinFET 디바이스(100)의 다양한 예시적인 단면도들을 예시하지만, 단면(C-C)을 따른다.
도 2는 기판(50)의 단면도를 예시한다. 기판(50)은 [예를 들어, P형(P-type) 또는 N형(N-type) 도펀트로] 도핑될 수 있거나 또는 도핑되지 않을 수 있는 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 반도체 재료층을 포함한다. 절연체층은, 예를 들어 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로 실리콘 기판 또는 글래스 기판 상에 제공된다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체(compound semiconductor); SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
도 3을 참조하면, 도 2에 도시된 기판(50)이 예를 들어 포토리소그래피 및 에칭 기술들을 사용하여 패터닝된다. 예를 들어, 패드 산화물층(52)과 같은 마스크층 및 그 위에 있는 패드 질화물층(56)이 기판(50) 위에 형성된다. 패드 산화물층(52)은, 예를 들어 열 산화 프로세스를 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물층(52)은 그 위에 있는 패드 질화물층(56)과 기판(50) 사이의 접착층으로서 역할할 수 있다. 일부 실시예들에서, 패드 질화물층(56)은 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화질화물 등, 또는 이들의 조합으로 형성되고, 예시들로서 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD) 또는 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD)을 사용하여 형성될 수 있다.
마스크층은 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 일반적으로, 포토리소그래피 기술들은 포토레지스트 재료의 일부분을 제거하기 위해 퇴적되고, 조사되고(노광되고), 현상되는 포토레지스트 재료를 이용한다. 남아있는 포토레지스트 재료는 이 예시에서 마스크층과 같은 그 아래에 있는 재료를, 에칭과 같은 후속 프로세싱 단계들로부터 보호한다. 이 예시에서, 포토레지스트 재료는 도 3에 예시된 바와 같은 패터닝된 마스크(58)를 형성하기 위해 패드 산화물층(52) 및 패드 질화물층(56)을 패터닝하는데 사용된다.
패터닝된 마스크(58)는 후속하여 트렌치들(61)을 형성하기 위해 기판(50)의 노출된 부분들을 패터닝하는데 사용되고, 이에 의해 도 3에 예시된 바와 같은 인접한 트렌치들(61) 간의 반도체 핀들(64)(예를 들어, 64A 및 64B)을 규정한다. 일부 실시예들에서, 반도체 핀들(64)은, 예를 들어 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등, 또는 이들의 조합을 사용하여 기판(50)에서 트렌치들을 에칭함으로써 형성된다. 에칭은 이방성(anisotropic)일 수 있다. 일부 실시예들에서, 트렌치들(61)은 서로 평행하고, 서로에 대해 근접하여 이격된 (위에서 보았을 때) 스트립들일 수 있다. 일부 실시예들에서, 트렌치들(61)은 연속적일 수 있고 반도체 핀들(64)을 둘러쌀 수 있다. 반도체 핀들(64)은 이후부터 핀들(64)로도 지칭될 수 있다.
핀들(64)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(64)은 이중 패터닝 프로세스 또는 다중 패터닝 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬 프로세스들을 결합하여, 예를 들어 단일의, 직접 포토리소그래피 프로세스를 사용하여 획득가능한 다른 피치들보다 작은 피치들을 갖는 패턴들이 생성되도록 한다. 예를 들어, 일 실시예에서, 기판 위에 희생층이 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 패터닝된 희생층을 따라 자가 정렬 프로세스를 사용하여 스페이서들이 형성된다. 이어서 희생층이 제거되고, 남아있는 스페이서들, 또는 맨드렐(mandrel)들이 이어서 핀들을 패터닝하는데 사용될 수 있다.
도 4는 격리 영역들(62)을 형성하기 위한 이웃하는 반도체 핀들(64) 간의 절연 재료의 형성을 예시한다. 격리 재료는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동가능 CVD(flowable CVD; FCVD)[예를 들어, 리모트 플라즈마 시스템(remote plasma system)에서의 CVD 기반 재료 퇴적 및 격리 재료를 산화물과 같은 다른 재료로 변환하기 위한 사후 큐어링(curing)] 등, 또는 이들의 조합에 의해 형성될 수 있다. 다른 절연 재료들 및/또는 다른 형성 프로세스들이 사용될 수 있다. 예시된 실시예에서, 격리 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 격리 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 화학 기계적 폴리싱(chemical mechanical polish; CMP)과 같은 평탄화 프로세스가 임의의 과잉 절연 재료를 제거할 수 있고, 동일 평면 상에 있는 격리 영역들(62)의 최상면들 및 반도체 핀들(64)의 최상면들을 형성할 수 있다(도시 생략). 패터닝된 마스크(58)(도 3을 보라)가 평탄화 프로세스에 의해 또한 제거될 수 있다.
일부 실시예들에서, 격리 영역들(62)은 격리 영역(62)과 기판(50)/반도체 핀들(64) 사이의 계면에 라이너, 예를 들어 라이너 산화물(도시 생략)을 포함한다. 일부 실시예들에서, 라이너 산화물은 기판(50)과 격리 영역(62) 사이의 계면에서의 결정 결함(crystalline defect)들을 감소시키기 위해 형성된다. 유사하게, 라이너 산화물은 또한, 반도체 핀들(64)과 격리 영역(62) 사이의 계면에서의 결정 결함들을 감소시키기 위해 사용될 수 있다. 라이너 산화물(예를 들어, 실리콘 산화물)은, 라이너 산화물을 형성하기 위해 다른 적절한 방법이 또한 사용될 수 있지만, 기판(50)의 표면층의 열 산화를 통해 형성되는 열 산화물일 수 있다.
다음으로, 얕은 트렌치 격리(shallow trench isolation; STI) 영역들(62)을 형성하기 위해 격리 영역들(62)이 리세싱된다. 격리 영역들(62)은, 반도체 핀들(64)의 상단 부분들이 이웃하는 STI 영역들(62) 사이로부터 돌출되도록 리세싱된다. STI 영역들(62)의 최상면들은 (예시된 바와 같은) 평면, 볼록면, [접시(dishing)와 같은] 오목면, 또는 이들의 조합을 가질 수 있다. STI 영역들(62)의 최상면들은 적절한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. 격리 영역들(62)은 격리 영역들(62)의 재료에 대해 선택적인 에칭 프로세스와 같은, 허용가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 격리 영역들(62)을 리세싱하기 위해 건식 에칭 또는 희석된 불화수소(dilute hydrofluoric; dHF)산을 사용하는 습식 에칭이 수행될 수 있다.
도 2 내지 도 4는 핀들(64)을 형성하는 실시예를 예시하지만, 핀들은 다양하고 상이한 프로세스들로 형성될 수 있다. 예를 들어, 기판(50)의 최상부는, 형성될 반도체 디바이스들의 의도된 유형(예를 들어, N형 또는 P형)에 대해 적절한 에피택셜 재료와 같은 적절한 재료로 대체될 수 있다. 이후부터, 최상부에 에피택셜 재료를 갖는 기판(50)은 에피택셜 재료를 포함하는 반도체 핀들(64)을 형성하기 위해 패터닝된다.
다른 예시로서, 기판의 최상면 위에 유전체층이 형성될 수 있고, 유전체층을 관통하여 트렌치들이 에칭될 수 있으며, 트렌치들 내에 호모에피택셜 구조물(homoepitaxial structure)들이 에피택셜방식으로(epitaxially) 성장될 수 있고, 호모에피택셜 구조물들이 유전체층으로부터 돌출되어 핀들을 형성하도록 유전체층이 리세싱될 수 있다.
또 다른 예시에서, 기판의 최상면 위에 유전체층이 형성될 수 있고, 유전체층을 관통하여 트렌치들이 에칭될 수 있으며, 기판과는 상이한 재료를 사용하여 트렌치들 내에 헤테로에피택셜 구조물(heteroepitaxial structure)들이 에피택셜방식으로 성장될 수 있고, 헤테로에피택셜 구조물들이 유전체층으로부터 돌출되어 핀들을 형성하도록 유전체층이 리세싱될 수 있다.
에피택셜 재료(들) 또는 에피택셜 구조물들(예를 들어, 헤테로에피택셜 구조물들 또는 호모에피택셜 구조물들)이 성장되는 실시예들에서, 성장되는 재료(들) 또는 구조물들은 성장 동안, 인시추(in situ) 및 주입 도핑이 함께 사용될 수 있지만 이전 및 후속 주입들을 일소(obviate)할 수 있는 인시추 도핑될 수 있다. 또한 계속해서, PMOS 영역 내의 재료와는 상이한 NMOS 영역 내의 재료를 에피택셜방식으로 성장시키는 것이 바람직할 수 있다. 다양한 실시예들에서, 핀들(64)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1 사이일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위한 이용가능한 재료들은, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이들에 제한되는 것은 아니다.
도 5는 반도체 핀들(64) 위의 더미 게이트 구조물(75)의 형성을 예시한다. 더미 게이트 구조물(75)은 일부 실시예들에서 게이트 유전체(66) 및 게이트(68)를 포함한다. 더미 게이트 구조물(75) 위에 마스크(70)가 형성될 수 있다. 더미 게이트 구조물(75)을 형성하기 위해, 반도체 핀들(64) 상에 유전체층이 형성된다. 유전체층은 예를 들어 실리콘 산화물, 실리콘 질화물, 이들의 다중층들일 수 있고, 퇴적되거나 또는 열적으로 성장될 수 있다.
유전체층 위에 게이트층이 형성되고, 게이트층 위에 마스크층이 형성된다. 게이트층은 유전체층 위에 퇴적될 수 있고 이어서 가령 CMP에 의해 평탄화될 수 있다. 마스크층은 게이트층 위에 퇴적될 수 있다. 게이트층은, 다른 재료들이 또한 사용될 수 있지만, 예를 들어 폴리실리콘으로 형성될 수 있다. 마스크층은 예를 들어 실리콘 질화물 등으로 형성될 수 있다.
층들(예를 들어, 유전체층, 게이트층, 및 마스크층)이 형성된 후, 마스크층은 마스크(70)를 형성하기 위한 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 패터닝될 수 있다. 이어서 게이트(68) 및 게이트 유전체(66)를 각각 형성하기 위해 마스크(70)의 패턴이 허용가능한 에칭 기술에 의해 게이트층 및 유전체층에 전사될 수 있다. 게이트(68) 및 게이트 유전체(66)는 반도체 핀들(64)의 개별 채널 영역들을 커버한다. 게이트(68)는 또한 개별 반도체 핀들(64)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
게이트 유전체(66)는 도 5의 예시에서 핀들(64) 위에[예를 들어, 핀들(64)의 최상면들 및 측벽들 위에] 그리고 STI 영역들(62) 위에 형성된 것으로 도시된다. 다른 실시예들에서, 게이트 유전체(66)는 예를 들어 핀들(64)의 재료의 열 산화에 의해 형성될 수 있고, 따라서 핀들(64) 위에 형성될 수 있지만 STI 영역들(62) 위에는 형성되지 않을 수 있다. 이들 및 다른 변형들은 본 개시의 범위 내에 완전히 포함되도록 의도된다.
도 6, 도 7a, 및 도 8 내지 도 19는 단면(A-A)을 따른[핀(64)의 길이방향 축을 따른] FinFET 디바이스(100)의 추가 프로세싱의 단면도들을 예시한다. 도 7b 및 도 7c는 도 7a의 FinFET 디바이스(100)의 다양한 예시적인 단면도들을 예시하지만, 단면(C-C)을 따른다. 도 6, 도 7a, 및 도 8에서, 핀(64) 위에 4개의 더미 게이트 구조물들(75)(예를 들어, 75A, 75B, 75C, 및 75D)이 형성된다는 점에 유념한다. 당업자는 4개보다 많거나 적은 게이트 구조물들이 핀(64) 위에 형성될 수 있다는 점을 이해할 것이며, 이들 및 다른 변형들이 본 개시의 범위 내에 완전히 포함되도록 의도된다.
도 6에 예시된 바와 같이, 핀들(64) 내에 경도핑된 드레인(lightly doped drain; LDD) 영역들(65)이 형성된다. LDD 영역들(65)은 플라즈마 도핑 프로세스에 의해 형성될 수 있다. 플라즈마 도핑 프로세스는, 플라즈마 도핑 프로세스로부터 보호될 FinFET의 영역들을 커버하기 위해 포토레지스트와 같은 마스크들을 형성하고 패터닝하는 것을 포함할 수 있다. 플라즈마 도핑 프로세스는 LDD 영역들(65)을 형성하기 위해 핀들(64) 내에 N형 또는 P형 불순물들을 주입할 수 있다. 예를 들어, 붕소와 같은 P형 불순물들이 P형 디바이스용 LDD 영역들(65)을 형성하기 위해 핀(64) 내에 주입될 수 있다. 예를 들어, 인과 같은 N형 불순물들이 N형 디바이스용 LDD 영역들(65)을 형성하기 위해 핀(64) 내에 주입될 수 있다. 일부 실시예들에서, LDD 영역들(65)은 FinFET 디바이스(100)의 채널 영역과 인접한다. LDD 영역들(65)의 부분들은 FinFET 디바이스(100)의 게이트(68) 아래로 그리고 채널 영역 내로 연장될 수 있다. 도 6은 LDD 영역들(65)의 비제한적인 예시를 예시한다. LDD 영역들(65)의 다른 구성들, 형상들, 형성 방법들이 또한 가능하며 본 개시의 범위 내에 완전히 포함되도록 의도된다. 예를 들어, LDD 영역들(65)은 게이트 스페이서들(76)이 형성된 후 형성될 수 있다. 일부 실시예들에서, LDD 영역들(65)이 생략될 수 있다.
도 6을 계속 참조하면, LDD 영역들(65)이 형성된 후, 게이트 구조물 상에 게이트 스페이서(76)가 형성된다. 게이트 스페이서(76)는 제 1 게이트 스페이서(72) 및 제 2 게이트 스페이서(74)를 포함할 수 있다. 예를 들어, 제 1 게이트 스페이서(72)는 게이트 시일 스페이서(gate seal spacer)일 수 있고 게이트(68)의 서로 반대측에 있는 측벽들에 그리고 게이트 유전체(66)의 서로 반대측에 있는 측벽들에 형성된다. 제 2 게이트 스페이서(74)는 제 1 게이트 스페이서(72) 상에 형성된다. 제 1 게이트 스페이서(72)는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄화질화물 등, 또는 이들의 조합으로 형성될 수 있고, 예를 들어 열 산화, 화학적 기상 증착(CVD), 또는 다른 적절한 퇴적 프로세스를 사용하여 형성될 수 있다. 제 2 게이트 스페이서(74)는 적절한 퇴적 방법을 사용하여 실리콘 질화물, 실리콘 탄화질화물, 이들의 조합 등으로 형성될 수 있다.
예시적인 실시예에서, 게이트 스페이서(76)는 먼저 FinFET 디바이스(100) 위에 제 1 게이트 스페이서층을 컨포멀하게 퇴적하고, 이어서, 퇴적된 제 1 게이트 스페이서층 위에 제 2 게이트 스페이서층을 컨포멀하게 퇴적함으로써 형성된다. 다음으로, 더미 게이트 구조물들(75)의 측벽들을 따라 퇴적된 제 2 게이트 스페이서층의 제 2 부분을 유지하면서, FinFET 디바이스(100)의 상면들[예를 들어, 마스크(70)의 상면] 상에 퇴적된 제 2 게이트 스페이서층의 제 1 부분을 제거하기 위해 건식 에칭 프로세스와 같은 이방성 에칭 프로세스가 수행된다. 이방성 에칭 프로세스 후 남아있는 제 2 게이트 스페이서층의 제 2 부분이 제 2 게이트 스페이서(74)를 형성한다. 이방성 에칭 프로세스는 또한 제 2 게이트 스페이서(74)의 측벽들의 외측에 배치된 제 1 게이트 스페이서층의 일부분을 제거하고, 제 1 게이트 스페이서층의 남아있는 부분이 제 1 게이트 스페이서(72)를 형성한다.
도 6에 예시된 게이트 스페이서(76)의 형상들 및 형성 방법들은 비제한적인 예시들일 뿐이며, 다른 형상들 및 형성 방법들이 가능하다. 이들 및 다른 변형들은 본 개시의 범위 내에 완전히 포함되도록 의도된다.
다음으로, 도 7a에 예시된 바와 같이, 소스/드레인 영역들(80)이 형성된다. 소스/드레인 영역들(80)은, 리세스들을 형성하기 위해 [예를 들어, LDD 영역(65) 내의] 핀들(64)을 에칭하고, 금속 유기 CVD(metal-organic CVD; MOCVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 액상 에피택시(liquid phase epitaxy; LPE), 기상 에피택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG) 등, 또는 이들의 조합을 사용하여, 리세스 내에 재료를 에피택셜방식으로 성장시킴으로써 형성된다.
도 7a에 예시된 바와 같이, 에피택셜 소스/드레인 영역들(80)은 핀들(64)의 개별 표면들로부터 융기된[예를 들어, 핀들(64)의 리세싱되지 않은 부분들 위로 융기된] 표면들을 가질 수 있고 패싯(facet)들을 가질 수 있다. 연속적인 에피택셜 소스/드레인 영역(80)을 형성하도록 인접한 핀들(64)의 소스/드레인 영역들(80)이 병합될 수 있다(도 7b를 보라). 일부 실시예들에서, 인접한 핀들(64)용 소스/드레인 영역들(80)은 함께 병합되지 않고 개별적인 소스/드레인 영역들(80)로 남아있다(도 7c를 보라). 도 7a 및 도 7b는 또한 핀들(64)의 서로 반대측에 있는 측벽들을 따르는 스페이서들(76’)을 예시하고, 이 스페이서들(76’)은 게이트 스페이서들(76)과 동일하거나 유사한 구조를 가질 수 있으며, 게이트 스페이서들(76)과 동일한 프로세싱 단계(들)에서 형성될 수 있다.
에피택셜 소스/드레인 영역들(80)은 소스/드레인 영역들(80)을 형성하도록 도펀트들로 주입될 수 있고 어닐링 프로세스가 이어진다. 주입 프로세스는, 주입 프로세스로부터 보호될 FinFET의 영역들을 커버하기 위해 포토레지스트와 같은 마스크들을 형성하고 패터닝하는 것을 포함할 수 있다. 소스/드레인 영역들(80)은 약 1E19 cm-3 내지 약 1E21 cm-3 범위 내의 불순물(예를 들어, 도펀트) 농도를 가질 수 있다. 붕소 또는 인듐과 같은 P형 분순물들이 P형 트랜지스터의 소스/드레인 영역(80) 내에 주입될 수 있다. 인 또는 비소와 같은 N형 분순물들이 N형 트랜지스터의 소스/드레인 영역(80) 내에 주입될 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들은 성장 동안 인 시추 도핑될 수 있다.
다음으로, 도 8에서, 기판(50) 위에 그리고 더미 게이트 구조물들(75)(예를 들어, 75A, 75B, 75C, 및 75D) 위에 제 1 층간 유전체(interlayer dielectric; ILD)(90)가 형성된다. 일부 실시예들에서, 제 1 ILD(90)는 실리콘 산화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(boron-doped phosphosilicate Glass), USG(undoped silicate glass) 등과 같은 유전체 재료로 형성되고, CVD, PECVD, 또는 FCVD과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 마스크(70)(도 7a를 보라)를 제거하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스 후, 제 1 ILD(90)의 최상면이 게이트(68)의 최상면과 동일한 높이에 있다.
후속하여 게이트(68) 및 게이트 유전체(66)를 활성 게이트(대체 게이트 또는 금속 게이트로도 지칭될 수 있음) 및 활성 게이트 유전체 재료(들)로 대체하기 위해 예시적인 게이트 라스트 프로세스(gate-last process)(종종 대체 게이트 프로세스로 지칭됨)가 수행된다. 활성 게이트는 일부 실시예들에서 금속 게이트일 수 있다. 따라서, 게이트(68) 및 게이트 유전체(66)는 게이트 라스트 프로세스에서 더미 게이트 구조물들로 간주된다.
도 9를 참조하면, 제 1 ILD(90) 내에 리세스들(69A, 69B, 69C, 및 69D)을 각각 형성하기 위해 더미 게이트 구조물들(75A, 75B, 75C, 및 75D)이 제거된다. 일부 실시예들에 따르면, 게이트들(68) 및 게이트들(68) 바로 아래에 있는 게이트 유전체(66)는, 게이트 스페이서들(76) 간에 리세스들(69)(예를 들어, 69A, 69B, 69C, 및 69D)이 형성되도록 에칭 단계(들)에서 제거된다. 각각의 리세스(69)는 개별 핀(64)의 채널 영역을 노출시킨다. 더미 게이트 제거 동안, 더미 게이트 유전체(66)는 더미 게이트(68)가 에칭될 때 에칭 저지층으로서 사용될 수 있다. 더미 게이트(68)의 제거 후 이어서 더미 게이트 유전체(66)가 제거될 수 있다. 리세스들(69) 내에 대체 게이트들이 형성되기 때문에, 리세스들(69)은 게이트 트렌치들(69)로도 지칭된다.
다음으로, 도 10에서, 리세스들(69) 내에, 가령 핀들(64)의 최상면들 및 측벽들에, 게이트 스페이서들(76)의 측벽들에, 그리고 제 1 ILD(90)의 최상면에 게이트 유전체층(82)이 컨포멀하게 퇴적된다. 일부 실시예들에 따르면, 게이트 유전체층(82)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 다른 실시예들에서, 게이트 유전체층(82)은 하이 k(high-k) 유전체 재료를 포함하고, 이 실시예들에서, 게이트 유전체층들(82)은 약 7.0보다 큰 k값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합들의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체(82)의 형성 방법들은 분자 빔 증착(molecular beam deposition; MBD), 원자 층 증착(atomic layer deposition; ALD), PECVD 등을 포함할 수 있다.
도 10의 예시에서, 핀(64)은 상이한 유형들의 디바이스들(예를 들어, N형 트랜지스터들 또는 P형 트랜지스터들)을 형성하기 위한 영역(200)(예를 들어, N형 디바이스 영역) 및 영역(300)(예를 들어, P형 디바이스 영역)을 갖는다. 도 10에 예시된 바와 같이, 영역들(200 및 300) 내에 게이트 유전체층(82)이 컨포멀하게 형성된 후, 영역(300) 내에 제 1 P형 일함수층(83A) 및 제 2 P형 일함수층(83B)이 형성된다. 특히, 제 1 P형 일함수층(83A)은 리세스(69C) 내에 그리고 리세스(69C)에 인접한 제 1 ILD(90)의 상면의 부분들 위에 컨포멀하게 형성된다. 제 2 P형 일함수층(83B)은 리세스(69D) 내에 그리고 리세스(69D)에 인접한 제 1 ILD(90)의 상면의 부분들 위에 컨포멀하게 형성된다. 본원의 논의에서, P형 일함수층은 P형 일함수 금속으로도 지칭될 수 있고, N형 일함수층은 N형 일함수 금속으로도 지칭될 수 있다. 제 2 P형 일함수층(83B)은 예시된 실시예에서, 제 1 P형 일함수층(83A)의 재료와는 상이한 재료(예를 들어, P형 일함수 금속)로 형성된다.
예시적인 P형 일함수 금속들은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적절한 P형 일함수 재료들, 또는 이들의 조합들을 포함한다. 예시적인 N형 일함수 금속들은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 N형 일함수 재료들, 또는 이들의 조합들을 포함한다. 일함수층의 재료 조성과 일함수값이 연관되고, 따라서 일함수층의 재료는, 형성될 디바이스에서 타겟 문턱 전압(Vt)이 달성되도록 일함수값을 조정하기 위해 선택된다. 일함수층(들)은 CVD, 물리적 기상 증착(physical vapor deposition; PVD), 및/또는 다른 적절한 프로세스에 의해 퇴적될 수 있다.
도 10 내의 제 1 P형 일함수층(83A) 및 제 2 P형 일함수층(83B) 각각은 일함수 금속을 퇴적하고 퇴적된 일함수 금속을 패터닝함으로써 형성될 수 있다. 예를 들어, 제 1 P형 일함수층(83A)은, [예를 들어, 영역들(200 및 300) 내의] 게이트 유전체층(82) 위에 P형 일함수 금속을 컨포멀하게 퇴적하고, 제거될 P형 일함수 금속의 부분들을 노출시키기 위해, 패터닝된 마스크층을 형성하고, 노출된 P형 일함수 금속을 제거하기 위해 에칭 프로세스를 수행하며, 패터닝된 마스크층을 제거함으로써 형성될 수 있다. 패터닝된 마스크층의 제거 후, 남아있는 P형 일함수 금속이 제 1 P형 일함수층(83A)을 형성한다. 제 2 P형 일함수층(83B)을 형성하기 위해 유사한 프로세스가 수행될 수 있다.
다음으로, 도 11에서, 영역들(200 및 300) 내에 N형 일함수층(84)이 (예를 들어, 컨포멀하게) 형성된다. N형 일함수층(84)은 TiAlC(titanium aluminum carbon)와 같은 임의의 적절한 N형 일함수 재료로 형성될 수 있다. N형 일함수층(84)을 형성하기 위해 CVD, PVD, ALD 등, 또는 이들의 조합들과 같은 임의의 적절한 형성 방법이 사용될 수 있다. 도 11에서, N형 일함수층(84)은 영역(200)에서 게이트 유전체층(82)을 따라 연장되고 게이트 유전체층(82)과 물리적으로 접촉하며, 영역(300)에서 제 1 P형 일함수층(83A) 및 제 2 P형 일함수층(83B)을 따라 연장되고 제 1 P형 일함수층(83A) 및 제 2 P형 일함수층(83B)과 물리적으로 접촉한다. 영역(200)에서 N형 일함수층(84)의 상면은, 영역(300) 내의 그 아래에 있는 제 1 P형 일함수층(83A) 및 제 2 P형 일함수층(83B)으로 인해, 영역(300) 내의 N형 일함수층(84)의 상면보다 낮을 수 있다[예를 들어, 기판(50)에 더 가까움].
다음으로, 영역들(200 및 300) 내의 N형 일함수층(84) 위에 캡핑층(capping layer)(85)이 컨포멀하게 형성된다. 캡핑층(85)은 일부 실시예들에서 PVD, CVD, ALD, 이들의 조합들 등과 같은 적절한 형성 방법을 사용하여, 티타늄 질화물, 실리콘, 실리콘 산화물, 실리콘 산화질화물, 또는 이들의 조합들로 형성된다. 캡핑층(85)은 그 아래에 있는 일함수층들(예를 들어, 84, 83A, 83B)이 주변의 산소에 의해 산화되는 것으로부터 보호한다. 또한, 열 추동 프로세스(thermal drive-in process)에서, 캡핑층(85)은 일함수 금속들을 게이트 유전체층(82) 내로 추동하는 것을 돕고, 이에 의해 열 추동 프로세스의 효율을 향상시킨다.
다음으로, 도 12에서, 도 11의 FinFET 디바이스(100) 위에 바닥 반사 방지 코팅(bottom anti-reflective coating; BARC)층(86), 중간층(87)(예를 들어, 마스크층), 및 최상부 포토레지스트(88)를 포함하는 3층 포토레지스트가 형성된다. 캡핑층(85) 위에 형성된 후, 3층 포토레지스트는 또한 리세스들(69)을 충전할 수 있다. 다음으로 개구부(89)를 형성하기 위해 3층 포토레지스트의 최상부 포토레지스트(88)가 패터닝되고, 이 개구부(89)는 영역(200) 내의 리세스(69B)(도 11을 보라) 위에(예를 들어, 바로 위에) 있다. 실시예에서, 최상부 포토레지스트(88)는, 예를 들어 레티클을 통해 최상부 포토레지스트(88)를 패터닝된 에너지 소스(예를 들어, 광)에 노출시킴으로써 패터닝된다. 에너지의 영향은, 패터닝된 에너지 소스에 의해 영향받은 광감성 재료(photosensitive material)의 해당 부분들에서 화학 반응을 유발할 것이고, 이에 의해 포토레지스트의 노광된 부분들의 물리적 특성들을 변형시켜, 최상부 포토레지스트(88)의 노광된 부분들의 물리적 특성들이 최상부 포토레지스트(88)의 노광되지 않은 부분들의 물리적 특성들과는 상이하도록 한다. 이어서, 최상부 포토레지스트(88)의 노광된 부분을 최상부 포토레지스트(88)의 노광되지 않은 부분으로부터 분리시키기 위해, 최상부 포토레지스트(88)가 예를 들어 현생액(developer)으로 현상될 수 있다.
다음으로, 도 13에서, 최상부 포토레지스트(88) 내의 개구부(89)가 예를 들어 에칭 프로세스를 사용하여 중간층(87) 및 BARC층(86)을 관통하여 연장된다. 에칭 프로세스는 패터닝된 최상부 포토레지스트(88)를 에칭 마스크로서 사용할 수 있다. 최상부 포토레지스트(88)의 패턴을 중간층(87) 및 BARC층(86)으로 전사하기 위해 건식 에칭과 같은 적절한 에칭 프로세스가 사용될 수 있다. 에칭 프로세스에서 사용되는 에천트는, 캡핑층(85)을 실질적으로 공격하지 않고 개구부(89) 아래에 있는 중간층(87) 및 BARC층(86)의 부분들을 제거하기 위해, 중간층(87) 및 BARC층(86)의 재료들에 대해 선택적일 수 있다[예를 들어, 중간층(87) 및 BARC층(86)의 재료들에 대해 더 높은 에칭률(etching rate)을 가짐]. 에칭 프로세스 후, 리세스(69B)(도 11을 보라) 내에 그리고 리세스(69B)에 인접한 제 1 ILD(90)의 상면의 부분들 위에 배치된 캡핑층(85)의 부분들이 노출된다. 에칭 프로세스 후 최상부 포토레지스트(88)가 예를 들어 애싱 프로세스(ashing process)에 의해 제거될 수 있다.
다음으로, 도 14에서, 개구부(89)에 의해 노출된 캡핑층(85)의 부분들을 선택적으로 제거하기 위해 제 1 에칭 프로세스가 수행된다. 일부 실시예들에서, 제 1 에칭 프로세스는, 캡핑층(85)을, 그 아래에 있는 N형 일함수층(84)을 실질적으로 공격하지 않고 제거하기 위해, 캡핑층(85)의 재료에 대해 선택적인[예를 들어, 캡핑층(85)의 재료에 대해 더 높은 에칭률을 갖는] 화학물을 사용하여 수행되는 제 1 습식 에칭 프로세스이다. 일부 실시예들에서, 제 1 에칭 프로세스 후 N형 일함수층(84)이 노출된다. 예시적인 실시예에서, 캡핑층(85)은 불소 함유 화학물을 사용하는 제 1 습식 에칭 프로세스에 의해 제거된다. 불소 함유 화학물은 일부 실시예들에서 불화수소(hydrofluoric; HF)산과 물[예를 들어, 탈이온수(de-ionized water; DIW)]의 혼합물이다. 불소 함유 화학물의 HF산의 양(volume)과 DIW의 양 사이의 혼합 비율은 약 1:100 내지 약 1:500 사이이다.
일부 실시예들에서, 제 1 습식 에칭 프로세스는 실온에서와 같이 약 20 ℃ 내지 약 25 ℃ 사이의 온도에서, 캡핑층(85)의 두께에 따라 예를 들어 약 1 분 내지 약 3 분 사이일 수 있는 미리결정된 기간 동안 수행된다. 위에서 개시된 범위보다 높은 에칭 온도는 캡핑층(85)의 오버 에칭을 유발할 수 있고[예를 들어, N형 일함수층(84)의 부분들을 에칭해버림], 선택적 에칭 프로세스의 제어의 실패를 초래할 수 있다. 위에서 개시된 범위보다 낮은 에칭 온도는 미리결정된 기간 내에 캡핑층(85)의 타겟 양(예를 들어, 타겟 두께)을 제거하지 못할 수 있다.
다음으로, 도 15에서, 개구부(89)에 의해 노출된 N형 일함수층(84)의 부분들을 선택적으로 제거하기 위해 제 2 에칭 프로세스가 수행된다. 일부 실시예들에서, 제 2 에칭 프로세스는, N형 일함수층(84)을, 그 아래에 있는 게이트 유전체층(82)을 실질적으로 공격하지 않고 제거하기 위해, N형 일함수층(84)의 재료에 대해 선택적인 화학물을 사용하여 수행되는 제 2 습식 에칭 프로세스이다. 일부 실시예들에서, 제 2 에칭 프로세스 후 게이트 유전체층(82)이 노출된다.
실시예에서, N형 일함수층(84)은 산[예를 들어, HCl(hydrogen chloride)] 및 산화제[예를 들어, H2O2(hydrogen peroxide), 또는 O3(ozone)]를 포함하는 화학물을 사용하는 제 2 습식 에칭 프로세스에 의해 제거된다. 예를 들어, 화학물은 산(예를 들어, HCI), 산화제(예를 들어, H2O2, 또는 O3), 및 DIW의 혼합물일 수 있다. 혼합물 내의 산의 양 퍼센티지는 약 1 % 내지 약 10 % 사이일 수 있고, 혼합물 내의 산화제의 양 퍼센티지는 약 1 % 내지 약 10 % 사이일 수 있으며, 혼합물 내의 DIW의 양 퍼센티지는 약 80 % 내지 약 98 % 사이일 수 있다.
다른 실시예에서, N형 일함수층(84)은 염기(base)[예를 들어, 암모니아(예를 들어, NH4OH)] 및 산화제[예를 들어, H2O2(hydrogen peroxide), 또는 O3(ozone)]를 포함하는 화학물을 사용하는 제 2 습식 에칭 프로세스에 의해 제거된다. 예를 들어, 화학물은 염기(예를 들어, NH4OH), 산화제(예를 들어, H2O2, 또는 O3), 및 DIW의 혼합물일 수 있다. 혼합물 내의 염기의 양 퍼센티지는 약 1 % 내지 약 10 % 사이일 수 있고, 혼합물 내의 산화제의 양 퍼센티지는 약 1 % 내지 약 10 % 사이일 수 있으며, 혼합물 내의 DIW의 양 퍼센티지는 약 80 % 내지 약 98 % 사이일 수 있다.
일부 실시예들에서, 제 2 습식 에칭 프로세스는 약 50 ℃ 내지 약 70 ℃ 사이의 온도에서, N형 일함수층(84)의 두께에 따라 예를 들어 약 3 분 내지 약 5 분 사이일 수 있는 미리결정된 기간 동안 수행된다. 위에서 개시된 범위보다 높은 에칭 온도는 N형 일함수층(84)의 오버 에칭을 유발할 수 있고, 그 아래에 있는 게이트 유전체층(82)에 데미지를 줄 수 있다. 위에서 개시된 범위보다 낮은 에칭 온도는 노출된 N형 일함수층(84)의 타겟 양(예를 들어, 타겟 두께)을 미리결정된 기간 내에 제거하지 못할 수 있다. 3층 포토레지스트의 중간층(87)은 CMP 및/또는 중간층(87)의 재료에 대해 선택적인 선택적 에칭과 같은 적절한 방법에 의해 제 2 습식 에칭 프로세스 후 제거될 수 있다.
도 14 및 도 15의 예시에서, 캡핑층(85)은 제 1 습식 에칭 프로세스를 한 번 수행함으로써 제거되고, 다음으로 N형 일함수층(84)은 제 2 습식 에칭 프로세스를 한 번 수행함으로써 제거된다. 다른 실시예들에서, 캡핑층(85) 및 N형 일함수층(84)은, 각각의 에칭 사이클이 제 1 습식 에칭 프로세스 및 이에 이은 제 2 습식 에칭 프로세스를 포함하는 복수의 에칭 사이클들을 수행함으로써 제거되고, 제 1 습식 에칭 프로세스 및 제 2 습식 에칭 프로세스는 각각 도 14 및 도 15를 참조하여 위에서 논의되었다. 도 20 내지 도 26은, 캡핑층(85) 및 N형 일함수층(84)이 예를 들어 3 번의 에칭 사이클들을 수행함으로써 제거되는 실시예를 예시한다.
실시예에서, 에칭 사이클들의 다양한 스테이지들에서의 반도체 디바이스(100)의 일부분의 단면도들을 예시하는 도 20 내지 도 26을 일시적으로 참조한다. 단순화를 위해, 도 20 내지 도 26은 게이트 트렌치(69B) 주위의 반도체 디바이스(100)의 일부분만을 예시하며, 반도체 디바이스(100)의 컴포넌트들 모두가 예시되는 것은 아니다. 예를 들어, 도 20 내지 도 26은 도 13 내지 도 15에 대응하는 프로세싱 단계들(예를 들어, 제 1 에칭 프로세스 및 제 2 에칭 프로세스) 동안의 게이트 유전체층(82), N형 일함수층(84), 및 캡핑층(85)만을 예시한다. 환언하면, 도 20 내지 도 26에 의해 예시된 프로세싱은 실시예에서 도 13 내지 도 15에 예시된 프로세싱을 대체할 수 있다.
도 20은 포토레지스트 내의 개구부(89)(도 13을 보라)에 의해 노출된 캡핑층(85)의 일부분 및 캡핑층(85)의 일부분 바로 아래에 있는 층들(예를 들어, 84, 82)을 예시한다. 다음으로, 도 21에서, 캡핑층(85)을 선택적으로 제거하기 위해 제 1 에칭 사이클의 제 1 습식 에칭 프로세스가 수행된다. 도 21에 예시된 바와 같이, 캡핑층(85)의 두께가 제 1 습식 에칭 프로세스 후 감소된다. 도 21은 또한 게이트 트렌치(69B)의 측벽들을 따라 배치된 캡핑층(85)의 남아있는 부분들에 대한 비균일한 두께를 도시한다. 캡핑층(85)의 비균일한 두께는, 에칭 화학물이 작은 갭들로 진입하기 어렵기 때문에, 작은 갭들[예를 들어, 게이트 트렌치(69B)] 내의 제 1 습식 에칭 프로세스의 감소된 효율에 의해 유발될 수 있다. 도 21에 예시된 바와 같이, 게이트 트렌치(69B) 내의 캡핑층(85)의 바닥 부분들은 캡핑층(85)의 상단 부분들보다 큰 두께를 갖는다. 도 21의 예시에서, 제 1 에칭 사이클의 제 1 습식 에칭 프로세스 후 캡핑층(85)의 부분들이 남아있다는 점에 유념한다.
다음으로, 도 22에서, 제 1 에칭 사이클의 제 2 습식 에칭 프로세스가 수행된다. 그러나, 제 2 습식 에칭 프로세스의 화학물이 N형 일함수층(84)의 재료에 대해 선택적이기 때문에, 그리고 캡핑층(85)의 남아있는 부분들이 N형 일함수층(84) 위에 배치되기 때문에[예를 들어, N형 일함수층(84)을 커버하기 때문에], 제 2 습식 에칭 프로세스는 캡핑층(85)의 남아있는 부분들을 소량, 극히 소량 제거한다.
다음으로, 도 23에서, 캡핑층(85)의 남아있는 부분들을 제거하는 제 2 에칭 사이클의 제 1 습식 에칭 프로세스가 수행된다. 다음으로, 도 24에서, 제 2 에칭 사이클의 제 2 습식 에칭 프로세스가 수행된다. 도 24에 예시된 바와 같이, N형 일함수층(84)의 두께가 감소되고, 게이트 트렌치(69B) 내의 N형 일함수층(84)의 남아있는 부분들이 비균일한 두께를 갖는다.
다음으로, 도 25에서, N형 일함수층(84)의 남아있는 부분들을 소량, 극히 소량 제거하는 제 3 에칭 사이클의 제 1 습식 에칭 프로세스가 수행된다. 다음으로, 도 26에서, N형 일함수층(84)의 남아있는 부분들을 제거하고 그 아래에 있는 게이트 유전체층(82)을 노출시키는 제 3 에칭 사이클의 제 2 습식 에칭 프로세스가 수행된다. 예시된 예시에서 3 번의 에칭 사이클들이 사용되었지만, 캡핑층(85) 및 N형 일함수층(84)을 제거하기 위해 임의의 수의 에칭 사이클들이 사용될 수 있다.
본원에서 개시된 제 1 습식 에칭 프로세스 및 제 2 습식 에칭 프로세스는 에칭 프로세스들에 대한 정밀한 제어 및 훌륭한 에칭 선택비(etch selectivity)를 달성한다. 예를 들어, 제 1 습식 에칭 프로세스는 노출된 캡핑층(85)을, 그 아래에 있는 N형 일함수층(84)을 실질적으로 공격하지 않고 선택적으로 제거하며, 제 2 습식 에칭 프로세스는 노출된 N형 일함수층(84)을, 그 아래에 있는 게이트 유전체층(82)을 실질적으로 공격하지 않고 선택적으로 제거한다. 캡핑층(85) 및 N형 일함수층(84)을 제거하기 위해 건식 에칭 프로세스들(예를 들어, 플라즈마 에칭 프로세스들)이 사용되는 참조 방법과 비교하여, 게이트 유전체층(82)에의 데미지, 개구부들의 측벽 프로파일에의 데미지, 및 핀들(64)에의 데미지 및/또는 핀들(64)의 임계 치수(critical dimension; CD)의 손실과 같은 건식 에칭 프로세스들과 관련된 문제들이 회피되거나 감소된다.
다음으로, 도 16을 다시 참조하면, 예를 들어 애싱과 같은 적절한 제거 프로세스에 의해 BARC층(86)이 제거된다. BARC층(86)이 제거된 후, [예를 들어, 영역들(200 및 300) 내의] 캡핑층(85)의 남아있는 부분들이 노출되고, 리세스(69B) 내의/주위의 게이트 유전체층(82)의 부분들이 또한 노출된다.
다음으로 도 17을 참조하면, 영역(200) 내의 도 16의 FinFET 디바이스(100) 위에 접착제층(glue layer)(91)이 예를 들어 컨포멀하게 형성된다. 접착제층(91)이 영역(200) 내에 형성되는 동안, 영역(300)을 커버하기 위해, 패터닝된 마스크층이 형성될 수 있다. 접착제층(91)이 형성된 후, 패터닝된 마스크층이 제거된다. 도 17에 예시된 바와 같이, 접착제층(91)은 리세스(69A)(도 16을 보라) 내의/주위의 캡핑층(85) 위에 형성되고 캡핑층(85)과 물리적으로 접촉되며, 리세스(69B)(도 16을 보라) 내의/주위의 게이트 유전체층(82) 위에 형성되고 게이트 유전체층(82)과 물리적으로 접촉된다. 접착제층(91)은 그 아래에 있는 층들(예를 들어, 85, 82)과 후속하여 형성되는 전도성 재료(예를 들어, 93) 사이의 접착층으로서 역할할 수 있고, 티타늄 질화물과 같은 적절한 재료로 형성될 수 있다. 접착제층(91)은 또한 리세스(69B) 내에 형성될 금속 게이트(도 18 내의 97B를 보라)에 대한 일함수층으로서 역할할 수 있고, 이 경우 접착제층(91)은 N형 일함수 재료로서 적절한 재료를 포함할 수 있다. 접착제층(91)을 형성하기 위해 CVD, PVD, ALD, 이들의 조합들과 같은 적절한 형성 방법이 사용될 수 있다.
접착제층(91)이 형성된 후, 영역(200) 내의 접착제층(91) 위에 그리고 영역(300) 내의 캡핑층(85) 위에[예를 들어, 캡핑층(85)과 물리적으로 접촉하여] 전기적 전도성 재료(93)(충전 금속으로도 지칭됨)가 형성된다. 전기적 전도성 재료(93)는 리세스들(69)의 남아있는 부분들을 충전하고 금속 게이트들(도 18 내의 97A, 97B, 97C 및 97D를 보라)의 게이트 전극들을 형성한다. 실시예에서, 전기적 전도성 재료(93)는 텅스텐이지만, 코발트, 금, 구리, 알루미늄, 이들의 조합들 등과 같은 다른 적절한 전기적 전도성 재료가 또한 사용될 수 있다. 전기적 전도성 재료(93)를 형성하기 위해 CVD, PVD, ALD 등과 같은 적절한 형성 방법이 사용될 수 있다.
다음으로 도 18을 참조하면, 제 1 ILD(90)의 상면 위에 배치된 상이한 층들(예를 들어, 82, 83A, 83B, 84, 85, 91, 및 93)의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스 후, 금속 게이트들(97)(예를 들어, 97A, 97B, 97C, 및 97D)이 형성된다. 다음으로 일함수층들의 재료들을 금속 게이트들(97)의 게이트 유전체층(82) 내로 추동하기 위해 약 300 ℃ 내지 약 500 ℃ 사이의 온도에서 열 추동 프로세스가 수행될 수 있다.
도 18의 실시예에서, 금속 게이트들(97) 각각은 상이한 구조를 갖는다. 예를 들어, 금속 게이트(97A)는 개별 게이트 스페이서들(76)의 측벽들을 따라 그리고 핀(64)의 측벽들 및 최상면을 따라 배치된 게이트 유전체층(82)을 포함한다. 금속 게이트(97A)의 게이트 유전체층(82) 위에 N형 일함수층(84), 캡핑층(85), 접착제층(91), 및 충전 금속(93)이 잇따라 형성된다. 금속 게이트(97B)는 개별 게이트 스페이서들(76)의 측벽들을 따라 그리고 핀(64)의 측벽들 및 최상면을 따라 배치된 게이트 유전체층(82)을 포함한다. 금속 게이트(97B)의 게이트 유전체층(82) 위에 접착제층(91) 및 충전 금속(93)이 잇따라 형성된다. 금속 게이트(97C)는 개별 게이트 스페이서들(76)의 측벽들을 따라 그리고 핀(64)의 측벽들 및 최상면을 따라 배치된 게이트 유전체층(82)을 포함한다. 금속 게이트(97C)의 게이트 유전체층(82) 위에 제 1 P형 일함수층(83A), N형 일함수층(84), 캡핑층(85), 및 충전 금속(93)이 잇따라 형성된다. 금속 게이트(97D)는 개별 게이트 스페이서들(76)의 측벽들을 따라 그리고 핀(64)의 측벽들 및 최상면을 따라 배치된 게이트 유전체층(82)을 포함한다. 금속 게이트(97D)의 게이트 유전체층(82) 위에 제 2 P형 일함수층(83B), N형 일함수층(84), 캡핑층(85), 및 충전 금속(93)이 잇따라 형성된다.
도 18의 예시에서, 금속 게이트들(97) 각각은 상이한 일함수층(들)을 갖는 상이한 게이트 구조를 갖는다. 이는 금속 게이트들(97)의 문턱 전압들을 조정하는데 큰 유연성을 허용하고, 따라서 형성된 FinFET 디바이스(100)의 성능, 기능, 및 응용성을 향상시킨다.
다음으로 도 19를 참조하면, 제 1 ILD(90) 위에 제 2 ILD(92)가 형성된다. 금속 게이트들(97)(예를 들어, 97A, 97B, 97C, 및 97D)을 노출시키기 위해 제 2 ILD(92)를 관통하여 접촉 개구부들이 형성된다. 접촉 개구부들은 또한 소스/드레인 영역들(80)을 노출시키기 위해 제 1 ILD(90) 및 제 2 ILD(92)를 관통하여 형성된다.
실시예들에서, 제 2 ILD(92)는 유동가능 CVD 방법에 의해 형성되는 유동가능 막이다. 일부 실시예들에서, 제 2 ILD(92)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되며, CVD 및 PECVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 접촉 개구부들은 포토리소그래피 및 에칭을 사용하여 형성될 수 있다.
접촉 개구부들이 형성된 후, 소스/드레인 영역들(80) 위에 규화물 영역들(95)이 형성된다. 일부 실시예들에서, 규화물 영역들(95)은, 먼저 소스/드레인 영역들(80)의 노출된 부분들 위헤, 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 다른 귀금속(noble metal)들, 다른 내화 금속(refractory metal)들, 희토류 금속(rare earth metal)들 또는 이들의 합금들과 같은, 규화물 또는 저마나이드(germanide) 영역들을 형성하기 위한 반도체 재료들(예를 들어, 실리콘, 게르마늄)과 반응할 수 있는 금속을 퇴적하고, 이어서 규화물 영역들(95)을 형성하기 위한 열 어닐링 프로세스를 수행함으로써 형성된다. 퇴적된 금속의 반응하지 않은 부분들이 이어서 예를 들어 에칭 프로세스에 의해 제거된다. 영역들(95)이 규화물 영역들로 지칭되지만, 영역들(95)은 또한 저마나이드 영역들, 또는 실리콘 저마나이드 영역들(예를 들어, 규화물 및 저마나이드를 포함하는 영역들)일 수 있다.
다음으로, 접촉 개구부들 내에 접촉부들(102)(예를 들어, 102A 또는 102B, 접촉 플러그들로도 지칭됨)이 형성된다. 접촉부들(102) 각각은 예시된 실시예에서 배리어층(101), 시드층(103), 및 전기적 전도성 재료(105)를 포함하고, 그 아래에 있는 도전성 피처[예를 들어, 금속 게이트(97), 또는 규화물 영역(95)]에 전기적으로 커플링된다. 금속 게이트들(97)에 전기적으로 커플링되는 접촉부들(102A)은 게이트 접촉부들로도 지칭될 수 있고, 규화물 영역들(95)에 전기적으로 커플링되는 접촉부들(102B)은 소스/드레인 접촉부들로도 지칭될 수 있다.
일부 실시예들에서, 배리어층(101)은 접촉 개구부들의 측벽들 및 바닥부들을 따라 컨포멀하게 형성된다. 배리어층(101)은 티타늄 질화물과 같은 전기적 전도성 재료를 포함할 수 있지만, 탄탈륨 질화물, 티타늄, 탄탈륨 등과 같은 다른 재료들이 대안적으로 이용될 수 있다. 배리어층(101)은 PECVD과 같은 CVD 프로세스를 사용하여 형성될 수 있다. 그러나, 스퍼터링, 금속 유기 화학적 기상 증착(metal organic chemical vapor deposition; MOCVD), 또는 ALD과 같은 다른 대안적인 프로세스들이 대안적으로 사용될 수 있다.
다음으로, 배리어층(101) 위에 시드층(103)이 컨포멀하게 형성된다. 시드층(103)은 구리, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물 등, 또는 이들의 조합을 포함할 수 있고, ADL, 스퍼터링, PVD 등에 의해 퇴적될 수 있다. 일부 실시예들에서, 시드층은 단일층 또는 상이한 재료들로 형성된 복수의 서브층들을 포함하는 복합층일 수 있는 금속층이다. 예를 들어, 시드층(103)은 티타늄층, 및 티타늄층 위의 구리층을 포함할 수 있다.
다음으로, 시드층(103) 위에 전기적 전도성 재료(105)가 퇴적되고 접촉 개구부들의 남아있는 부분들을 충전한다. 전기적 전도성 재료(105)는 금, 알루미늄, 텅스텐 등, 이들의 조합들, 또는 이들의 다중층들과 같은 금속 함유 재료로 제조될 수 있고, 예를 들어 전기도금, 무전해 도금(electroless plating), 또는 다른 적절한 방법에 의해 형성될 수 있다. 전기적 전도성 재료(105)의 형성 후, 배리어층(101), 시드층(103), 및 전기적 전도성 재료(105)의 과잉 부분들을 제거하기 위해 CMP과 같은 평탄화 프로세스가 수행될 수 있고, 이 과잉 부분들은 제 2 ILD(92)의 최상면 위에 있다. 배리어층(101), 시드층(103), 및 전기적 전도성 재료(105)의 결과적인 남아있는 부분들이 따라서 결과적인 FinFET 디바이스(100)의 접촉부들(102)을 형성한다.
FinFET 디바이스(100)의 게이트 트렌치들(69)이 예시로서 U자형 단면들을 갖도록 예시된다. 게이트 트렌치들(69)은 다른 형상들의 단면들을 가질 수 있다. 도 27 내지 도 29는 실시예에서의, 다양한 제조 스테이지들에서의 Y자형 게이트 트렌치들(예를 들어, 69B)을 갖는 반도체 디바이스(100A)의 일부분의 단면도들을 예시한다. 반도체 디바이스(100A)는 FinFET 디바이스(100)와 유사하지만, 게이트 트렌치들(69)에 대해서는 Y자형 단면들을 갖는다. 단순화를 위해, 도 27 내지 도 29는 게이트 트렌치(69B) 주위의 반도체 디바이스(100A)의 일부분만을 예시하며, 반도체 디바이스(100A)의 컴포넌트들 모두가 예시되는 것은 아니다. 예를 들어, 도 27 내지 도 29는 도 13 내지 도 15에 대응하는 프로세싱 단계들(예를 들어, 제 1 에칭 프로세스 및 제 2 에칭 프로세스) 동안의 게이트 유전체층(82), N형 일함수층(84), 및 캡핑층(85)만을 예시한다. 환언하면, 도 27 내지 도 29에 의해 예시된 프로세싱은 도 13 내지 도 15에 의해 예시된 프로세싱에 각각 대응한다. 당업자는, FinFET 디바이스(100)의 게이트 트렌치들(69)을 Y자형 게이트 트렌치들로 대체함으로써, 도 2 내지 도 19에 의해 예시된 프로세싱 단계들이 반도체 디바이스(100A)를 형성하기 위한 순차적 프로세싱 단계들을 예시하며, 이 반도체 디바이스(100A)가 Y자형 단면들을 갖는 금속 게이트들(97)을 갖는다는 점을 쉽게 이해할 것이다.
Y자형 게이트 트렌치들은, 예를 들어 도 27에 예시된 게이트 유전체층(82)의 외측 측벽들의 형상에 대응하는 비직선형(non-straight) 측벽들을 갖는 게이트 스페이서(76)를 형성함으로써 형성될 수 있다. 비직선형 측벽들을 갖는 게이트 스페이서들(76)은, 예를 들어 비직선형 측벽들을 갖는 더미 게이트 구조물들(75)을 형성하고 더미 게이트 구조물들(75)의 측벽들을 따라 게이트 스페이서들을 형성함으로써 형성될 수 있다. 도 28 및 도 29에 각각 예시된 바와 같이, 캡핑층(85)은 제 1 에칭 프로세스(예를 들어, 제 1 습식 에칭 프로세스)에 의해 선택적으로 제거되고, N형 일함수층(84)은 제 2 에칭 프로세스(예를 들어, 제 2 습식 에칭 프로세스)에 의해 선택적으로 제거되며, 제 1 에칭 프로세스 및 제 2 에칭 프로세스는 도 14 및 도 15를 참조하여 위에서 각각 논의되었다.
현재 개시된 방법 없이는, 게이트 트렌치들의 좁고 낮은 부분으로 인해, Y자형 게이트 트렌치들에 대해 캡핑층(85) 및 N형 일함수층(84)을 정밀하게 제거하는 것이 매우 어려울 수 있다. 현재 개시된 방법은 그러나, 캡핑층(85) 및 N형 일함수층(84)의 선택적 제거를 정밀하고 용이하게 달성한다. 게이트 유전체층(82)에의 데미지가 회피되거나 감소되며, 게이트 유전체층(82)의 실질적으로 균일한 두께가 달성된다.
도 30은 실시예에서의, 제조 스테이지에서의 반도체 디바이스(100B)의 단면도를 예시한다. 도 30 내의 반도체 디바이스(100B)는 도 13 내의 반도체 디바이스(100)와 유사하지만, 몇몇 변형들을 갖는다. 예를 들어, 도 30의 좌측 상의 2개의 금속 게이트들(97A/97B)이 P형 디바이스 영역(300) 내에 있고, 도 30의 우측 상의 2개의 금속 게이트들(97C/97D)이 N형 디바이스 영역(200) 내에 있다. 따라서, 금속 게이트들(97C 및 97D) 내의 게이트 유전체층(82) 위에 제 1 N형 일함수층(84A) 및 제 2 N형 일함수층(84B)이 각각 형성된다. 도 30은 또한 N형 디바이스 영역(200) 및 P형 디바이스 영역(300) 둘 다 내에 배치된 P형 일함수층(83) 및 캡핑층(85)을 예시한다. 도 30은 또한 개구부(89)를 갖는 패터닝된 포토레지스트(예를 들어, 86 및 87)를 예시한다.
일부 실시예들에서, 개부부(89) 아래의 캡핑층(85) 및 P형 일함수층(83)을 제거하기 위해 도 14 및 도 15에 예시된 프로세스와 유사한 2단계의 에칭 프로세스가 수행된다. 예를 들어, 캡핑층(85)을 선택적으로 제거하기 위해 캡핑층(85)의 재료에 대해 선택적인 제 1 화학물을 사용하는 제 1 에칭 프로세스가 수행된다. 다음으로, P형 일함수층(83)을 선택적으로 제거하고 게이트 유전체층(82)을 노출시키기 위해 P형 일함수층(83)의 재료에 대해 선택적인 화학물을 사용하는 제 2 에칭 프로세스가 수행된다. 다른 실시예들에서, 캡핑층(85) 및 P형 일함수층(83)을 제거하기 위해 복수의 에칭 사이클들이 수행되며, 각각의 에칭 사이클은 제 1 에칭 프로세스 및 이에 이은 제 2 에칭 프로세스를 포함한다. 금속 게이트(97B)의 게이트 유전체층(82)이 노출된 후, 반도체 디바이스(100B)를 형성하기 위해 도 16 내지 도 19에 예시된 프로세싱 단계들과 유사한 프로세싱 단계들이 수행될 수 있다.
개시되는 실시예들에 대한 변형예들이 가능하며 본 개시의 범위 내에 완전히 포함되도록 의도된다. 예를 들어, 본 개시의 사상으로부터 벗어나지 않고 예시된 예시로부터 FinFET 내의 핀들의 수 및/또는 게이트 구조물들의 수가 변경될 수 있다. 다른 예시로서, 게이트 트렌치들(69)(예를 들어, 69A, 69B, 69C, and 69D)이 동일한 단면을 따라 동일한 핀 위에 배치되는 것으로서 예시되지만, 게이트 트렌치들(69) 각각은 FinFET 디바이스의 설계에 따라, 상이한 핀 위에 상이한 단면을 따라 배치될 수 있다.
도 31은 일부 실시예들에 따른, 반도체 구조물을 제조하는 방법의 흐름도를 예시한다. 도 31에 도시된 예시적인 방법이 많은 가능한 예시적인 방법들 중 일례일 뿐이라는 점이 이해되어야 한다. 당업자는 많은 변형예들, 대안예들, 및 변경예들을 인식할 것이다. 예를 들어, 도 31에 예시된 바와 같은 다양한 단계들이 추가되고, 제거되고, 대체되고, 재배열되고 반복될 수 있다.
도 31을 참조하면, 단계(1010)에서, 기판 위로 돌출된 핀 위에 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물이 형성된다. 단계(1020)에서, 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물 주위에 유전체층이 형성된다. 단계(1030)에서, 유전체층 내에 제 1 리세스 및 제 2 리세스를 각각 형성하기 위해 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물이 제거된다. 단계(1040)에서, 제 1 리세스 내에 그리고 제 2 리세스 내에 게이트 유전체층, N형 일함수층, 및 캡핑층이 잇따라 형성된다. 단계(1050)에서, 패터닝된 마스크층이 캡핑층 위에 형성되고, 패터닝된 마스크층의 개구부가 제 1 리세스 내의 캡핑층을 노출시킨다. 단계(1060)에서, 제 1 습식 에칭 프로세스를 사용하여 제 1 리세스 내의 N형 일함수층을 노출시키기 위해 제 1 리세스 내의 캡핑층이 선택적으로 제거된다. 단계(1070)에서, 제 1 습식 에칭 프로세스와는 상이한 제 2 습식 에칭 프로세스를 사용하여 제 1 리세스 내의 게이트 유전체층을 노출시키기 위해 제 1 리세스 내의 N형 일함수층이 선택적으로 제거된다.
실시예들은 이점들을 달성할 수 있다. 본원에서 개시된 제 1 습식 에칭 프로세스 및 제 2 습식 에칭 프로세스는 에칭 프로세스들에 대한 정밀한 제어 및 훌륭한 에칭 선택비를 달성한다. 예를 들어, 제 1 습식 에칭 프로세스는 노출된 캡핑층(85)을, 그 아래에 있는 N형 일함수층(84)을 공격하지 않고 선택적으로 제거하며, 제 2 습식 에칭 프로세스는 노출된 N형 일함수층(84)을, 그 아래에 있는 게이트 유전체층(82)을 공격하지 않고 선택적으로 제거한다. 개시된 방법들을 사용함으로써, 게이트 유전체층(82)에의 데미지, 개구부들의 측벽 프로파일에의 데미지, 및 핀들(64)에의 데미지 및/또는 핀들(64)의 임계 치수의 손실과 같은 문제들이 회피되거나 감소된다. 또한, 개시된 방법들은, 금속 게이트들의 구조물에서의 증가된 유연성을 허용하고[가령 상이한 금속 게이트들 내의 상이한 일함수층들(따라서, 상이한 문턱 전압들)을 선택하고 조정하는 것을 허용함], 이는 형성된 반도체 디바이스의 성능, 기능, 및 응용성을 향상시킨다.
실시예에서, 반도체 디바이스를 형성하는 방법은, 기판 위로 돌출된 핀 위에 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 형성하는 단계; 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물 주위에 유전체층을 형성하는 단계; 유전체층 내에 제 1 리세스 및 제 2 리세스를 각각 형성하기 위해 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 제거하는 단계; 제 1 리세스 내에 그리고 제 2 리세스 내에 게이트 유전체층, N형 일함수층, 및 캡핑층을 잇따라 형성하는 단계; 캡핑층 위에, 패터닝된 마스크층을 형성하는 단계 - 패터닝된 마스크층의 개구부가 제 1 리세스 내의 캡핑층을 노출시킴 - ; 제 1 습식 에칭 프로세스를 사용하여, 제 1 리세스 내의 N형 일함수층을 노출시키기 위해 제 1 리세스 내의 캡핑층을 선택적으로 제거하는 단계; 및 제 1 습식 에칭 프로세스와는 상이한 제 2 습식 에칭 프로세스를 사용하여, 제 1 리세스 내의 게이트 유전체층을 노출시키기 위해 제 1 리세스 내의 N형 일함수층을 선택적으로 제거하는 단계를 포함한다. 실시예에서, 게이트 유전체층은 하이 K 유전체 재료(high-K dielectric material)로 형성되고, N형 일함수층은 티타늄 알루미늄 탄소로 형성되며, 캡핑층은 티타늄 질화물, 실리콘, 실리콘 산화물, 실리콘 산화질화물, 또는 이들의 조합을 사용하여 형성된다. 실시예에서, 제 1 습식 에칭 프로세스는 불소 함유 화학물을 사용하여 수행된다. 실시예에서, 불소 함유 화학물은 불화수소산과 물의 혼합물이다. 실시예에서, 제 2 습식 에칭 프로세스는 산과 산화제를 포함하는 화학물을 사용하여 수행된다. 실시예에서, 산은 염화수소이고, 산화제는 오존 또는 과산화수소이다. 실시예에서, 제 2 습식 에칭 프로세스는 염기와 산화제를 포함하는 화학물을 사용하여 수행된다. 실시예에서, 염기는 수산화암모니아(ammonia hydroxide)이고, 산화제는 오존 또는 과산화수소이다. 실시예에서, 방법은, 제 2 리세스 내의 캡핑층을 노출시키기 위해 제 2 습식 에칭 프로세스 후, 패터닝된 마스크층을 제거하는 단계; 제 1 리세스 내에 그리고 제 2 리세스 내에 접착제층을 형성하는 단계 - 제 1 리세스 내의 접착제층은 게이트 유전체층을 따라 연장되고 게이트 유전체층과 물리적으로 접촉하며, 제 2 리세스 내의 접착제층은 캡핑층을 따라 연장되고 캡핑층과 물리적으로 접촉함 - ; 및 접착제층을 형성하는 단계 후 제 1 리세스 및 제 2 리세스를 전기적 전도성 재료로 충전하는 단계를 더 포함한다. 실시예에서, 캡핑층은 티타늄 질화물로 형성된다. 실시예에서, 방법은, 핀 위에 제 3 더미 게이트 구조물 및 제 4 더미 게이트 구조물을 형성하는 단계 - 유전체층이 제 3 더미 게이트 구조물 및 제 4 더미 게이트 구조물을 둘러쌈 - ; 유전체층 내에 제 3 리세스 및 제 4 리세스를 각각 형성하기 위해 제 3 더미 게이트 구조물 및 제 4 더미 게이트 구조물을 제거하는 단계; 제 3 리세스 내에 게이트 유전체층, 제 1 P형 일함수층, 및 캡핑층을 잇따라 형성하는 단계; 제 4 리세스 내에 게이트 유전체층, 제 2 P형 일함수층, 및 캡핑층을 잇따라 형성하는 단계; 및 패터닝된 마스크층을 제거하는 단계 후, 제 3 리세스 및 제 4 리세스를 전기적 전도성 재료로 충전하는 단계를 더 포함한다. 실시예에서, 제 3 리세스 및 제 4 리세스 내의 전기적 전도성 재료는 캡핑층과 물리적으로 접촉한다.
실시예에서, 반도체 디바이스를 형성하는 방법은, 기판 위로 돌출된 핀 위에 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 형성하는 단계 - 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물은 유전체층에 의해 둘러싸임 - ; 및 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 제 1 금속 게이트 및 제 2 금속 게이트로 각각 대체하는 단계를 포함하고, 대체하는 단계는, 유전체층 내에 제 1 리세스 및 제 2 리세스를 각각 형성하기 위해 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 제거하는 단계; 제 1 리세스 내에 그리고 제 2 리세스 내에 게이트 유전체층을 형성하는 단계; 제 1 리세스 내는 아닌 제 2 리세스 내의 게이트 유전체층 위에 N형 일함수층 및 캡핑층을 잇따라 형성하는 단계; 및 제 1 리세스 및 제 2 리세스를 전기적 전도성 재료로 충전하는 단계를 포함한다. 실시예에서, N형 일함수층 및 캡핑층을 형성하는 단계는, 제 1 리세스 및 제 2 리세스 내에, 게이트 유전체층 위에 N형 일함수층 및 캡핑층을 잇따라 형성하는 단계; 캡핑층 위에, 패터닝된 마스크층을 형성하는 단계 - 패터닝된 마스크층은 제 1 리세스 내의 캡핑층을 노출시키는 개구부를 가짐 - ; 제 1 습식 에칭 프로세스를 사용하여 제 1 리세스 내의 캡핑층을 선택적으로 제거하는 단계; 및 제 1 습식 에칭 프로세스 후, 제 1 습식 에칭 프로세스와는 상이한 제 2 습식 에칭 프로세스를 사용하여 제 1 리세스 내의 N형 일함수층을 선택적으로 제거하는 단계를 포함한다. 실시예에서, 제 1 습식 에칭 프로세스는 불소 함유 화학물을 사용하여 수행된다. 실시예에서, 제 2 습식 에칭 프로세스는 산과 산화제의 혼합물을 사용하여, 또는 염기와 산화제의 혼합물을 사용하여 수행된다. 실시예에서, 방법은, 제 1 리세스 및 제 2 리세스를 충전하는 단계 전에, 게이트 유전체층 상의 제 1 리세스 내에 그리고 캡핑층 상의 제 2 리세스 내에 접착제층을 형성하는 단계를 더 포함한다.
실시예에서, 반도체 디바이스는, 기판 위의 핀; 핀 위의 제 1 금속 게이트 - 제 1 금속 게이트는 핀 위의 게이트 유전체층, 게이트 유전체층 위에 있고 게이트 유전체층과 접촉하는 접착제층, 및 접착제층 위에 있고 접착제층과 접촉하는 충전 금속을 포함함 - ; 및 핀 위에 있고 제 1 금속 게이트에 인접한 제 2 금속 게이트 - 제 2 금속 게이트는 핀 위의 게이트 유전체층, 게이트 유전체층 위에 있고 게이트 유전체층과 접촉하는 N형 일함수층, N형 일함수층 위에 있고 N형 일함수층과 접촉하는 캡핑층, 캡핑층 위에 있고 캡핑층과 접촉하는 접착제층, 및 접착제층 위에 있고 접착제층과 접촉하는 충전 금속을 포함함 - 를 포함한다. 실시예에서, 제 1 금속 게이트 및 제 2 금속 게이트는 핀의 N형 디바이스 영역 내에 있다. 실시예에서, 반도체 디바이스는, 제 1 금속 게이트와 제 2 금속 게이트 사이의 소스/드레인 영역; 기판 위의 제 1 유전체층 - 제 1 유전체층은 제 1 금속 게이트 및 제 2 금속 게이트를 둘러쌈 - ; 및 제 1 유전체 내로 연장되고 소스/드레인 영역에 전기적으로 커플링되는 접촉 플러그를 더 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위로 돌출된 핀 위에 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 형성하는 단계;
상기 제 1 더미 게이트 구조물 및 상기 제 2 더미 게이트 구조물 주위에 유전체층을 형성하는 단계;
상기 유전체층 내에 제 1 리세스 및 제 2 리세스를 각각 형성하기 위해 상기 제 1 더미 게이트 구조물 및 상기 제 2 더미 게이트 구조물을 제거하는 단계;
상기 제 1 리세스 내에 그리고 상기 제 2 리세스 내에 게이트 유전체층, N형 일함수층(N-type work function layer), 및 캡핑층(capping layer)을 잇따라 형성하는 단계;
상기 캡핑층 위에, 패터닝된 마스크층을 형성하는 단계 - 상기 패터닝된 마스크층의 개구부가 상기 제 1 리세스 내의 캡핑층을 노출시킴 - ;
제 1 습식 에칭 프로세스를 사용하여, 상기 제 1 리세스 내의 N형 일함수층을 노출시키기 위해 상기 제 1 리세스 내의 캡핑층을 선택적으로 제거하는 단계; 및
상기 제 1 습식 에칭 프로세스와는 상이한 제 2 습식 에칭 프로세스를 사용하여, 상기 제 1 리세스 내의 게이트 유전체층을 노출시키기 위해 상기 제 1 리세스 내의 N형 일함수층을 선택적으로 제거하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법.
실시예 2. 실시예 1에 있어서, 상기 게이트 유전체층은 하이 K 유전체 재료(high-K dielectric material)로 형성되고, 상기 N형 일함수층은 티타늄 알루미늄 탄소로 형성되며, 상기 캡핑층은 티타늄 질화물, 실리콘, 실리콘 산화물, 실리콘 산화질화물, 또는 이들의 조합을 사용하여 형성되는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 제 1 습식 에칭 프로세스는 불소 함유 화학물을 사용하여 수행되는 것인, 방법.
실시예 4. 실시예 3에 있어서, 상기 불소 함유 화학물은 불화수소산과 물의 혼합물인 것인, 방법.
실시예 5. 실시예 3에 있어서, 상기 제 2 습식 에칭 프로세스는 산과 산화제를 포함하는 화학물을 사용하여 수행되는 것인, 방법.
실시예 6. 실시예 5에 있어서, 상기 산은 염화수소이고, 상기 산화제는 오존 또는 과산화수소인 것인, 방법.
실시예 7. 실시예 3에 있어서, 상기 제 2 습식 에칭 프로세스는 염기(base)와 산화제를 포함하는 화학물을 사용하여 수행되는 것인, 방법.
실시예 8. 실시예 7에 있어서, 상기 염기는 수산화암모니아(ammonia hydroxide)이고, 상기 산화제는 오존 또는 과산화수소인 것인, 방법.
실시예 9. 실시예 1에 있어서,
상기 제 2 리세스 내의 캡핑층을 노출시키기 위해 상기 제 2 습식 에칭 프로세스 후 상기 패터닝된 마스크층을 제거하는 단계;
상기 제 1 리세스 내에 그리고 상기 제 2 리세스 내에 접착제층(glue layer)을 형성하는 단계 - 상기 제 1 리세스 내의 접착제층은 상기 게이트 유전체층을 따라 연장되고 상기 게이트 유전체층과 물리적으로 접촉하며, 상기 제 2 리세스 내의 접착제층은 상기 캡핑층을 따라 연장되고 상기 캡핑층과 물리적으로 접촉함 - ; 및
상기 접착제층을 형성하는 단계 후 상기 제 1 리세스 및 상기 제 2 리세스를 전기적 전도성 재료로 충전하는 단계를 더 포함하는, 방법.
실시예 10. 실시예 9에 있어서, 상기 캡핑층은 티타늄 질화물로 형성되는 것인, 방법.
실시예 11. 실시예 9에 있어서,
상기 핀 위에 제 3 더미 게이트 구조물 및 제 4 더미 게이트 구조물을 형성하는 단계 - 상기 유전체층이 상기 제 3 더미 게이트 구조물 및 상기 제 4 더미 게이트 구조물을 둘러쌈 - ;
상기 유전체층 내에 제 3 리세스 및 제 4 리세스를 각각 형성하기 위해 상기 제 3 더미 게이트 구조물 및 상기 제 4 더미 게이트 구조물을 제거하는 단계;
상기 제 3 리세스 내에 게이트 유전체층, 제 1 P형 일함수층, 및 캡핑층을 잇따라 형성하는 단계;
상기 제 4 리세스 내에 게이트 유전체층, 제 2 P형 일함수층, 및 캡핑층을 잇따라 형성하는 단계; 및
상기 패터닝된 마스크층을 제거하는 단계 후, 상기 제 3 리세스 및 상기 제 4 리세스를 전기적 전도성 재료로 충전하는 단계를 더 포함하는, 방법.
실시예 12. 실시예 11에 있어서, 상기 제 3 리세스 및 상기 제 4 리세스 내의 전기적 전도성 재료는 상기 캡핑층과 물리적으로 접촉하는 것인, 방법.
실시예 13. 반도체 디바이스를 형성하는 방법에 있어서,
기판 위로 돌출된 핀 위에 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 형성하는 단계 - 상기 제 1 더미 게이트 구조물 및 상기 제 2 더미 게이트 구조물은 유전체층에 의해 둘러싸임 - ; 및
상기 제 1 더미 게이트 구조물 및 상기 제 2 더미 게이트 구조물을 제 1 금속 게이트 및 제 2 금속 게이트로 각각 대체하는 단계를 포함하고, 상기 대체하는 단계는,
상기 유전체층 내에 제 1 리세스 및 제 2 리세스를 각각 형성하기 위해 상기 제 1 더미 게이트 구조물 및 상기 제 2 더미 게이트 구조물을 제거하는 단계;
상기 제 1 리세스 내에 그리고 상기 제 2 리세스 내에 게이트 유전체층을 형성하는 단계;
상기 제 1 리세스 내는 아닌 상기 제 2 리세스 내의 게이트 유전체층 위에 N형 일함수층 및 캡핑층을 잇따라 형성하는 단계; 및
상기 제 1 리세스 및 상기 제 2 리세스를 전기적 전도성 재료로 충전하는 단계를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
실시예 14. 실시예 13에 있어서, 상기 N형 일함수층 및 캡핑층을 형성하는 단계는,
상기 제 1 리세스 및 상기 제 2 리세스 내에, 상기 게이트 유전체층 위에 상기 N형 일함수층 및 상기 캡핑층을 잇따라 형성하는 단계;
상기 캡핑층 위에, 패터닝된 마스크층을 형성하는 단계 - 상기 패터닝된 마스크층은 상기 제 1 리세스 내의 캡핑층을 노출시키는 개구부를 가짐 - ;
제 1 습식 에칭 프로세스를 사용하여 상기 제 1 리세스 내의 캡핑층을 선택적으로 제거하는 단계; 및
상기 제 1 습식 에칭 프로세스 후, 상기 제 1 습식 에칭 프로세스와는 상이한 제 2 습식 에칭 프로세스를 사용하여 상기 제 1 리세스 내의 N형 일함수층을 선택적으로 제거하는 단계를 포함하는 것인, 방법.
실시예 15. 실시예 14에 있어서, 상기 제 1 습식 에칭 프로세스는 불소 함유 화학물을 사용하여 수행되는 것인, 방법.
실시예 16. 실시예 15에 있어서, 상기 제 2 습식 에칭 프로세스는 산과 산화제의 혼합물을 사용하여, 또는 염기와 산화제의 혼합물을 사용하여 수행되는 것인, 방법.
실시예 17. 실시예 13에 있어서, 상기 제 1 리세스 및 상기 제 2 리세스를 충전하는 단계 전에, 상기 게이트 유전체층 상의 제 1 리세스 내에 그리고 상기 캡핑층 상의 제 2 리세스 내에 접착제층을 형성하는 단계를 더 포함하는, 방법.
실시예 18. 반도체 디바이스에 있어서,
기판 위의 핀;
상기 핀 위의 제 1 금속 게이트 - 상기 제 1 금속 게이트는 상기 핀 위의 게이트 유전체층, 상기 게이트 유전체층 위에 있고 상기 게이트 유전체층과 접촉하는 접착제층, 및 상기 접착제층 위에 있고 상기 접착제층과 접촉하는 충전 금속을 포함함 - ; 및
상기 핀 위에 있고 상기 제 1 금속 게이트에 인접한 제 2 금속 게이트 - 상기 제 2 금속 게이트는 상기 핀 위의 상기 게이트 유전체층, 상기 게이트 유전체층 위에 있고 상기 게이트 유전체층과 접촉하는 N형 일함수층, 상기 N형 일함수층 위에 있고 상기 N형 일함수층과 접촉하는 캡핑층, 상기 캡핑층 위에 있고 상기 캡핑층과 접촉하는 상기 접착제층, 및 상기 접착제층 위에 있고 상기 접착제층과 접촉하는 상기 충전 금속을 포함함 - 를 포함하는, 반도체 디바이스.
실시예 19. 실시예 18에 있어서, 상기 제 1 금속 게이트 및 상기 제 2 금속 게이트는 상기 핀의 N형 디바이스 영역 내에 있는 것인, 반도체 디바이스.
실시예 20. 실시예 18에 있어서,
상기 제 1 금속 게이트와 상기 제 2 금속 게이트 사이의 소스/드레인 영역;
상기 기판 위의 제 1 유전체층 - 상기 제 1 유전체층은 상기 제 1 금속 게이트 및 상기 제 2 금속 게이트를 둘러쌈 - ; 및
상기 제 1 유전체층 내로 연장되고 상기 소스/드레인 영역에 전기적으로 커플링되는 접촉 플러그를 더 포함하는, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위로 돌출된 핀 위에 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 형성하는 단계;
    상기 제 1 더미 게이트 구조물 및 상기 제 2 더미 게이트 구조물 주위에 유전체층을 형성하는 단계;
    상기 유전체층 내에 제 1 리세스 및 제 2 리세스를 각각 형성하기 위해 상기 제 1 더미 게이트 구조물 및 상기 제 2 더미 게이트 구조물을 제거하는 단계;
    상기 제 1 리세스 내에 그리고 상기 제 2 리세스 내에 게이트 유전체층, N형 일함수층(N-type work function layer), 및 캡핑층(capping layer)을 잇따라 형성하는 단계;
    상기 캡핑층 위에, 패터닝된 마스크층을 형성하는 단계 - 상기 패터닝된 마스크층의 개구부가 상기 제 1 리세스 내의 캡핑층을 노출시킴 - ;
    제 1 습식 에칭 프로세스를 사용하여, 상기 제 1 리세스 내의 N형 일함수층을 노출시키기 위해 상기 제 1 리세스 내의 캡핑층을 선택적으로 제거하는 단계; 및
    상기 제 1 습식 에칭 프로세스와는 상이한 제 2 습식 에칭 프로세스를 사용하여, 상기 제 1 리세스 내의 게이트 유전체층을 노출시키기 위해 상기 제 1 리세스 내의 N형 일함수층을 선택적으로 제거하는 단계
    를 포함하는, 반도체 디바이스를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 게이트 유전체층은 하이 K 유전체 재료(high-K dielectric material)로 형성되고, 상기 N형 일함수층은 티타늄 알루미늄 탄소로 형성되며, 상기 캡핑층은 티타늄 질화물, 실리콘, 실리콘 산화물, 실리콘 산화질화물, 또는 이들의 조합을 사용하여 형성되는 것인, 방법.
  3. 제 1 항에 있어서,
    상기 제 2 리세스 내의 캡핑층을 노출시키기 위해 상기 제 2 습식 에칭 프로세스 후 상기 패터닝된 마스크층을 제거하는 단계;
    상기 제 1 리세스 내에 그리고 상기 제 2 리세스 내에 접착제층(glue layer)을 형성하는 단계 - 상기 제 1 리세스 내의 접착제층은 상기 게이트 유전체층을 따라 연장되고 상기 게이트 유전체층과 물리적으로 접촉하며, 상기 제 2 리세스 내의 접착제층은 상기 캡핑층을 따라 연장되고 상기 캡핑층과 물리적으로 접촉함 - ; 및
    상기 접착제층을 형성하는 단계 후 상기 제 1 리세스 및 상기 제 2 리세스를 전기적 전도성 재료로 충전하는 단계
    를 더 포함하는, 방법.
  4. 제 3 항에 있어서,
    상기 핀 위에 제 3 더미 게이트 구조물 및 제 4 더미 게이트 구조물을 형성하는 단계 - 상기 유전체층이 상기 제 3 더미 게이트 구조물 및 상기 제 4 더미 게이트 구조물을 둘러쌈 - ;
    상기 유전체층 내에 제 3 리세스 및 제 4 리세스를 각각 형성하기 위해 상기 제 3 더미 게이트 구조물 및 상기 제 4 더미 게이트 구조물을 제거하는 단계;
    상기 제 3 리세스 내에 게이트 유전체층, 제 1 P형 일함수층, 및 캡핑층을 잇따라 형성하는 단계;
    상기 제 4 리세스 내에 게이트 유전체층, 제 2 P형 일함수층, 및 캡핑층을 잇따라 형성하는 단계; 및
    상기 패터닝된 마스크층을 제거하는 단계 후, 상기 제 3 리세스 및 상기 제 4 리세스를 전기적 전도성 재료로 충전하는 단계
    를 더 포함하는, 방법.
  5. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위로 돌출된 핀 위에 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 형성하는 단계 - 상기 제 1 더미 게이트 구조물 및 상기 제 2 더미 게이트 구조물은 유전체층에 의해 둘러싸임 - ; 및
    상기 제 1 더미 게이트 구조물 및 상기 제 2 더미 게이트 구조물을 제 1 금속 게이트 및 제 2 금속 게이트로 각각 대체하는 단계
    를 포함하고,
    상기 대체하는 단계는,
    상기 유전체층 내에 제 1 리세스 및 제 2 리세스를 각각 형성하기 위해 상기 제 1 더미 게이트 구조물 및 상기 제 2 더미 게이트 구조물을 제거하는 단계;
    상기 제 1 리세스 내에 그리고 상기 제 2 리세스 내에 게이트 유전체층을 형성하는 단계;
    상기 제 1 리세스 내는 아닌 상기 제 2 리세스 내의 게이트 유전체층 위에 N형 일함수층 및 캡핑층을 잇따라 형성하는 단계; 및
    상기 제 1 리세스 및 상기 제 2 리세스를 전기적 전도성 재료로 충전하는 단계
    를 포함하고,
    상기 N형 일함수층 및 상기 캡핑층을 형성하는 단계는,
    상기 제 1 리세스 및 상기 제 2 리세스 내에서, 상기 게이트 유전체층 위에 상기 N형 일함수층 및 상기 캡핑층을 잇따라 형성하는 단계;
    상기 캡핑층 위에, 패터닝된 마스크층을 형성하는 단계 - 상기 패터닝된 마스크층은 상기 제 1 리세스 내의 캡핑층을 노출시키는 개구부를 가짐 - ;
    제 1 습식 에칭 프로세스를 사용하여 상기 제 1 리세스 내의 캡핑층을 선택적으로 제거하는 단계; 및
    상기 제 1 습식 에칭 프로세스 후, 상기 제 1 습식 에칭 프로세스와는 상이한 제 2 습식 에칭 프로세스를 사용하여 상기 제 1 리세스 내의 상기 N형 일함수층을 선택적으로 제거하는 단계
    를 포함하는 것인, 반도체 디바이스를 형성하는 방법.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 제 1 리세스 및 상기 제 2 리세스를 충전하는 단계 전에, 상기 게이트 유전체층 상의 제 1 리세스 내에 그리고 상기 캡핑층 상의 제 2 리세스 내에 접착제층을 형성하는 단계
    를 더 포함하는, 방법.
  8. 반도체 디바이스에 있어서,
    기판 위의 핀;
    상기 핀 위의 제 1 금속 게이트 - 상기 제 1 금속 게이트는 상기 핀 위의 게이트 유전체층, 상기 게이트 유전체층 위에 있고 상기 게이트 유전체층과 접촉하는 접착제층, 및 상기 접착제층 위에 있고 상기 접착제층과 접촉하는 충전 금속을 포함함 - ; 및
    상기 핀 위에 있고 상기 제 1 금속 게이트에 인접한 제 2 금속 게이트 - 상기 제 2 금속 게이트는 상기 핀 위의 상기 게이트 유전체층, 상기 게이트 유전체층 위에 있고 상기 게이트 유전체층과 접촉하는 N형 일함수층, 상기 N형 일함수층 위에 있고 상기 N형 일함수층과 접촉하는 캡핑층, 상기 캡핑층 위에 있고 상기 캡핑층과 접촉하는 상기 접착제층, 및 상기 접착제층 위에 있고 상기 접착제층과 접촉하는 상기 충전 금속을 포함함 -
    를 포함하는, 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 제 1 금속 게이트 및 상기 제 2 금속 게이트는 상기 핀의 N형 디바이스 영역 내에 있는 것인, 반도체 디바이스.
  10. 제 8 항에 있어서,
    상기 제 1 금속 게이트와 상기 제 2 금속 게이트 사이의 소스/드레인 영역;
    상기 기판 위의 제 1 유전체층 - 상기 제 1 유전체층은 상기 제 1 금속 게이트 및 상기 제 2 금속 게이트를 둘러쌈 - ; 및
    상기 제 1 유전체층 내로 연장되고 상기 소스/드레인 영역에 전기적으로 커플링되는 접촉 플러그
    를 더 포함하는, 반도체 디바이스.
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