CN114724952A - 形成半导体器件的方法 - Google Patents

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Abstract

形成半导体器件的方法包括：在突出至衬底之上的鳍上方形成金属栅极结构，金属栅极结构由层间介电(ILD)层围绕；使金属栅极结构凹进至ILD层的远离衬底的上表面下方；在凹进之后，在凹进的金属栅极结构上方形成第一介电层；在第一介电层和ILD层上方形成蚀刻停止层(ESL)；在ESL上方形成第二介电层；实施第一干蚀刻工艺以形成延伸穿过第二介电层、穿过ESL并且进入第一介电层的开口；在第一干蚀刻工艺之后，实施湿蚀刻工艺以清洁开口；以及在湿蚀刻工艺之后，实施第二干蚀刻工艺以将开口延伸穿过第一介电层。

Description

形成半导体器件的方法
技术领域
本申请的实施例涉及形成半导体器件的方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体工业经历了快速增长。在大多数情况下，集成密度的这种提高来自最小部件尺寸的反复减小，这允许将更多组件集成至给定区域。
鳍式场效应晶体管(FinFET)器件变得普遍用在集成电路中。FinFET器件具有包括从衬底突出的半导体鳍的三维结构。配置为控制FinFET器件的导电沟道内的电荷载流子的流动的栅极结构包裹半导体鳍。例如，在三栅极FinFET器件中，栅极结构包裹半导体鳍的三侧，从而在半导体鳍的三侧上形成导电沟道。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，所述方法包括：在鳍上方形成金属栅极结构，所述鳍突出至衬底之上，所述金属栅极结构由层间介电(ILD)层围绕；使所述金属栅极结构凹进至所述层间介电层的远离所述衬底的上表面下方；在所述凹进之后，在所述凹进的金属栅极结构上方形成第一介电层；在所述第一介电层和所述层间介电层上方形成蚀刻停止层；在所述蚀刻停止层上方形成第二介电层；实施第一干蚀刻工艺以形成延伸穿过所述第二介电层、穿过所述蚀刻停止层并且进入所述第一介电层的第一开口；在所述第一干蚀刻工艺之后，实施湿蚀刻工艺以清洁所述第一开口；以及在所述湿蚀刻工艺之后，实施第二干蚀刻工艺以将所述第一开口延伸穿过所述第一介电层。
本申请的另一些实施例提供了一种形成半导体器件的方法，所述方法包括：使栅极结构凹进至介电层的上表面下方，所述介电层围绕所述栅极结构；在所述凹进的栅极结构上方形成第一介电材料；在所述第一介电材料上方形成第二介电材料；使用第一干蚀刻工艺形成延伸穿过所述第二介电材料并且进入所述第一介电材料的开口；在所述第一干蚀刻工艺之后，湿清洁所述开口；在所述湿清洁之后，使用第二干蚀刻工艺将所述开口延伸穿过所述第一介电材料；以及利用导电材料填充所述开口。
本申请的又一些实施例提供了一种形成半导体器件的方法，所述方法包括：在突出至衬底之上的鳍上方形成栅极结构，其中，所述栅极结构由介电层围绕；在所述栅极结构上方形成氮化物层；在所述氮化物层上方形成蚀刻停止层；在所述蚀刻停止层上方形成氧化物层；通过第一干蚀刻工艺形成延伸穿过所述氧化物层、穿过所述蚀刻停止层并且进入所述氮化物层的第一开口；在所述第一干蚀刻工艺之后，通过湿蚀刻工艺清洁所述第一开口；在清洁所述第一开口之后，通过第二干蚀刻工艺将所述第一开口延伸穿过所述氮化物层；以及在所述第二干蚀刻工艺之后，利用导电材料填充所述第一开口。
附图说明
当结合附图实施阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的鳍式场效应晶体管(FinFET)的立体图。
图2至图24示出了根据实施例的处于制造的各个阶段的FinFET器件的截面图。
图25示出了根据一些实施例的形成半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
此外，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本发明的实施例是在形成半导体器件的背景下，并且特别是在形成用于鳍式场效应晶体管(FinFET)器件的通孔的背景下讨论的。所公开的实施例的原理也可以应用于其它类型的器件，诸如平面器件。
根据本发明的实施例，实施包括第一干蚀刻工艺、湿蚀刻工艺和第二干蚀刻工艺的多步骤蚀刻工艺，以形成延伸穿过多个介电层(例如，氮化物层上方的氧化物层)的通孔以暴露下面的导电部件。多步骤蚀刻工艺对于在多个介电层之间形成残留金属区域的情况是有利的，该残留金属区域通过平坦化工艺(例如，CMP)的填充金属的不充分去除来形成。因为残留金属区域可以阻挡通孔蚀刻工艺，所以所公开的多步骤蚀刻工艺确保了通孔正确形成，而不管残留金属区域是否存在。
图1示出了立体图中的FinFET 30的实例。FinFET 30包括衬底50和突出至衬底50之上的鳍64。在鳍64的相对侧上形成隔离区域62，鳍64突出至隔离区域62之上。栅极电介质66沿鳍64的侧壁并且位于鳍64的顶面上方，并且栅电极68位于栅极电介质66上方。源极/漏极区域80位于鳍64中并且位于栅极电介质66和栅电极68的相对侧上。图1还示出了在后面的图中使用的参考截面。截面B-B沿FinFET 30的栅电极68的纵轴延伸。截面A-A垂直于截面B-B并且沿鳍64的纵轴并且在例如源极/漏极区域80之间的电流流动的方向上。为了清楚，随后的图参考这些参考截面。
图2至图24示出了根据实施例的处于制造的各个阶段的FinFET器件100的截面图。FinFET器件100类似于图1中的FinFET 30，除了多个鳍和多个栅极结构。图2至图5示出了沿截面B-B的FinFET器件100的截面图，并且图6至图24示出了沿截面A-A的FinFET器件100的截面图。
图2示出了衬底50的截面图。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，具有p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底包括形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅衬底或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。
参考图3，图2中所示的衬底50使用例如光刻和蚀刻技术来图案化。例如，在衬底50上方形成掩模层，诸如垫氧化物层52和上面的垫氮化物层56。垫氧化物层52可以是包括例如使用热氧化工艺形成的氧化硅的薄膜。垫氧化物层52可以用作衬底50和上面的垫氮化物层56之间的粘合层并且可以用作用于蚀刻垫氮化物层56的蚀刻停止层。在一些实施例中，垫氮化物层56由氮化硅、氮氧化硅、碳氮化硅等或它们的组合形成，并且例如可以使用低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)形成。
掩模层可以使用光刻技术来图案化。通常，光刻技术利用沉积的、照射的(曝光的)和显影的光刻胶材料(未示出)以去除光刻胶材料的部分。剩余的光刻胶材料保护下面的材料(诸如该实例中的掩模层)免受随后处理步骤(诸如蚀刻)的影响。在该实例中，光刻胶材料用于图案化垫氧化物层52和垫氮化物层56以形成图案化的掩模58，如图3中所示。
随后图案化的掩模58用于图案化衬底50的暴露部分以形成沟槽61，从而在相邻沟槽61之间限定半导体鳍64，如图3中所示。在一些实施例中，半导体鳍64通过使用例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合在衬底50中蚀刻沟槽来形成。蚀刻可以是各向异性的。在一些实施例中，沟槽61可以是彼此平行并且相对于彼此紧密间隔开的条(从顶部看)。在一些实施例中，沟槽61可以是连续的并且围绕半导体鳍64。在下文中，半导体鳍64也可以称为鳍64。
鳍64可以通过任何合适的方法来图案化。例如，鳍64可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺来图案化。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件或芯轴可以用于图案化鳍。
图4示出了在相邻半导体鳍64之间形成绝缘材料以形成隔离区域62。绝缘材料可以是氧化物，诸如氧化硅、氮化物等或它们的组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD材料的沉积以及后固化以使其转化为另一材料，诸如氧化物)等或它们的组合形成。可以使用其它绝缘材料和/或其它形成工艺。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，可以实施退火工艺。诸如化学机械抛光(CMP)的平坦化工艺可以去除任何过量的绝缘材料并且形成共面的隔离区域62的顶面和半导体鳍64的顶面(未示出)。图案化的掩模58(见图3)也可以通过平坦化工艺来去除。
在一些实施例中，隔离区域62包括位于隔离区域62和衬底50/半导体鳍64之间的界面处的衬垫，例如，衬垫氧化物(未示出)。在一些实施例中，形成衬垫氧化物以减少衬底50和隔离区域62之间的界面处的结晶缺陷。类似地，衬垫氧化物也可以用于减少半导体鳍64和隔离区域62之间的界面处的结晶缺陷。衬垫氧化物(例如，氧化硅)可以是通过衬底50的表面层的热氧化形成的热氧化物，但是其它合适的方法也可以用于形成衬垫氧化物。
下一步，使隔离区域62凹进以形成浅沟槽隔离(STI)区域62。隔离区域62凹进为使得半导体鳍64的上部从相邻的STI区域62之间突出。STI区域62的顶面可以具有平坦表面(如图所示)、凸表面、凹表面(诸如凹陷)或它们的组合。STI区域62的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。隔离区域62可以使用可接受的蚀刻工艺来凹进，诸如对隔离区域62的材料具有选择性的蚀刻工艺。例如，可以实施干蚀刻或使用稀氢氟酸(dHF)的酸的湿蚀刻以使隔离区域62凹进。
图2至图4示出了形成鳍64的实施例，但是鳍可以在各种不同的工艺中形成。例如，衬底50的顶部可以由合适的材料替换，诸如适合于要形成的预期类型(例如，n型或p型)的半导体器件的外延材料。此后，图案化在顶部上具有外延材料的衬底50以形成包括外延材料的半导体鳍64。
作为另一实例，可以在衬底的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；可以在沟槽中外延生长同质外延结构；以及介电层可以凹进为使得同质外延结构从介电层突出以形成鳍。
在又一实例中，可以在衬底的顶面上方形成介电层；可以穿过介电层蚀刻沟槽；可以使用与衬底不同的材料在沟槽中外延生长异质外延结构；以及介电层可以凹进为使得异质外延结构从介电层突出以形成鳍。
在生长外延材料或外延结构(例如，异质外延结构或同质外延结构)的实施例中，生长的材料或结构可以在生长期间原位掺杂，这可以避免之前和随后的注入，但是原位掺杂和注入掺杂可以一起使用。更进一步，在NMOS区域中外延生长与PMOS区域中的材料不同的材料可能是有利的。在各个实施例中，鳍64可以包括硅锗(SixGe1-x，其中x可以在0和1之间)、碳化硅、纯或基本纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的可用材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
图5示出了半导体鳍64上方的伪栅极结构75的形成。在一些实施例中，伪栅极结构75包括栅极电介质66和栅电极68。可以在伪栅极结构75上方形成掩模70。为了形成伪栅极结构75，在半导体鳍64上形成介电层。介电层可以是例如氧化硅、氮化硅、它们的多层等，并且可以是沉积的或热生长的。
在介电层上方形成栅极层，并且在栅极层上方形成掩模层。栅极层可以沉积在介电层上方，并且然后平坦化，诸如通过CMP。掩模层可以沉积在栅极层上方。栅极层可以由例如多晶硅形成，但是也可以使用其它材料。掩模层可以由例如氮化硅等形成。
在形成层(例如，介电层、栅极层和掩模层)之后，掩模层可以使用可接受的光刻和蚀刻技术来图案化以形成掩模70。然后可以通过可接受的蚀刻技术将掩模70的图案转移至栅极层和介电层，以分别形成栅电极68和栅极电介质66。栅电极68和栅极电介质66覆盖半导体鳍64的相应沟道区域。栅电极68也可以具有基本垂直于相应半导体鳍64的纵向的纵向。
在图5的实例中，栅极电介质66示出为形成在鳍64上方(例如，鳍64的顶面和侧壁上方)和STI区域62上方。在其它实施例中，栅极电介质66可以通过例如鳍64的材料的热氧化形成，并且因此可以形成在鳍64上方但是不形成在STI区域62上方。这些和其它变化完全旨在包括在本发明的范围内。
下一步，如图6中所示，在鳍64中形成轻掺杂漏极(LDD)区域65。LDD区域65可以通过注入工艺形成。注入工艺可以在鳍64中注入n型或p型杂质以形成LDD区域65。在一些实施例中，LDD区域65邻接FinFET器件100的沟道区域。LDD区域65的部分可以在栅电极68下面延伸并且进入FinFET器件100的沟道区域。图6示出了LDD区域65的非限制性实例。LDD区域65的其它配置、形状和形成方法也是可能的并且完全旨在包括在本发明的范围内。例如，可以在形成栅极间隔件87之后形成LDD区域65。
仍然参考图6，在形成LDD区域65之后，在栅极结构上形成栅极间隔件87。在图6的实例中，栅极间隔件87形成在栅电极68的相对侧壁上和栅极电介质66的相对侧壁上。栅极间隔件87可以由氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合形成，并且可以使用例如热氧化、CVD或其它合适的沉积工艺形成。
图6中所示的栅极间隔件87的形状和形成方法仅为非限制性实例，并且其它形状和形成方法也是可能的。例如，栅极间隔件87可以包括第一栅极间隔件(未示出)和第二栅极间隔件(未示出)。第一栅极间隔件可以形成在伪栅极结构75的相对侧壁上。第二栅极间隔件可以形成在第一栅极间隔件上，第一栅极间隔件设置在相应栅极结构和相应第二栅极间隔件之间。在截面图中，第一栅极间隔件可以具有L形。作为另一实例，可以在形成外延源极/漏极区域80(见图7)之后形成栅极间隔件87。在一些实施例中，在图7中所示的外延源极/漏极区域80的外延工艺之前，在第一栅极间隔件(未示出)上形成伪栅极间隔件，并且在形成外延源极/漏极区域80之后，去除并且利用第二栅极间隔件替换伪栅极间隔件。所有这样的实施例完全旨在包括在本发明的范围内。
下一步，如图7中所示，形成源极/漏极区域80。源极/漏极区域80通过蚀刻鳍64以形成凹槽，以及使用合适的方法(诸如金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等或它们的组合)在凹槽中外延生长材料来形成。
如图7中所示，外延源极/漏极区域80可以具有从鳍64的相应表面凸起的表面(例如，凸起至鳍64的未凹进的部分之上)并且可以具有小平面。相邻鳍64的源极/漏极区域80可以合并以形成连续的外延源极/漏极区域80。在一些实施例中，相邻鳍64的源极/漏极区域80没有合并在一起并且保持分隔的源极/漏极区域80。在所得FinFET是n型FinFET的一些示例性实施例中，源极/漏极区域80包括碳化硅(SiC)、磷硅(SiP)、磷掺杂的碳化硅(SiCP)等。在所得FinFET是p型FinFET的可选示例性实施例中，源极/漏极区域80包括SiGe和诸如硼或铟的p型杂质。
外延源极/漏极区域80可以注入有掺杂剂以形成源极/漏极区域80，随后是退火工艺。注入工艺可以包括形成并且图案化掩模(诸如光刻胶)以覆盖FinFET的要保护免受注入工艺影响的区域。源极/漏极区域80可以具有约1E19cm-3至约1E21cm-3范围内的杂质(例如，掺杂剂)浓度。在一些实施例中，外延源极/漏极区域可以在生长期间原位掺杂。
下一步，如图8中所示，在图7中所示的结构上方形成接触蚀刻停止层(CESL)89。CESL 89在随后蚀刻工艺中用作蚀刻停止层，并且可以包括合适的材料，诸如氧化硅、氮化硅、氮氧化硅、它们的组合等，并且可以通过合适的形成方法来形成，诸如CVD、PVD、它们的组合等。
下一步，在CESL 89上方和伪栅极结构75上方形成第一层间电介质(ILD)90。在一些实施例中，第一ILD 90由介电材料形成，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等，并且可以通过任何合适的方法来沉积，诸如CVD、PECVD或FCVD。可以实施平坦化工艺，诸如CMP，以去除掩模70并且以去除CESL 89的设置在栅电极68上方的部分。在平坦化工艺之后，第一ILD 90的顶面与栅电极68的顶面齐平。
下一步，在图9中，实施后栅极工艺(有时称为替换栅极工艺)以分别用有源栅极(也可称为替换栅极或金属栅极)和有源栅极介电材料替换栅电极68和栅极电介质66。因此，在后栅极工艺中，栅电极68和栅极电介质66可以分别称为伪栅电极和伪栅极电介质。在一些实施例中，有源栅极是金属栅极。
参考图9，伪栅极结构75由替换栅极结构97(例如，97A、97B、97C)替换。根据一些实施例，为了形成替换栅极结构97，在蚀刻步骤中去除栅电极68和直接位于栅电极68下面的栅极电介质66，从而在栅极间隔件87之间形成凹槽(未示出)。每个凹槽暴露相应鳍64的沟道区域。在伪栅极去除期间，当蚀刻栅电极68时，栅极电介质66可以用作蚀刻停止层。然后可以在去除栅电极68之后去除栅极电介质66。
下一步，在用于替换栅极结构97的凹槽中形成栅极介电层94、阻挡层96、功函层98和栅电极95。栅极介电层94共形沉积在凹槽中，诸如在鳍64的顶面和侧壁上以及在栅极间隔件87的侧壁上，以及在第一ILD 90(未示出)的顶面上。根据一些实施例，栅极介电层94包括氧化硅、氮化硅或它们的多层。在其它实施例中，栅极介电层94包括高k介电材料，并且在这些实施例中，栅极介电层94可以具有大于约7.0的k值(例如，介电常数)，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb和它们的组合的金属氧化物或硅酸盐。栅极介电层94的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。
下一步，阻挡层96共形地形成在栅极介电层94上方。阻挡层96可以包括诸如氮化钛的导电材料，但是可以可选地利用其它材料，诸如氮化钽、钛、钽等。阻挡层96可以使用诸如PECVD的CVD工艺来形成。但是，可以可选地使用其它可选工艺，诸如溅射、金属有机化学气相沉积(MOCVD)或ALD。
下一步，功函层98(诸如p型功函层或n型功函层)可以形成在阻挡层96上方的凹槽中，并且在一些实施例中在形成栅电极95之前形成。可以包括在用于p型器件的栅极结构中的示例性p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其它合适的p型功函材料或它们的组合。可以包括在用于n型器件的栅极结构中的示例性n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其它合适的n型功函材料或它们的组合。功函值与功函层的材料成分有关，并且因此，选择功函层的材料以调整其功函值，从而在要形成的器件中实现目标阈值电压Vt。功函层可以通过CVD、物理气相沉积(PVD)和/或其它合适的工艺来沉积。
下一步，在功函层98上方共形地形成晶种层(未示出)。晶种层可包括铜、钛、钽、氮化钛、氮化钽等或它们的组合，并且可通过ALD、溅射、PVD等来沉积。在一些实施例中，晶种层是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。例如，晶种层包括钛层和钛层上方的铜层。
下一步，栅电极95沉积在晶种层上方，并且填充凹槽的剩余部分。栅电极95可以由含金属材料制成，诸如Cu、Al、W等、它们的组合或其多层，并且可以通过例如电镀、化学镀或其它合适的方法形成。在形成栅电极95之后，可以实施平坦化工艺，诸如CMP，以去除栅极介电层94、阻挡层96、功函层98、晶种层和栅电极95的过量部分，这些过量部分位于第一ILD90的顶面上方。栅极介电层94、阻挡层96、功函层98、晶种层和栅电极95的所得剩余部分因此形成所得FinFET器件100的替换栅极结构97(也称为金属栅极结构)。如图9中所示，由于平坦化工艺，金属栅极结构97、栅极间隔件87、CESL 89和第一ILD 90具有共面的上表面。
下一步，在图10中，实施金属栅极回蚀工艺以去除金属栅极结构97的上部，从而使得金属栅极结构97凹进至第一ILD 90的上表面下方。在金属栅极回蚀工艺之后，在栅极间隔件87之间形成凹槽88。可以实施合适的蚀刻工艺，诸如干蚀刻、湿蚀刻或它们的组合，作为金属栅极回蚀刻工艺。作为实例，用于蚀刻工艺的蚀刻剂可以是卤化物(例如，CCl4)、氧化剂(例如，O2)、酸(例如，HF)、碱(例如，NH3)、惰性气体(例如，Ar)、它们的组合等。
下一步，在图11中，栅极间隔件87和CESL 89凹进至第一ILD 90的上表面下方。在一些实施例中，实施各向异性蚀刻工艺，诸如干蚀刻工艺，以去除栅极间隔件87的上部。CESL 89可以通过相同的各向异性蚀刻工艺来去除，如果CESL 89和栅极间隔件87包括相同的材料，或者对于各向异性蚀刻工艺具有相同或类似的蚀刻速率。在一些实施例中，各向异性蚀刻工艺使用对栅极间隔件87/CESL 89的材料具有选择性(例如，对其具有更高的蚀刻速率)的蚀刻剂来实施，从而使得栅极间隔件87/CESL 89凹进(例如，去除的上部)而基本不侵蚀第一ILD 90和金属栅极结构97。在栅极间隔件87和CESL 89具有不同蚀刻速率的实施例中，可以实施使用对栅极间隔件87的材料具有选择性的第一蚀刻剂的第一各向异性蚀刻工艺以使栅极间隔件87凹进，并且可以实施使用对CESL 89的材料具有选择性的第二蚀刻剂的第二各向异性蚀刻工艺以使CESL 89凹进。凹进的栅极间隔件87的上表面和凹进的CESL 89的上表面可以与金属栅极结构97的相应上表面齐平。在一些实施例中，CESL 89在形成覆盖层91(下面讨论的)之后凹进。
下一步，使金属栅极结构97再次凹进，例如，使用以上讨论的相同或类似的金属栅极回蚀工艺，从而使得金属栅极结构97的上表面低于(例如，更靠近衬底)栅极间隔件87的上表面。下一步，在金属栅极结构97的上表面上形成覆盖层91以保护金属栅极结构97，例如，免受氧化和/或随后蚀刻工艺的影响。在所示实例中，覆盖层91由导电材料(例如，金属)形成，并且选择性形成在金属栅极结构97的上表面上。覆盖层91可以由例如钨形成，但是也可以使用其它合适的导电材料。合适的形成方法，诸如CVD、PVD、ALD等，可以用于形成覆盖层91。应该指出，在本文的讨论中，除非另有说明，否则导电材料是指导电材料，并且导电部件(例如，导线)是指导电部件。
在图11的实例中，覆盖层91、凹进的栅极间隔件87和凹进的CESL 89具有齐平的(例如，共面的)上表面。在其它实施例中，在覆盖层91、凹进的栅极间隔件87和凹进的CESL89的上表面之间存在偏移(例如，垂直距离)。由于栅极间隔件87和CESL 89的凹进，图10中的凹槽88扩大并且在图11中表示为凹槽88’。
下一步，在图12中，形成介电材料99以填充凹槽88’，并且下一步可以实施平坦化工艺，诸如CMP，以从第一ILD 90的上表面去除介电材料99的过量部分。在实施例中，介电材料99是氮化物(例如，氮化硅、氮氧化硅、碳氮化硅)。介电材料99可以使用任何合适的形成方法来形成，诸如CVD、PECVD等。介电材料99保护下面的结构(诸如金属栅极结构97、栅极间隔件87和下面的CESL 89的部分)免受用于形成源极/漏极接触件的随后蚀刻工艺的影响。在下文讨论细节。
下一步，在图13中，在第一ILD 90上方形成介电层101，并且在介电层101上方形成图案化掩模层102，诸如图案化光刻胶。介电层101可以包括与第一ILD 90相同或类似的材料，并且可以由与第一ILD 90相同或类似的形成方法形成，因此不再重复细节。在图13的实例中，图案化掩模层102中的开口位于一些源极/漏极区域80上方(例如，正上方)和介电材料99(的至少部分)上方。
下一步，实施蚀刻工艺以去除第一ILD 90的位于图案化掩模层102的开口下面的部分和介电层101的位于图案化掩模层102的开口下面的部分。蚀刻工艺可以是各向异性蚀刻工艺，诸如反应离子蚀刻(RIE)、原子层蚀刻(ALE)等。蚀刻工艺可以使用对第一ILD 90和介电层101的材料具有选择性(例如，对其具有更高的蚀刻速率)的蚀刻剂。如图13中所示，在蚀刻工艺之后，在第一ILD 90中形成开口104，诸如在CESL 89的相对侧壁之间和源极/漏极区域80上方。开口104暴露下面的源极/漏极区域80。开口104用于在随后处理中形成自对准源极/漏极接触件109(见图14)。图13中的开口104的数量和位置仅仅是非限制性实例，本领域技术人员将容易理解可以形成任何数量的开口104，并且开口104的位置可以在任何合适的位置处。
介电材料99保护(例如，屏蔽)下面的结构(诸如栅极间隔件87和CESL 89)免受各向异性蚀刻工艺的影响，以形成开口104。可以观察到，在制造期间，栅极间隔件87/CESL 89的拐角区域107倾向于以比栅极间隔件87/CESL 89的其它区域更快的速率被蚀刻掉，导致“肩部损失”问题。肩部损失问题可能是由栅极间隔件87/CESL 89的材料和第一ILD 90/介电层101的材料之间的降低的蚀刻选择性引起，该降低的蚀刻选择性可能是先进半导体制造中的降低的临界尺寸(CD)的结果。如果肩部损失问题导致金属栅极结构97暴露，则金属栅极结构97和相邻的源极/漏极区域80之间可能发生电短路，当在随后处理中利用导电材料填充开口104时。介电材料99屏蔽栅极间隔件87/CESL 89免受各向异性蚀刻工艺的影响，从而减少或防止肩部损失的发生，这进而减少或防止了由金属栅极结构97和源极/漏极区域80之间的电短路引起的器件故障。
下一步，在图14中，在图13的结构上方共形地形成阻挡层105。阻挡层105可以包括钛、钽、氮化钛、氮化钽等，并且可以使用合适的形成方法来形成，诸如ALD、CVD等。在一些实施例中，阻挡层105形成为内衬开口104的侧壁和底部。
下一步，在由开口104暴露的源极/漏极区域80上方形成硅化物区域108。硅化物区域108可以通过首先沉积能够与半导体材料(例如，硅、锗)反应的金属层以在源极/漏极区域80上方形成硅化物或锗化物区域(诸如镍、钴、钛、钽、铂、钨、其它贵金属、其它难熔金属、稀土金属或它们的合金)，然后实施热退火工艺以形成硅化物区域108来形成。在一些实施例中，例如在热退火工艺之后通过蚀刻工艺去除沉积的金属层的未反应的部分。虽然区域108称为硅化物区域，但是区域108也可以是锗化物区域或锗化硅区域(例如，包括硅化物和锗化物的区域)。在阻挡层105包括合适的金属材料(诸如钛或钽)的示例性实施例中，硅化物区域108在形成阻挡层105之后通过热退火工艺形成，从而使得阻挡层105的位于开口104的底部(例如，源极/漏极区域80上)处的部分与源极/漏极区域80反应以形成硅化物区域108。
下一步，使用合适的形成方法(诸如PVD、CVD、ALD、镀等)形成导电材料(诸如钛、钴等)以填充开口104。下一步，实施平坦化工艺，诸如CMP，以去除图案化掩模层102、介电层101以及导电材料的设置在开口104外部的部分。导电材料的位于开口104中的剩余部分形成自对准源极/漏极接触件109。为了简单，自对准源极/漏极接触件109也可以称为源极/漏极接触件109。
图14还示出了例如介电材料99的上表面上方的金属区域103。金属区域103(也可以称为金属层)是源极/漏极接触件109的导电材料的未由平坦化工艺去除的残留部分。换句话说，在一些实施例中，金属区域103和源极/漏极接触件109由相同的导电材料形成。金属区域103可能由于例如介电材料99的上表面不完全平坦(例如，具有凹坑)而形成，并且因此，源极/漏极接触件109的导电材料沉积至凹坑中并且未由平坦化工艺去除。理想地，金属区域103不应该存在。但是，如果平坦化工艺不充分并且金属区域103保留在介电材料99上，则形成穿过介电材料99的通孔的随后蚀刻工艺可能被金属区域103过早地停止，从而导致器件故障。本发明公开了多步骤蚀刻工艺，以确保通孔将正确形成，无论金属区域103是否存在。在下文讨论细节。应该指出，图14中的金属区域103的数量和位置仅用于说明目的而非限制。
下一步，在图15中，在第一ILD 90上方依次形成蚀刻停止层111、介电层112和三层光刻胶116。蚀刻停止层111由合适的材料(例如，氮化硅、碳化硅、碳氮化硅等)通过合适的形成方法(诸如CVD、PECVD、ALD等)形成。介电层112可以包括与第一ILD 90相同或类似的材料，并且可以以相同或类似的形成方法形成，因此不再重复细节。
在一些实施例中，三层光刻胶116包括顶部光刻胶层117、中间层115和底部抗反射涂覆(BARC)层113。三层光刻胶116的BARC层113可以包括有机或无机材料。中间层115可以包括对顶部光刻胶层117具有蚀刻选择性的氮化硅、氮氧化硅等，从而使得顶部光刻胶层117可以用作掩模层以图案化中间层115。顶部光刻胶层117可以包括感光材料。任何合适的沉积方法，诸如PVD、CVD、旋涂等或它们的组合，可以用于形成三层光刻胶116。
一旦形成三层光刻胶116，例如使用光刻和蚀刻技术在顶部光刻胶层117中形成图案118(也称为开口118)。在所示的实施例中，图案118形成在金属栅极结构97上方(例如，正上方)。
下一步，在图16中，使顶部光刻胶层117中的图案118(例如，118A、118C)延伸穿过中间层115和BARC层113，并且使用各向异性蚀刻工艺(诸如第一干蚀刻工艺)转移至下面的层(例如，介电层112、蚀刻停止层111、介电材料99)。在图16的实例中，金属栅极结构97A上方的开口118A延伸穿过介电层112、穿过蚀刻停止层111并且进入介电材料99。换句话说，在第一干蚀刻工艺之后，开口118A的底部位于介电材料99的上表面和下表面之间。应该指出，金属栅极结构97C上方的开口118C延伸穿过介电层112、穿过蚀刻停止层111，但是由于例如介电层112/蚀刻停止层111和金属区域103之间的蚀刻选择性而在金属区域103处停止(例如，暴露金属区域103)。换句话说，金属区域103防止第一干蚀刻工艺到达开口118C的目标深度。
在一些实施例中，第一干蚀刻工艺是使用包括C4F6、C4F8、CH2F2或它们的组合的工艺气体实施的第一等离子体工艺(也称为等离子体蚀刻工艺)。载气，诸如N2或He，可以用于将工艺运送至工艺室中。根据一些实施例，第一等离子体工艺是直接等离子体工艺，等离子体在处理FinFET器件100的相同工艺室中生成。第一等离子体工艺使用高频射频(HFRF)功率(例如，具有约60MHz的频率)和低频射频(LFRF)功率(例如，具有约2MHz的频率)来实施。HFRF功率用于电离并且用于生成等离子体，并且LFRF功率(也称为偏置功率)用于轰击要去除的层(例如，112、111和99)。根据本发明的一些实施例，第一等离子工艺的HFRF功率在约50瓦和约400瓦之间范围内，并且第一等离子工艺的LFRF功率在约400瓦和约600瓦之间。在一些实施例中，选择LFRF功率的范围(例如，在400瓦和约600瓦之间)以为介电层112提供蚀刻能力的目标水平(例如，蚀刻速率)，以保持介电层112(例如，氧化硅)和介电材料99(例如，氮化硅)之间的蚀刻选择性的目标水平，并且以避免在第一干蚀刻工艺期间的蚀刻不足。
下一步，在图17中，实施湿蚀刻工艺(也称为湿清洁工艺)以清洁开口118。在一些实施例中，湿蚀刻工艺使用湿清洁化学物质来实施，该湿清洁化学物质可以是例如溶解在水中的HCl和H2CO3的混合物。湿蚀刻工艺从开口118去除第一干蚀刻工艺的残留物和副产物(例如，聚合物)。湿蚀刻工艺也蚀刻穿过开口118C的底部处的金属区域103以暴露下面的介电材料99。在一些实施例中，湿清洁化学物质对第一干蚀刻工艺的残留物/副产物(例如，聚合物)和金属区域103具有选择性(例如，对其具有更高的蚀刻速率)，从而去除(例如，蚀刻)残留物/副产物和金属区域103而基本不侵蚀其它层/材料。
下一步，在图18中，实施第二干蚀刻工艺以将开口118延伸穿过介电材料99并且以暴露覆盖层91。在一些实施例中，第二干蚀刻工艺是使用包括CH2F2和H2的工艺气体实施的第二等离子体工艺。在一些实施例中，第二等离子体工艺类似于第一干蚀刻工艺的第一等离子体工艺，并且第二等离子体工艺的HFRF功率在约50瓦和约400瓦之间范围内，并且第二等离子体工艺的LFRF功率在约0瓦和约150瓦之间。在一些实施例中，第二等离子体工艺的LFRF功率(例如，小于约150瓦)选择为小于第一等离子体工艺的LFRF功率。选择第二等离子体工艺的LFRF功率以为介电材料99提供蚀刻能力的目标水平(例如，蚀刻速率)，以在介电材料99中实现开口118的更均匀深度，并且以避免开口118的尺寸(例如，宽度W)的扩大。如图16至图18中所示，包括第一干蚀刻工艺、湿蚀刻工艺和第二干蚀刻工艺的多步骤蚀刻工艺确保正确形成通孔(例如，118)，无论金属区域103是否存在。
下一步，在图19中，去除三层光刻胶116(例如，通过灰化工艺)。下一步，形成导电材料121以填充开口118。导电材料可以是例如钨、钛等，并且可以通过合适的形成方法来形成，诸如CVD、PECVD、ALD等。下一步，实施平坦化工艺，诸如CMP，以去除介电层112和导电材料121的位于蚀刻停止层111的上表面上方的部分。换句话说，平坦化工艺在蚀刻停止层111暴露之后停止。导电材料121的剩余部分形成位于金属栅极结构97上方并且电耦接至金属栅极结构97的通孔121。图19还示出了蚀刻停止层111的上表面上的金属区域124。金属区域124可以包括导电材料121的通过CMP工艺研磨并且沉积在蚀刻停止层111的上表面的下部区域中的残留部分。应该指出，图19中的金属区域124的数量和位置仅用于说明目的而非限制。
图19中的金属区域124位于源极/漏极接触件109正上方。金属区域124可能导致形成通孔(见例如图21中的128)的随后蚀刻工艺过早地停止。与以上讨论的那些相同或类似的多步骤蚀刻工艺可以用于正确形成通孔，无论金属区域124是否存在。在下文讨论细节。
下一步，在图20中，在蚀刻停止层111上方依次形成介电层122和三层光刻胶126。介电层122和三层光刻胶126可以与图18的介电层112和三层光刻胶116相同或类似，因此不再重复细节。
如图20中所示，例如，使用光刻和蚀刻技术在三层光刻胶126的顶部光刻胶层127中形成图案128(也称为开口128)。在所示的实施例中，图案128形成在源极/漏极接触件109上方(例如，正上方)。
下一步，在图21中，顶部光刻胶层127中的图案128(例如，128A、128B)延伸穿过三层光刻胶126的中间层125和BARC层123，并且使用以上讨论的第一干蚀刻工艺转移至下面的层(例如，介电层122、蚀刻停止层111)。在图21的实例中，开口128B延伸穿过介电层122并且进入蚀刻停止层111。换句话说，在第一干蚀刻工艺之后，开口128B的底部位于蚀刻停止层111的上表面和下表面之间。应该指出，开口128A延伸穿过介电层122，但是由于例如介电层122和金属区域124之间的蚀刻选择性而在金属区域124处停止(例如，暴露金属区域124)。
下一步，在图22中，实施以上描述的湿蚀刻工艺以清洁开口128。湿蚀刻工艺去除第一干蚀刻工艺的残留物和副产物(例如，聚合物)。湿蚀刻工艺也蚀刻穿过开口128A的底部处的金属区域124以暴露蚀刻停止层111。在一些实施例中，湿清洁化学物质对第一干蚀刻工艺的残留物/副产物(例如，聚合物)和金属区域124具有选择性(例如，对其具有更高的蚀刻速率)，从而去除(例如，蚀刻)残留物/副产物和金属区域124而基本不侵蚀其它层/材料。
下一步，在图23中，实施以上描述的第二干蚀刻工艺以将开口128延伸穿过蚀刻停止层111并且以暴露源极/漏极接触件109。如图21至图23中所示，包括第一干蚀刻工艺、湿蚀刻工艺和第二干蚀刻工艺的多步骤蚀刻工艺确保正确形成通孔(例如，128)，无论金属区域124是否存在。
下一步，在图24中，形成导电材料131以填充开口128。导电材料可以是例如钨、钛等，并且可以通过合适的形成方法来形成，诸如CVD、PECVD、ALD等。下一步，实施平坦化工艺，诸如CMP，以去除三层光刻胶126、介电层122和导电材料131的位于蚀刻停止层111的上表面上方的部分。导电材料131的剩余部分形成位于下面的源极/漏极接触件109上方并且电耦接至下面的源极/漏极接触件109的通孔131。
可以在图24的处理之后实施额外处理以完成FinFET器件100的制造。例如，在图24的结构上方形成包括多个介电层和形成在多个介电层中的导电部件(例如，通孔、导线)的互连结构，以互连下面的电气组件以形成功能电路。此处不讨论细节。
实施例可以实现优势。例如，本文公开的包括第一干蚀刻工艺、湿蚀刻工艺和第二干蚀刻工艺的多步骤蚀刻工艺确保正确形成通孔(例如，118、128)，无论金属区域103或124是否存在。因此，避免或减少了由不充分通孔蚀刻导致的产品缺陷。
图25示出了根据一些实施例的制造半导体器件的方法1000的流程图。应该理解，图25中所示的实施例方法仅是多种可能的实施例方法的实例。本领域的普通技术人员将认识到许多变化、替代和修改。例如，可以添加、去除、替换、重新排列和重复如图25中所示的各个步骤。
参考图25，在框1010中，栅极结构凹进至围绕栅极结构的介电层的上表面下方。在框1020中，在凹进的栅极结构上方形成第一介电材料。在框1030中，在第一介电材料上方形成第二介电材料。在框1040中，使用第一干蚀刻工艺形成延伸穿过第二介电材料并且进入第一介电材料的开口。在框1050中，在第一干蚀刻工艺之后，通过湿清洁工艺清洁开口。在框1060中，在湿清洁工艺之后，使用第二干蚀刻工艺将开口延伸穿过第一介电材料。在框1070中，利用导电材料填充开口。
在实施例中，形成半导体器件的方法包括：在鳍上方形成金属栅极结构，鳍突出至衬底之上，金属栅极结构由层间介电(ILD)层围绕；使金属栅极结构凹进至ILD层的远离衬底的上表面下方；在凹进之后，在凹进的金属栅极结构上方形成第一介电层；在第一介电层和ILD层上方形成蚀刻停止层；在蚀刻停止层上方形成第二介电层；实施第一干蚀刻工艺以形成延伸穿过第二介电层、穿过蚀刻停止层并且进入第一介电层的第一开口；在第一干蚀刻工艺之后，实施湿蚀刻工艺以清洁第一开口；以及在湿蚀刻工艺之后，实施第二干蚀刻工艺以将第一开口延伸穿过第一介电层。在实施例中，方法还包括，在第二干蚀刻工艺之后，利用导电材料填充第一开口。在实施例中，第一介电层的上表面形成为与ILD层的上表面齐平。在实施例中，方法还包括，在形成第一介电层之前，使金属栅极结构的栅极间隔件凹进至ILD层的上表面下方，其中，第一介电层形成在凹进的栅极间隔件上方。在实施例中，第一干蚀刻工艺是第一等离子体工艺，并且第二干蚀刻工艺是第二等离子体工艺。在实施例中，第一等离子体工艺利用第一偏置功率实施，并且第二等离子体工艺利用与第一偏置功率不同的第二偏置功率实施。在实施例中，第二偏置功率低于第一偏置功率。在实施例中，第一介电层由氮化硅形成，并且第二介电层由氧化硅形成。在实施例中，第一干蚀刻工艺是使用包括C4F6、C4F8或CH2F2的第一工艺气体实施的第一等离子体工艺，并且第二干蚀刻工艺是使用包括CH2F2和H2的第二工艺气体实施的第二等离子体工艺。在实施例中，湿蚀刻工艺使用包括HCl和H2CO3的湿清洁化学物质来实施。在实施例中，方法还包括，在形成第一介电层之后并且在形成蚀刻停止层之前：去除ILD层的与金属栅极结构相邻的部分，以在ILD层中形成第二开口，第二开口暴露下面的源极/漏极区域；利用导电材料填充第二开口；以及在填充之后，实施平坦化工艺以去除导电材料的设置在第二开口外部的部分。在实施例中，在平坦化工艺之后，导电材料的残留部分保留在第一介电层的上表面上，其中，方法还包括：使用第一干蚀刻工艺形成延伸穿过第二介电层和蚀刻停止层的第三开口，其中，第三开口的底部暴露导电材料的残留部分；使用湿蚀刻工艺蚀刻穿过导电材料的残留部分以暴露第一介电层；以及使用第二干蚀刻工艺将第三开口延伸穿过第一介电层。
在实施例中，形成半导体器件的方法包括：使栅极结构凹进至介电层的上表面下方，介电层围绕栅极结构；在凹进的栅极结构上方形成第一介电材料；在第一介电材料上方形成第二介电材料；使用第一干蚀刻工艺形成延伸穿过第二介电材料并且进入第一介电材料的开口；在第一干蚀刻工艺之后，湿清洁开口；在湿清洁之后，使用第二干蚀刻工艺将开口延伸穿过第一介电材料；以及利用导电材料填充开口。在实施例中，第一干蚀刻工艺是第一等离子体工艺，并且第二干蚀刻工艺是第二等离子体工艺。在实施例中，第一等离子体工艺的第一偏置功率高于第二等离子体工艺的第二偏置功率。在实施例中，第一介电材料是氮化物，并且第二介电材料是氧化物。在实施例中，第一等离子体工艺使用包括C4F6、C4F8或CH2F2的第一工艺气体来实施，第二等离子体工艺使用包括CH2F2和H2的第二工艺气体来实施，并且湿清洁使用包括HCl和H2CO3的湿清洁化学物质来实施。
在实施例中，形成半导体器件的方法包括：在突出至衬底之上的鳍上方形成栅极结构，其中，栅极结构由介电层围绕；在栅极结构上方形成氮化物层；在氮化物层上方形成蚀刻停止层；在蚀刻停止层上方形成氧化物层；通过第一干蚀刻工艺形成延伸穿过氧化物层、穿过蚀刻停止层并且进入氮化物层的第一开口；在第一干蚀刻工艺之后，通过湿蚀刻工艺清洁第一开口；在清洁第一开口之后，通过第二干蚀刻工艺将第一开口延伸穿过氮化物层；以及在第二干蚀刻工艺之后，利用导电材料填充第一开口。在实施例中，第一干蚀刻工艺是利用第一偏置功率实施的第一等离子体蚀刻工艺，并且第二干蚀刻工艺是利用低于第一偏置功率的第二偏置功率实施的第二等离子体蚀刻工艺。在实施例中，方法还包括：通过第一干蚀刻工艺形成延伸穿过氧化物层并且穿过蚀刻停止层的第二开口，其中，第二开口的底部暴露设置在蚀刻停止层和氮化物层之间的金属区域；通过湿蚀刻工艺蚀刻穿过金属区域；以及通过第二干蚀刻工艺将第二开口延伸穿过氮化物层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，所述方法包括：
在鳍上方形成金属栅极结构，所述鳍突出至衬底之上，所述金属栅极结构由层间介电(ILD)层围绕；
使所述金属栅极结构凹进至所述层间介电层的远离所述衬底的上表面下方；
在所述凹进之后，在所述凹进的金属栅极结构上方形成第一介电层；
在所述第一介电层和所述层间介电层上方形成蚀刻停止层；
在所述蚀刻停止层上方形成第二介电层；
实施第一干蚀刻工艺以形成延伸穿过所述第二介电层、穿过所述蚀刻停止层并且进入所述第一介电层的第一开口；
在所述第一干蚀刻工艺之后，实施湿蚀刻工艺以清洁所述第一开口；以及
在所述湿蚀刻工艺之后，实施第二干蚀刻工艺以将所述第一开口延伸穿过所述第一介电层。
2.根据权利要求1所述的方法，还包括，在所述第二干蚀刻工艺之后，利用导电材料填充所述第一开口。
3.根据权利要求1所述的方法，其中，所述第一介电层的上表面形成为与所述层间介电层的所述上表面齐平。
4.根据权利要求1所述的方法，还包括，在形成所述第一介电层之前，使所述金属栅极结构的栅极间隔件凹进至所述层间介电层的所述上表面下方，其中，所述第一介电层形成在所述凹进的栅极间隔件上方。
5.根据权利要求1所述的方法，其中，所述第一干蚀刻工艺是第一等离子体工艺，并且所述第二干蚀刻工艺是第二等离子体工艺。
6.根据权利要求5所述的方法，其中，所述第一等离子体工艺利用第一偏置功率实施，并且所述第二等离子体工艺利用与所述第一偏置功率不同的第二偏置功率实施。
7.根据权利要求6所述的方法，其中，所述第二偏置功率低于所述第一偏置功率。
8.根据权利要求1所述的方法，其中，所述第一介电层由氮化硅形成，并且所述第二介电层由氧化硅形成。
9.一种形成半导体器件的方法，所述方法包括：
使栅极结构凹进至介电层的上表面下方，所述介电层围绕所述栅极结构；
在所述凹进的栅极结构上方形成第一介电材料；
在所述第一介电材料上方形成第二介电材料；
使用第一干蚀刻工艺形成延伸穿过所述第二介电材料并且进入所述第一介电材料的开口；
在所述第一干蚀刻工艺之后，湿清洁所述开口；
在所述湿清洁之后，使用第二干蚀刻工艺将所述开口延伸穿过所述第一介电材料；以及
利用导电材料填充所述开口。
10.一种形成半导体器件的方法，所述方法包括：
在突出至衬底之上的鳍上方形成栅极结构，其中，所述栅极结构由介电层围绕；
在所述栅极结构上方形成氮化物层；
在所述氮化物层上方形成蚀刻停止层；
在所述蚀刻停止层上方形成氧化物层；
通过第一干蚀刻工艺形成延伸穿过所述氧化物层、穿过所述蚀刻停止层并且进入所述氮化物层的第一开口；
在所述第一干蚀刻工艺之后，通过湿蚀刻工艺清洁所述第一开口；
在清洁所述第一开口之后，通过第二干蚀刻工艺将所述第一开口延伸穿过所述氮化物层；以及
在所述第二干蚀刻工艺之后，利用导电材料填充所述第一开口。
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US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9147767B2 (en) 2014-02-07 2015-09-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9431304B2 (en) * 2014-12-22 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for metal gates
US9634141B1 (en) 2015-10-14 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interlayer dielectric film in semiconductor devices
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US9929271B2 (en) 2016-08-03 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10510598B2 (en) 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned spacers and method forming same
US11011636B2 (en) 2018-09-27 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with hard mask layer over gate structure and method for forming the same
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