KR101231019B1 - 집적회로장치 제조방법 - Google Patents

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Abstract

본 발명은 비아 홀(Via hole)과 같은 접속 개구 형성 방법에 관한 것으로서, 집적회로장치를 구성하는 재료에 발생되는 손상 및 오염을 방지하기 위해, 접속 개구 바닥측에서 기판에 형성되는 도체를 노출시키기 이전에 희생층(Sacrificial layer)이 증착되는, 접속 개구 형성 방법을 제공한다. 상기 노출에서 상기 도체 내에 오목부가 형성될 수도 있고 형성되지 않을 수도 있다. 본 발명은 또한 상기 도체 내에 오목부를 갖는 접속 개구 형성 방법을 제공하는데, 상기 도체가 노출될 때까지는 희생층이 증착되지 않고, 상기 도체에 오목부가 형성되기 이전까지는 희생층이 증착됨으로써, 상기 오목부 형성과 관련된 주요 손상 및 오염이 방지될 수 있다. 본 발명에 의해 형성된 접속 개구 위로 트렌치 구조를 형성함으로써, 이중 다마신 개구(Dual Damascene Feature)가 제공될 수 있다. 본 발명에 의해 형성되는 다양한 다마신 인터커넥트 개구 위에 추가적인 다마신 공정 단계들을 수행함으로써, 단일 평면 다마신 비아, 단일 임베디드 다마신 비아, 및 평면 비아 또는 임베디드 비아를 갖는 다양한 이중 다마신 인터커넥트 시스템과 같은 여러가지 다마신 인터커넥트 시스템이 제공될 수 있다.

Description

집적회로장치 제조방법{METHOD FOR THE MANUFACTURE OF INTEGRATED CIRCUIT DEVICES}
본 출원은 본문에서 레퍼런스로서 인용되며 "개선된 완전성, 성능 및 신뢰성을 갖는 집적회로 장치의 고수율 및 고 처리율 제조 방법"의 명칭으로 2007년 12월 18일 미국에서 출원된 출원번호 61/014,686 에 의한 우선권을 주장한다.
본 발명은 전체적으로 집적 회로 장치의 제조에 관한 것으로서, 특히 진보된 다마신 공정을 제공하는 것에 관한 것이다.
근래, 집적 회로 장치들의 제조를 위해 많은 장치 제조자들이 다마신 인터커넥트(Damascene interconnect) 시스템을 이용하고 있다. 알루미늄 베이스 합금 층의 증착 및 이의 플라즈마 에칭(즉, 반응성 이온 에칭, 건식 에칭 또는 페터닝 에칭)을 포함하는 알루미늄 합금 기반(Based) 인터커넥트의 제조 방법과는 다르게, 대응되는 다마신인터커넥트의 제조 방법에서는 플라즈마 에칭된 다마신 개구에 컨덕터를 충진한다. 통상적인 다마신 공정에서, 다마신 개구를 충진하기 위해 구리(Cu)가 컨덕터로서 이용된다.
수년간 마이크로일렉트로닉 분야에서 다마신 공정이 이용되었지만, IC 장치 성능, 신뢰성, 수율 및 처리율 등의 다양한 문제점이 종래 다마신 공정에 대해 보고되어 왔다. 계속적인 집적 회로 치수의 축소는 상기 문제점들을 한층 현저히 할 수 있다.
종래 다마신 공정에서 발견되는 이러한 많은 문제점들은 종래의 다마신 공정에 의한 층간 유전체(ILD: Inter level dielectric) 층, 컨덕터, 및 전도성 라이너 층과 같은 다마신 인터커넥트 시스템을 구성하는 물질들에 대한 오염 및 손상에 밀접한 관련이 있다. 각 다마신 공정에 특유한 다른 문제점들은 하기될 것이다.
단일 및 이중 다마신 인터커넥트 시스템의 제조를 위해 형성되는 비아 홀과 같은 접속 개구의 제조 공정에서 상기 접속 개구의 바닥부(즉, '접속개구 바닥' 및 '비아 바닥') 컨덕터를 노출시키는 경우, 재료 손상 및 오염이 일어날 수 있다. 본문에서, '비아 바닥에서'의 구문은 명확히 다르게 지칭하지 않는 한 '비아 개구의 바닥측 상' 을 의미한다.
컨덕터를 노출시키는 첫번째 공정은 종래 다마신-개구-형성 공정의 배리어 오픈(Barrier open) 공정(즉, 비아 오픈 공정)일 것이며, 컨덕터 상에 증착되는 비아 에칭 중단층(비아 ESL)의 마지막 부분과 같은 유전체 층의 마지막 부분이 비아 홀의 바닥부(즉, '비아 바닥')에서 에칭 관통되는 경우에 기판 내에 형성된 컨덕터는 반응성 및 고에너지 환경에 노출된다.
트렌치 및 비아 홀을 포함하는 단일 다마신 접속 홀 및 이중 다마신 개구와 같은 본 발명에 의해 제조된 다마신 개구는, 통상적으로 다마신-개구-형성 공정에 의해 컨덕터를 가지는 기판에 증착된 유전체층 내에 형성된다. 기판에 포함된 것과 동일 또는 다른 컨덕터를 다마신 개구 내로 충진함으로써, 다양한 다마신 인터커넥트 시스템이 제조될 수 있다.
상기 다마신 개구를 충진하는 컨덕터 및 기판에 형성되는 컨덕터는 모두 구리 및 텅스텐과 같은 순수 금속 물질들, 구리 합금 및 알루미늄 합금과 같은 금속 합금들, 규화 니켈과 같은 규화금속들, 이산화주석과 같은 금속 산화물, 질화 탄탈륨과 같은 질화 금속들, TaC 와 같은 탄화 금속들, TiB2 와 같은 금속 붕소화물들, TaCN 과 같은 금속 카르보니트라이드(Metal carbonitrides)들, 및 도핑된(Doped) 실리콘을 포함하는 그룹으로부터 선택되는 하나 이상의 물질을 포함한다.
상기 접속 홀과 비아 홀은 연관된다. 홀 및 개구는 상호 교체될 수 있다. 상기 기판은 실리콘(Si) 웨이퍼 또는 유리 시트, 또는 갈륨비소(GaAs: gallium arsenide) 웨이퍼와 같은 다른 물체일 수 있다. 상기 기판은 상기 컨덕터 이외에 예를 들어 트랜지스터와 같은 다른 반도체 구성요소들을 포함할 수 있다. 상기 유전체 층은 단일 유전체 물질층 또는 복수 유전체층으로된 복합물질층을 포함한다. 복수 유전체층 복합물질층은 하나 이상의 층간유전체(ILD: Interlevel dielectric)층 및 층간유전체층 이외의 하나 이상의 다른 유전체층을 포함한다. 각 층간유전체층들은 이산화 규소 또는 이산화 규소보다 낮은 유전율을 가지는 물질층을 포함할 수 있다. 상술된 다른 유전체층 각각은 캡핑 레이어(capping layer), 유전체 확산 배리어(Barrier)층, 페시베이션(Passivation) 레이어, 기계 화학적 폴리싱(CMP: Chemical mechanical polishing) 중단층, 및 비아 에칭 중단층 및 트렌치 에칭 중단층(Trench ESL)과 같은 에칭 중단층(ESL: Etch stop layer)의 기능들을 포함하는 그룹으로부터 선택되는 하나 이상의 기능들을 가진다.
도 1 은 비아 에칭 중단층(105)이 비아의 바닥측(비아 바닥)에서 완전히 제거되어 기판 내에 형성된 최상위 컨덕터(Mx)(즉, 101)의 상단 표면(127)이 배리어 오픈 공정에 의해 노출된 종래 기술의 이중 다마신 개구의 예이다. 상기 다마신 개구는 층간유전체층들(107, 111) 및 다른 유전체층들(105, 109, 113)을 포함하는 유전체층 내에 형성된 트렌치(119) 및 접속개구(즉, 비아 홀 117)를 포함한다. 본문에서, 상기 다른 유전체층들(105, 109 및 113)은 각각 비아 에칭 중단층, 트렌치 에칭 중단층, 기계 화학적 폴리싱 중단층으로 명명된다. 상기 트렌치 에칭 중단층(109)의 상단 표면은 트렌치 바닥(123)을 구성하고, 상기 기계 화학적 폴리싱 중단층의 상단 표면은 필드 영역(114)을 구성한다. 상기 다른 유전체층들은 그 이름으로부터 암시되는 기능과는 다른 기능 또는 기능들을 가질 수 있다. 비아 바닥에 잔류된 유전체층을 가지지 않는 이러한 다마신 개구는, 임베디드 비아 또는 평면적 비아를 가지는 종래 이중 다마신 인터커넥트 시스템의 제조를 위해 이용된다. 도 1 에 도시되는 다마신 개구는 하기될 본 발명의 실시예에서 이용될 수도 있다. 상기 유전체층들(105, 107, 109, 111, 113) 각각은 단일 물질층 또는 여러 물질층들의 합성물일 수 있다.
평면적 비아 또는 임베디드 비아를 가지는 종래 다마신 인터커넥트 시스템의 형성에서 배리어 오픈 공정동안에 비아 바닥으로부터 비아 에칭 중단층을 완전히 제거하는 것이 요구되므로, 인터커넥트 Mx(101)의 상단층이 비의도적으로 에칭될 수 있고, 도 1 (127 영역 참조) 에 도시되는 바와 같은 오목부가 형성될 수 있다.
문제점 1) 컨덕터 물질에 의한 층간유전체층의 오염: 만약 배리어 오픈 공정에 의해 컨덕터가 에칭되면, 구리와 같은 컨덕터 물질이 층간 유전체층들의 표면(예를 들어, 121 및 125) 상에 컨덕터-물질-풍부 에칭 후 잔여물(PER: Post etch residue) 의 형태로 재증착될 수 있으므로, 상기 층간 유전체층들(107, 111)들이 컨덕터 Mx(101)를 구성하는 물질들에 의해 오염될 수 있다. 만약 상기 컨덕터가 구리라면, 그것은 상기 층간 유전체층 물질 내로 신속히 확산되어, 유전성 파괴와 같은 IC 의 신뢰성 문제를 야기할 수 있다. 만약 상기 컨덕터가 구리 이외의 물질을 포함하는 경우에도 이들의 층간유전체층으로의 이동은 유사한 문제를 일으킬 수 있다.
문제점 2) 할로겐 함유 물질 및 수소 함유 화학물질에 의한 오염 및 손상: 다음으로, 만약 할로겐-함유 화학물질이 이용된다면 배리어 오픈 공정동안에 컨덕터 Mx 의 표면(127) 및 내부(115)가 할로겐 원자에 의해 오염될 수 있다. 만약 구리 컨덕터의 표면에서 이와 같은 현상이 발생된다면, 열 구동 증발 메커니즘을 통해 제거될 수 없는 할로겐화 구리가 형성되며, 다마신 인터커넥트 시스템의 성능 및 신뢰성에 역효과를 미치게 된다. 전도성 라이너 증착 공정 이전의 예비 세척 공정동안 수소 플라즈마 및 암모니아 플라즈마와 같은 환원성 플라즈마가 할로겐화 구리로부터 할로겐 원자를 제거하더라도, 수소화 구리 및 수산화 구리 불순물 형성과 같은 수소 관련 문제들이 상기 컨덕터에 일어날 수 있다. 층간유전체층들이 예비 세정 공정의 화학물질들에 노출되므로, 플레어(Flare 상표), 실크(SiLK 상표), 및 탄소-함유 실리케이트 유리들과 같은 낮은 K(유전율) 유전물질들로 구성되는 층간유전체층들에 수소 함유 플라즈마 화학물질이 문제를 일으킬 수 있다.
문제점 3) 종래 다마신-개구-형성 공정을 위한 배리어 오픈 공정 화학물질 선택의 제한: 비아 바닥의 상기 컨덕터(예를 들어, Mx)에 일어날 수 있는 또 다른 유형의 손상은, 만약 산소-함유 플라즈마 화학물질이 이용될 경우 배리어 오픈 공정동안에 상기 컨덕터가 산화될 수 있다는 점이다. 이것은 종래 다마신 공정 스킴(Scheme)에서 배리어 오픈 공정이 상기 컨덕터를 그 화학물질에 노출시키기 때문이다. 그러므로, 양호한 개구 프로파일 제어성 및 높은 에칭 속도와 같은 다양한 잇점들을 제공할 지라도 종래 다마신-개구-형성 공정동안 배리어 오픈 공정에 산화제는 이용될 수 없다.
문제점 4) 다루기 어려운 에칭 잔여물(PER: Post etch residue) 제거의 어려움: 배리어 오픈 공정동안의 의도하지 않은 컨덕터 물질의 에치 백에 의해 수반되는 비아 에칭 중단층의 완전한 제거에 의한 또 다른 문제점은, 언더컷, 층간유전체층 부상(Lift-off), 임계 치수 손실(CD(Critical Dimension) loss), 컨덕터 부식, 및 유기 금속 형성과 같은 추가적인 문제를 일으키지 않고 습식 세정 화학물질을 이용하여 유기 금속 폴리머 잔여물(즉, Mx 요소를 포함하는 하이드로카본기 폴리머)과 같은 다루기 어려운 금속-풍부 에칭 후 잔여물(PERs: Post etch residues)을 제거하는 어려움일 수 있다. 다마신-개구-형성 공정동안 컨덕터를 노출시키는 것은 느리고, 복잡하며 고비용의 습식 세정 공정, 장치 성능의 저하, 바람직하지 못한 개구 프로파일, 장치 신뢰성 저하, 낮은 처리율, 및 감소된 장치 수율 등을 일으킬 수 있다.
상기된 문제점들은 비아 에칭 중단층과 같은 유전체층의 마지막 층이 종래의 배리어 오픈 공정 단계동안 완전히 제거되는 점에 기인한다. 상기 문제점들을 완화하기 위해, 컨덕터의 에치 백을 억제하도록 종래 다마신-개구-형성 공정동안에 비아 오픈 공정이 주의 깊게 수행되었다. 그러나, 상기 컨덕터(예를 들어 Mx)의 에칭 백이 전혀 없이 유전체 층을 완전히 제거하는 것은 불가능에 가깝다. 상기 문제점들을 방지하거나 완화할 수 있는 다마신-개구-형성 공정을 제공하는 것이 본 발명의 목적이다.
다음은 종래 다마신-개구-형성 공정에 의한 문제점들 이외의 종래 다마신 공정의 추가적인 문제점들이다. 종래 다마신 공정에서, 도 1 에 도시되는 것과 같은 다마신 개구는 단일 다마신 내에 비아만을 제조하거나, 이중 다마신 인터커넥트 시스템을 제조하는 경우에는 기판 내에 형성된 컨덕터보다 한 단계 위의 인터커넥트 라인 및 비아를 형성하기 위한 이어지는 공정 단계에 제공된다.
종래 다마신 공정에 의해 형성된 비아는 평면적 비아 또는 임베디드 비아로 분류될 수 있다. 종래의 평면적 비아는 어떠한 다마신 공정에서도 하부의 컨덕터 물질 제거를 의도적으로 회피하면서 형성되었다. 종래 다마신 공정에 의해 형성되는 평면적 비아는 상기된 종래 다마신-개구-형성 공정동안의 불가피한 상기 컨덕터의 에치 백에 의해 기판의 컨덕터에 어느 정도 비의도적으로 임베디드될 수 있다.
도 2a 는 전도성 라이너 층(즉, 205)에 의해 덮혀지고 기판 내에 형성된 컨덕터 Mx(101) 위에 형성된 평면적 비아(Vx 203a) 및 다음 레벨 컨덕터(Mx+1 201) 를 포함하는 종래 이중 다마신 인터커넥트 시스템의 예이다. 그러나 상기 다마신 인터커넥트 시스템을 제조하기 위한 다마신 공정은 하기되는 복수의 문제점을 일으킨다.
문제점 5) 예비 세정 공정에 대한 제한된 선택 및 이들의 비효율: 통상적으로, 비아(203a) 바닥측(비아 바닥)의 컨덕터 상단 표면으로부터 오염물을 제거하기 위해 전도성 라이너 층(205)의 증착 이전에 부드러운 수소-플라즈마-기반 예비 세정 공정이 수행되었다. 이것은 아르곤 스퍼터링과 같은 강력한 공정은 구리와 같은 스퍼터된 컨덕터 물질에 의해 다마신 개구 표면이 오염되는 것과 관련된 심각한 문제를 일으킬 수 있기 때문이다. 이러한 제한적 선택사항으로 인해 비아 바닥의 컨덕터 표면은 전도성 라이너층의 증착 이전에 충분히 세정되지 못할 수 있다. 다마신 개구의 감소되는 임계 치수 역시 예비 세정 공정의 문제를 악화시킬 수 있다. 또한, 연장된 수소-플라즈마-기반 예비 세정공정이 플래어 및 실크와 같은 층간유전체층 물질들을 손상시킬 수 있고, 트랜치 너비 및 비아 직경과 같은 다마신 개구의 임계 치수를 증가시킬 수 있다.
문제점 6) 평면적 비아의 빈약한 전기적 기계적 특성: 평면적 비아를 가지는 다마신 인터커넥트 시스템(즉, 평면적 비아 제조를 위한 다마신 공정)을 제조하기 위해 이용되는 다마신 공정 스킴(Scheme)의 예비 세정 공정 이후에 평면적 비아(203a) 바닥부의 컨덕터 상단 표면으로부터 오염 및 손상된 물질을 제거하는 추가적인 작업이 이루어지지 않으므로, 도 2a 에 도시되는 아래의 컨덕터(101)와 전도성 라이너층(205) 사이의 경계선(207)을 따라 상기 예비 세정 공정에 의해 제거되지 않은 오염 또는 손상물들이 수집될 수 있으며, 높은 비아 저항과 같은 전기적 문제, 및 비아 풀 백(Pull back)과 같은 열-기계적 문제들을 일으킬 수 있다. 다마신 공정에 의한 심각한 열적 기계적 스트레스는 이러한 문제들을 악화시킬 수 있다.
문제점 7) 보이드(Void) 형성에 의한 평면 비아 단절의 문제: 또 다른 문제는 구리 일렉트로미그레이션(EM: Electromigration)과 같은 다양한 원인에 기인하는 비아(미도시) 또는 아래의 컨덕터(도 2B 참조)에 형성되는 보이드에 의해 발생된다. 도 2b 에 도시되는 바와 같이, 상기 Mx 로부터 비아(203a) 를 단절시킬 정도로 큰 보이드(209)를 컨덕터 Mx(101)가 가지는 경우, 상기 평면적 비아는 Mx(101) 로부터 Mx+1(201)로 또는 Mx+1(201)로부터 Mx(101)로 충분한 전류를 이동시키지 못한다.
개구 크기가 감소하면서 하나의 다이 내의 도 2b 에 도시되는 언랜디드(Unlanded) 비아의 개수가 증가될수록 평면적 비아 내에서의 단절 문제는 악화된다.
문제점 8) 평면적 비아의 낮은 수율 및 높은 생산비 문제: 또한, 상기된 문제점들에 의해, 평면적 비아를 가지는 인터커넥트 시스템을 제조하기 위한 다마신 공정은 높은 생산비에 가장 크게 영향을 미치는 낮은 생산수율을 가진다.
이상적으로 제조된 임베디드 비아는 평면적 비아에 관련된 상기 문제점들을 제거할 수 있다(이상적으로 제조되는 임베디드 비아를 위해 도 2c 및 2d 참조). 이상적으로 제조된 임베디드 비아는 임베디드 비아를 가지는 다마신 인터커넥트 시스템을 구성하는 물질에 오염이나 손상을 일으키지 않는 이상적인 다마신 공정에 의해 형성된 비아를 의미한다. 상기 이상적으로 제조되는 임베디드 비아의 형성이 본 발명의 목적 범위 내이다.
도 2a 에 도시되는 전도성 라이너 층(205)과 아래의 컨덕터(101) 사이의 상기 경계선(207)을 따르는 비아 바닥 영역에 존재하는 손상 및 오염물질이, 이상적인 임베디드 비아의 형성동안에 물리적으로 제거되므로, 상기된 빈약한 전기적 성능의 문제는 제거될 수 있다. 또한, 비아(203b) 의 팁(tip)(211)을 Mx 내로 3차원적으로 임베드시키기 위해 연장시키는 것은, 아래의 컨덕터와 2차원적으로 접촉하는 평면적 비아와 비교하여, 비아의 기계적인 취약성을 현저히 감소시킨다. 또한, 상기 비아 또는 컨덕터(미도시) 내에 큰 보이드(213)(도 2b 에 도시된 보이드(209)와 동일한 크기의)가 있을 경우에도, 도 2d 에 도시되는 바와 같이 상기 임베디드 비아는 전류를 이동시킬 수 있어, 집적 회로 장치의 신뢰성을 향상시킨다. 또한, 도 2e 에 도시되는 바와 같이 평면적 비아가 언랜디드(Unlanded)되는 경우에는 평면적 비아의 전기 전도를 위한 영역(215)이 현저히 감소될 수 있다. 비아를 임베딩시킴으로써, 도 2f 에 도시되는 바와 같이 전기 전도를 위한 영역(217)이 확장될 수 있다.
그러나, 종래의 임베디드 비아를 형성하기 위한 공정을 이용하여 이상적인 임베디드 비아를 형성하는 것은 어려울 수 있다. 많은 이유들 중의 하나는, 펀치-쓰루 공정으로도 불리는 종래의 임베디드 비아 형성 공정은 기판 내에 형성된 컨덕터와 함께 비아 바닥에서 이미 증착된 전도성 라이너 층의 에치 백을 포함하므로, 다마신 인터커넥트 시스템을 구성하는 물질의 오염 및 손상을 일으키기 때문이다. 손상 및 오염 문제에 부가하여, 종래의 다마신 공정은 다른 본질적인 문제를 가지고 있다.
도 3a 내지 3d 는 임베디드 비아의 형성에 이용되는 종래 다마신 공정에 관련된 가능한 손상 및 오염을 설명하기 위해 선택된 예시적인 다마신 공정이다. 상기 예시적 공정에서, 전도성 확산 배리어층 및 접착층을 포함하는 전도성 라이너층은 종래 다마신 인터커넥트 시스템의 제조에 널리 이용되는 PVD 법 중의 하나인 스퍼터링 법에 의해 증착된다. 비록 도 3a 내지 3d 에 도시되는 예시적인 공정이 산업계에서 이용되는 종래 공정과 세부적인 부분에서 다소 다르다 할지라도, 그의 많은 공정 단계들이 종래 공정에 이용된다.
도 3a 는 언랜디드 비아 패턴 상에 스퍼터링 법에 의해 증착된 전도성 확산 배리어(311)를 도시한다. 상기 스퍼터링 법은 비아 바닥에서의 두꺼운 배리어 물질 증착물(301)과 함께 비아 홀(117) 및 트렌치(119)의 입구 각각에서 305 및 309와 같은 돌출 구조를 빈번히 형성한다. 상기 돌출 구조는 역으로 이를 통해 구리 확산을 일으킬 수 있는 얇은 확산 배리어를 비아 바닥 측벽(303) 및 트렌치 바닥 측벽(307)에서 빈번히 유발한다. 상기 돌출되는 전도성 확산 배리어 물질(305 및 309) 및 비아 바닥의 두꺼운 전도성 확산 배리어 물질(301)에 의해 차지되는 큰 부피에 의해 높은 인터커넥트 저항의 문제가 야기될 수 있다.
스퍼터 증착된 전도성 확산 배리어층의 본질적인 빈약한 컨포멀리티(Conformality)에 의한 다양한 문제를 해결하고, 임베디드 비아의 형성을 위해 아래의 컨덕터에 오목부를 형성하기 위해, 종래 다마신 공정에서는 전도성 라이너 층의 증착동안 및/또는 이후에 강력한 에치 백 공정이 수행되어 왔다. 상기 강력한 에치 백 공정에 의해, 영역 305, 309 및 301 의 두꺼운 전도성 라이너 물질이 에치 백되어, 에치 백 된(재스퍼터된) 물질들이 얇은 전도성 확산 배리어층(303 및 307)을 강화하기 위해 재분배되는 것으로 기대되었다.
그러나, 비아 바닥에서 컨덕터 내에 오목부를 형성함으로써 임베디드 비아를 형성하기 위해, 생성되고 있거나 이미 생성된 전도성 라이너층에 강력한 에치 백을 수행하는 것은 도 3b 에 도시되는 바와 같은 다양한 심각한 문제를 야기할 수 있다.
문제점 9) 물리적 손상에 의한 관련 물질들의 인테그리티(Integrity) 손실: 상기 강력한 에치 백 공정은 넓은 범위에서 전도성 확산 배리어층을 봄바르딩(Bombarding)함으로써 이의 인테그레티에 손상을 입힐 수 있다. 또한, 재료 표면을 따라 불균등하게 분포된 전하, 돌출물에 의해 반사되어 비아 및 트렌치의 바닥 코너로 향하는 집중 이온 플럭스, 및 기판 상에 과다 형성된 바이어스 전압과 같은 하나 이상의 원인으로 인해 상기 강력한 에치 백 공정은 트렌치 바닥 코너(323a) 및 비아 바닥 코너(323b, 323c) 와 같은 씬 스폿(Thin spot)에서 마이크로-트렌치의 형성을 국소적으로 유발할 수 있다.
예를 들어, 기판 유전체층(103) 내에서의 상기 마이크로-트렌치(323c)의 깊이는 상기 유전체층(103)을 구성하는 재료의 결합력이 전도성 확산 배리어 물질의 결합력보다 현저히 약할 경우에는 매우 클 수 있다. 일단 형성되면, 상기 마이크로-트렌치는 이들을 통한 상기 유전체층(103 및 107)으로의 구리 확산을 일으킬 수 있다. 통상적으로 상기 마이크로-트렌치들은 너무 좁고 깊으므로, 접착층(331)(도 3c 참조)과 같은 스퍼터 방법에 의해 뒤이어 증착되는 물질층이 그들을 부합적으로(Conformally) 밀폐할 수 없다. 상기 마이크로-트렌치를 밀폐하기 위해 탄탈륨 및 TaNx (0 < x ≤ 0.1) 와 같은 전도성 확산 배리어층으로 기능하는 두꺼운 접착층을 증착하는 것은 전체 인터커넥트 시스템의 저항을 증가시킬 것이다.
문제점 10) 에치 백되는 물질에 의한 오염: 상기 컨덕터 내에 오목부를 형성하기 위한 강력한 에치 백 공정의 두번째 문제점은 상기 에치 백 공정에 의한 부산물질에 의해 유발되는 오염에 기인한 전도성 확산 배리어층의 인테그리티 손실일 것이다. 상기 에치 백 공정이 상기 전도성 확산 배리어의 층착동안 또는 이후, 또는 동안 및 이후에 수행되므로, 도 3b 에 도시되는 바와 같이, 상기 배리어의 표면은 상기 에치 백 공정의 부산물(예를 들어, 확산배리어(311), 층간유전체층 (103 및 107), 및 아래의 컨덕터 Mx(101) 물질들을 포함하는 복합 불순물 입자들(325))에 의해 재증착될 수 있다.
만약, 예를 들어, 상기 컨덕터가 구리를 포함하고, 상기 구리 원자가 컨덕터로부터 에치 백되어 불순물 입자의 형태로 전도성 확산 배리어층의 표면에 재증착되어, 에치 백 공정의 고에너지 이온에 의해 강하게 부딪히게 되고 상기 전도성 확산 배리어층에 깊게 박힐 수 있다. 상기 깊게 박힌 구리 원자는 상기 전도성 확산 배리어층을 통해 상기 층간유전체층으로 확산될 확률이 높다. 이러한 상황에서, 상기 ILD 층들 및 컨덕터의 특성 및 인테그리티는 악화될 수 있다.
문제점 11) 트렌치 및 비아 입구의 페시팅(Faceting): 더욱이, 상기 강력한 에치 백 공정은 트렌치 입구 영역(329) 또는 비아 입구 영역(326) 중의 하나 이상에서 ILD 의 페시팅을 일으킬 수 있다. 상기 확산 배리어층은 도 3B 에 도시되는 바와 같이 트렌치 입구(327)에서 페시트된다. 상기 트렌치 입구(329)에서의 페시팅은 이웃하는 인터커넥트 라인들 간의 거리를 감소시킬 수 있고, 이것은 누전 및 이들간의 신호 간섭을 유발할 수 있다. 또한, 비아 입구의 페시팅은 이웃하는 비아들(도시되지 않음)이 서로 병합되도록 할 수 있다.
문제점 12) 에치 백 공정의 불균일한 효과: 스퍼터-증착된(PVD-생장) 전도성 확산 배리어 층 위에 수행되는 에치 백 공정의 또 다른 문제점은 그 효과의 불균일성이다. 더욱 상세하게는, 상기 컨덕터 Mx(101) 내에 형성되는 오목부의 깊이, 마이크로트렌치 형성의 심한 정도, 및 페시팅의 정도와 같은 에치 백의 효과는, 비아 홀과 같은 다마신 개구의 에스펙트 비율이 변경됨에 따라, 기판 상 다이 내의 구조마다 제어할 수 없는 방식으로 변화될 수 있다. 상기 불균일의 가장 중요한 영향은 오목부 깊이의 불균일에 관련된 장치 생산의 심각한 수율 저하일 수 있다. 이것은, 비아 홀마다 상기 에치 백에 의해 형성된 오목부의 깊이가 변경되어 비아 홀의 바닥에서 상기 전도성 확산 배리어층이 천공되지 않을 경우에, 이러한 비아 홀내에 형성된 최종적인 비아들은 많은 이유로 인해 과도하게 높은 비아 저항을 보일 수 있기 때문이다.
에치 백 공정 영향의 심각한 불균일성은 다이 내 구조의 에스펙트 비율 변화에 극도로 민감한 스퍼터-증착된 전도성 확산 배리어층의 위상적(Topological) 특징의 큰 변화에 기인한다. 상기 전도성 확산 배리어층의 오버행(Overhang)(305, 309)과 같은 위상적 특징들은 에치 백 공정의 결과에 중요한 영향을 미친다.
문제점 13) 배리어 물질 및 증착 방법에 대한 제한된 선택: 다이 내의 다마신 개구의 에스펙트 비율을 변경시킴으로써, 더욱 컨포멀한(Conformal) 확산 배리어층의 위상적 특징은 크게 바뀌지 않을 것이므로, 바람직하지 못한 컨포멀리티의 스퍼터 증착 방법으로부터 높은 컨포멀리티 대응 방법으로 전도성 확산 배리어층의 증착 공정을 변경하는 것은 에치 백 공정 효과의 심각한 불균일성을 제거하는 것에 효과적일 수 있다. 또한, 전도성 확산 배리어층의 컨포멀리티를 개선하기 위해 배리어 증착 방법을 전환하는 것은, 다마신 개구 내에서 상기 전도성 라이너 층에 의해 차지되는 부피를 감소시켜 최소한의 두께 및 최고의 컨포멀리티를 갖는 전도성 확산 배리어층을 요구하는 기술적 흐름에도 부합된다. 그와 같은 이상적인 물질층 중의 하나는 높은 컨포멀리티를 가지는 PEALD-생장 탄탈륨 카르보니트라이드(TaCN 또는 TaNC 로 요약가능) 일 수 있다.
그러나, 임베디드 비아를 가지는 다마신 인터커넥트 시스템의 제조를 위한 종래 다마신 공정(즉, 펀치 쓰루 접근법)은, 전도성 확산 배리어층으로서 매우 높은 컨퍼멀리티를 보이는 임의의 물질층을 채용할 수는 없을 것이다. 왜냐하면, 비아 바닥 표면(127)에 증착된 확산 배리어층이 펀치 쓰루될 때까지, 트렌치 바닥(123)(도 1 참조)에 증착된 확산 배리어층이 완전히 제거될 수 있기 때문이다.
이것은 전체 인터커넥트 시스템의 전체 유전율을 감소시키고자 상기 트렌치 ESL(109)이 증착되지 않는 다마신 공정 스킴의 경우에는 큰 문제가 될 수 있다. 이러한 상황에서는, 다마신 개구에 채워지는 컨덕터(도 1 참조)는, 컨덕터 내에 오목부를 형성하기 위한 강력한 에치 백 공정에 의해 전도성 확산 배리어층이 제거되는 트렌치 바닥을 통해 누설될 수 있다.
그러므로, 비록 증착된 확산 배리어의 불완전한 컨포멀리티가 상기 문제들을 일으킨다 하더라도, 종래의 다마신 공정은 트렌치 바닥(123) 상의 배리어 층의 손상을 방지하기 위해, 확산 배리어층의 증착에 대해서는 비아 바닥 표면(127)보다 더욱 두꺼운 막을 트렌치 바닥에 증착하는 스퍼터 증착(PVD)에 의존할 수 밖에 없다.
종래의 펀치 쓰루 접근 방식의 다른 잠재적인 문제점은 확산 배리어 물질의 선택에 있다. 고효율의 전도성 확산 배리어층을 채용함으로써, 기술 흐름에 부합되도록 확산 배리어층의 두께가 최소로 유지될 수 있다. 이것은 한편으로 상기 전도성 확산 배리어층이 높은 결합력을 갖는 물질을 포함해야 하는 것을 의미한다. 그러므로, 임베디드 비아를 형성하기 위한 종래 접근법의 주요한 문제는, 물질의 결합력이 증가될수록 비아 바닥에서 전도성 확산 배리어층을 천공하는 것이 어려운 점에 있다. 그것은 임베디드 비아를 가지는 인터커넥트 시스템의 제조를 위해 설계된 종래의 다마신 공정에, 높은 질소 농도의 탄탈륨 니트라이드(Tantalum Nitride)(예를 들어, PVD-생장 TaNy, (y > 0.1)) 및 PEALD-생장 TaCN 층과 같은 유망한 전도성 확산 배리어층을 이용할 수 없다는 것을 의미한다.
상술한 문제를 일으키지 않고 임베디드 비아를 가지는 다마신 인터커넥트 시스템의 형성을 위해, 높은 컨포멀리티 및 높은 효율의 전도성 배리어층을 이용하도록 하는 유용한 방법을 제공하는 것이 본 발명의 목적 범위이다.
문제점 14) 접착층의 컨덕터-그래빙(grabbing) 특성 손실: 펀치 스루 접근 방식의 종래 다마신 공정의 또 다른 문제점은 증착 공정동안의 불순물에 의한 접착층의 오염에 관련될 수 있다. 도 3c 는 임베디드 비아의 제조를 위한 준비 단계로서 수행되는 오목부 형성 공정동안에 강력하게 에치 백된 전도성 확산 배리어층(311) 위에 증착된 접착층(331)을 도시한다.
종래 다마신 공정의 재료층 생장에 이용되는 대부분의 PVD 공정은 통상적으로 생장층 아래의 층으로부터 재료를 들어올리는 고에너지 이온들을 이용하며, 상기 재료를 생장층에 첨가하므로, 합성 불순물 입자들(325)에 의해 오염된 전도성 확산 배리어층(311) 상에서 생장하는 상기 접착층(331)은 상기 불순물 입자 성분에 의해 용이하게 오염될 수 있다.
통상적으로 접착층은 고순도 상태에 있을 경우 보다 양호하게 작용하므로, 상기 오염된 접착층은 그 위에 놓이게 되는 컨덕터 물질층(예를 들어 구리 시드(Seed))을 붙잡지 또는 보유하지 못할 것이다. 결과적으로, 오염된 접착층은 도 3D 에 도시되는 바와 같이 상기 컨덕터 층(334)의 벗겨짐 또는 응집을 일으킬 수 있다.
다마신 공정동안에 시드 층의 상기 벗겨짐 또는 응집이 일어나면, 불연속적인 전기적 경로(예를 들어, 오염된 접착층 상의 벗겨진 또는 응집된 구리 시드 층)로 인해, 전기화학적 증착(ECD) 공정에 의한 이어지는 다마신 개구의 컨덕터 충진이 실패할 수 있다. 접착층 물질의 상실 또는 감소된 구리-그래빙(Grabbing)력이 구리 전이(EM: Electromigration)를 보다 쉽게 하므로, 접착층의 오염은 IC 장치 사용 중의 조속한 구리 인터커넥트 불량의 원인이 될 수 있다.
상기 문제점들은 종래 다마신 공정의 순서 또는 파라미터를 다소 변경하더라도 해결하기 어려울 정도로 심각할 수 있다. 이러한 약간의 순서 변경예는 전도성 확산 배리어 및 접착층이 연속적으로 증착되고, 이어서 비아 바닥에서 오목부를 형성하기 위해 상기 두 층을 모두 펀치 쓰루하며 이어서 또 다른 접착층을 증착하는 청(Chung) 등의 종래 접근 방법(미국 출원 공개 2005/0106865)에서 발견될 수 있다.
상기 문제들은 희생층을 이용한 다마신 개구 및 다마신 인터커넥트 시스템을 제조하는 다양한 방법들을 제공하는 본 발명의 바람직한 실시예에 의해 해결 또는 방지될 수 있다.
도 1 은 베리어 오픈(Barrier open) 공정을 수행한 이후에 형성된 종래 기술에 따른 이중 다마신 개구를 도시한 도면이다.
도 2a 는 하부의 컨덕터와 2차원적 접촉상태에 있는, 예시적인 랜디드(Landed) 평면적 비아를 도시한 도면이다.
도 2b 는 하부의 컨덕터(101)와 2차원적으로 접촉하고 있는 평면적 비아의 많은 문제점 중의 하나인 전기적 경로의 불연속을 도시하는 도면이다.
도 2c 는 하부의 컨덕터(101)와 3차원적으로 접촉하고 있는 랜디드 임베디드 비아를 도시하는 도면이다.
도 2d 는 임베디드 비아를 형성함으로써 어떻게 불연속적인 전기적 경로 문제가 방지될 수 있는지를 도시하는 도면이다.
도 2e 는 비아가 언랜디드되었을 경우에 하부의 컨덕터(101)와 평면적 비아(203a) 사이의 감소된 전기적 전도 채널(215)을 도시하는 도면이다.
도 2f 는 비아(203b)를 컨덕터 내로 임베딩시킴으로써, 하부 컨덕터(101)와 비아 사이에서 확장된 전기적 전도 채널(217)을 도시하는 도면이다.
도 3a 는 언랜디드 비아 홀을 갖는 2중 다마신 개구에 PVD 법에 의해 증착된 전도성 확산 배리어의 위상적 특징을 도시하는 도면이다.
도 3b 는 언랜디드 비아 홀을 갖는 다마신 개구 위에 PVD 법에 의해 이미 증착된 전도성 확산 배리어를 천공하기 위한, 종래 다마신 공정에서 수행되는 공격적인 에치 백에 의한 잠재적 문제를 도시한다.
도 3c 는 접착층(331)의 증착동안에 일어날 수 있는 잠재적인 문제를 도시한다.
도 3d 는 오염된 접착층에 의한 불연속적인 시드 층(334)의 잠재적 문제를 도시한다.
도 4 는 플라즈마 에칭 및 스트리핑 공정(본 발명에서)을 포함하는 예비 이중 다마신 개구를 에칭하는 공정을 수행함으로써 형성된, 비아 바닥에서 비아 ESL 이 완전히 제거되지 않은 예시적인 예비 이중 다마신 개구를 도시한다.
도 5a 는 비아 바닥에 보유된 비아 ESL 을 갖는 다마신 개구 위에 증착되며 세개의 서브층을 포함하는 희생층의 예를 도시한다.
도 5b 는 에치 백 공정에 의해 비아 바닥에서 컨덕터가 노출된 직후의 상황을 도시한다.
도 5c 는 예시적인 선택적 에칭 메커니즘을 통해 어떻게 에치 백 공정의 잔여물이 잔여물 제거 공정화학반응에 의해 제거되는지를 도시한다.
도 5d 는 랜디드 비아 홀의 바닥에 형성된 오목부(511)를 도시한다. 트렌치 측벽 및 비아 홀 측벽들은 희생층의 잔여 서브층들(503, 505)에 의해 덮혀있다.
도 6a 는 트렌치 및 비아 홀을 형성하는 층간유전체층에서의 손상에 의한 임계 치수 손실을 겪는 이중 다마신 개구 상에 증착된 희생층(601)을 도시한다.
도 6b 는 희생층의 컨포멀리티를 조절하기 위해 수행되는 한번 이상의 추가적인 에치 백 공정을 통해, 어떻게 희생층(601)이 임계 치수 손실의 회복에 기여하는지를 도시한다.
도 7a 는 희생층의 보유된 서브층(503)이 안쪽에 배치되며, 최종 이중 다마신 개구 상에 증착되고 또한 비아 바닥의 컨덕터에 형성된 오목부 표면에도 증착된 전도성 확산 배리어(701)를 도시한다.
도 7b 는 비아 바닥에서의 라이너 에치 백 공정에 의해 얇아진 전도성 확산 배리어(701)를 도시한다.
도 7c 는 상기 얇아진 전도성 확산 배리어(701) 위에 증착된 접착층(705)의 예를 도시한다.
도 7d 는 접착층 상에 PVD 법에 의해 증착되고 컨포멀리티 조절을 위해 시드 에치 백 공정이 수행되는 예시적인 시드 층(709)를 도시한다.
도 8 은 본 발명의 실시예에 따른 임계 치수 손실 회복 이후의 임베디드 비아를 갖는 다마신 인터커넥트의 제조에 이용되는 다마신 공정 흐름의 예이다.
본 발명에 대한 상세한 설명에 앞서, 별도로 표시되지 않는 한 본 발명은 특정 IC 장치 등에 제한되지 않는다. 또한, 사용된 용어들은 특유의 실시예들을 설명하기 위한 것이며, 본 발명의 범위를 제한하기 위한 것이 아님을 밝혀둔다. 또한, 본문 및 청구항에서 별도로 명확히 지시하지 않는 한, 단수 형태의 명사 및 대명사들에 대해서는 복수 형을 포함하는 것임을 밝혀둔다. 따라서, 예를 들어 "전구체(Precursor)" 용어는 "적어도 하나의 전구체" 의미를 포함하며, 따라서 두 개 이상의 전구체들을 포함하는 개념이다. 본문에서 다르게 명시하지 않는 한, 본 발명을 기술하거나 또는 본 발명의 배경을 설명하기 위해 이용된 도면들은 축척 비례적으로 작성된 것이 아니다. 도면들 내의 많은 구조들은 실제의 형상 또는 구조 크기를 나타내기 위한 것이 아니라, 도면에 도시된 주제에 관련된 일반적인 사상을 설명하기 위한 것이다.
본 발명은 전체적으로 집적회로 장치(Integrated Circuit device)들의 제조에 관한 것이다. 본 발명은 특히 다마신 인터커넥트 시스템 (Damascene Interconnect System) 을 구성하는 물질의 오염 및 손상을 방지 또는 완화하고, 또한 다른 기술적인 잇점들을 얻을 수 있으면서도, 높은 수율 및 처리율로써 개선된 성능 및 신뢰성을 가지는 진보된 집적 회로장치 제조에 요구되는 방법, 다마신 개구 및 다마신 인터커넥트 시스템에 관한 것이다. 본 발명은 바람직하게는 구리(Cu) 또는 구리합금 인터커넥트에 적용되지만, 다른 컨덕터들(예를 들어, 알루미늄(Al), 텅스텐(W)과 같은 금속들 또는 알루미늄-구리 합금 또는 규화금속(Metal Silicides)과 같은 합금 금속들)을 포함하는 다른 인터커넥트들에도 또한 적용될 수 있다.
본 발명은 임의 종류의 컨덕터를 가지는 기판 상에 인터커넥트 물질로서 구리 컨덕터를 가지는 이중 다마신 인터커넥트 시스템의 제조를 위한 다마신 공정에 관하여 주된 내용으로 하는 바람직한 실시예를 참조하여 설명된다. 본 발명은 또한 디바이스 영역(Device Area) 상에 접속 금속으로서 형성된 텅스탠 스터드(Stud)에 기반한 단일 다마신 컨텍트(Contact)와 같은 다른 다마신 인터커넥트 시스템에도 적용될 수 있다. 본문에 기술되는 실시예는 본 발명을 설명하기 위한 단지 예시적인 것으로서, 본 발명의 범위를 제한하여서는 아니된다.
바람직한 실시예의 다마신 공정(신규의 다마신 공정)에 의해 형성된 임베디드 비아(Embedded Via)를 갖는 이중 다마신 인터커넥트 시스템의 바람직한 실시예가 도 2c, 2d 및 2f 에 도시된다. 가장 바람직한 실시예의 다마신 인터커넥트 시스템을 형성하기 위해 이용되는 신규의 다마신 공정은 도 4 내지 도 8 에 도시된다. 하기되는 바와 같이, 본 발명의 개념을 손상시키지 않고, 인터커넥트 시스템의 구조 및 방법에 대한 다양한 변형이 가능함은 당업자에게 자명하다.
실시예에서, 신규의 다마신 공정 중의 일부인 신규한 다마신-개구-형성 공정이 첫번째로 제공된다. 상기 신규의 다마신-개구-형성 공정은 기판 상에 유전체 층을 증착하는 단계와, 예비 2중 다마신 개구를 에칭하는 단계와, 희생층(Sacrificial layer)을 증착하는 단계와, 적어도 하나의 컨덕터를 상기 접속 개구의 바닥에서 노출시키는 단계, 및 잔류물 제거 공정을 수행하는 단계를 포함한다.
상기 예비 이중 다마신 개구의 에칭은 플라즈마 에칭 공정 및 스트리핑(Stripping) 공정을 포함한다. 산업계에서 상기 플라즈마 에칭 공정(활성 이온 에칭 공정(RIE, Reactive ion etch), 건식각 공정 또는 패터닝 에칭(Patterning-etch) 공정으로도 불림)은 일반적으로 트렌치 에칭(Trench etch) 공정, 비아 에칭 공정(즉, 접촉 개구 에칭 공정), 및 배리어 오픈(비아 오픈으로도 불림) 공정을 포함하는 그룹으로부터 선택되는 하나 이상의 공정을 포함한다.
상기 신규의 다마신-개구-형성 공정에서, 상기 플라즈마 에칭 공정은 트렌치 에칭 공정, 비아 에칭 공정, 및 불완전 배리어 오픈 공정을 포함한다. 상기 불완전 배리어 오픈 공정은 비아 바닥으로부터 비아 에칭 중단층(Via ESL: Via Etch Stop Layer)이 완전히 제거되지 않는 플라즈마 에칭 공정을 의미한다. 상기 스트리핑 공정은 에슁(Ashing) 공정 또는 습식 세정(Wet Clean)공정 중의 하나 이상을 포함한다. 상기 습식 세정 공정은 에칭 후의 잔여물(PER: Post Etch Residue) 또는 에슁 후의 잔여물(PAR: Post Ashing Residue)을 제거하기 위해 하나 이상의 습식 부식제를 이용하여 수행된다. 상기 신규의 다마신-개구-형성 공정은 상기 신규의 다마신 인터커넥트 제조 공정(신규의 다마신 공정) 중의 일부이다.
따라서, 상기 신규의 다마신-개구-형성 공정에서는, 비아 바닥에서 잔여 유전체 층을 가지는 예비 접속 개구(즉, 예비 비아 홀)를 형성하기 위해, 불완전 배리어 오픈 공정을 포함하는 예비 이중 다마신 개구 에칭 단계를 수행한 이후에 상기 기판에 형성된 컨덕터 상에 증착된 유전체층이 상기 비아 바닥에서 관통 에칭되지 않으며, 이후 상기 예비 이중 다마신 개구 상에 희생층의 증착 및 상기 비아 비닥에서의 상기 컨덕터의 노출이 이어진다.
바람직하게는, 상기 유전체층의 잔여 부분은 상기 기판 내에 형성된 컨덕터의 표면 상에 증착된 비아 에칭 중단층의 일부 또는 전부가 된다. 상기 컨덕터의 노출 단계동안, 바람직하게는 상기 유전체층의 잔류된 부분은 많은 이방성 에칭 공정 중의 하나인 적어도 하나의 불활성 가스 플라즈마를 이용하는 스퍼터 에칭 공정에 의해 최종적으로 에칭된다.
먼저 도 4 를 참조하면, 기판에 형성된 컨덕터(즉, 하부 레벨 컨덕터) 상에, 예비 이중 다마신 개구 에칭 단계를 수행한 이후에 비아 바닥에 잔류된 비아 에칭 중단층(via ESL 105)의 얇은 부분(401)을 갖는 예시적인 예비 이중 다마신 개구가 도시된다. 상기 도면에 도시되는 바와 같이, 복수의 유전체층 복합물이 하부 레벨 컨덕터(101)(Mx, x = 0 또는 x > 0) 를 갖는 기판 상에 증착되며, 상기 하부 레벨 컨덕터는 상기 기판에 형성된 최상위 컨덕터이다. 상기 예비 이중 다마신 개구 에칭 공정단계는 Mx 및 비아(Vx)보다 상위 레벨의 인터커넥트 라인(Mx+1)을 이후에 형성하기 위해 준비되는 예비 트랜치(119) 및 예비 비아 홀(117)을 에칭한다. 상기 예비 비아 홀은 상기 트랜치보다 먼저 에칭되거나 이후에 에칭될 수 있다. 상기 신규 다마신 공정을 반복 수행함으로써, 다층 다마신 인터커넥트 시스템이 제조될 수 있다.
상기 예비 이중 다마신 개구를 형성하기 위해 이용되는 예비 이중 다마신 개구 에칭 공정단계는 상기 예비 비아 홀 바닥 중의 적어도 일부가 상기 하부 레벨 컨덕터 위에 얹혀지도록 수행된다. 상기 예비 이중 다마신 개구 에칭은 헬륨(He), 아르곤(Ar), 제논(Xe), 크립톤(Kr), 네온(Ne), 수소원자, 수소분자, 질소원자, 질소분자, 질소 함유 화합물 가스들, 일산화탄소, 이산화탄소, 산소원자, 산소분자, 오존(O3), 물(H2O), 및 할로겐 가스, 황 원자를 포함하지 않는 할로겐 함유 화합물 가스, 할로겐 원자를 함유하는 황화물(Sulfide) 가스, 및 할로겐 원자를 함유하지 않는 황화물 가스를 포함하는 주요 부식제 가스 그룹으로부터 선택되는 하나 이상의 가스를 이용하는 하나 이상의 플라즈마 에칭 공정을 이용함으로써 수행될 수 있다.
접속 개구 바닥에서 컨덕터를 노출시키기 위한 공정에 의해, 상기 다마신 개구를 구성하는 유전체 층이 오염 및 손상되는 것을 방지하기 위해, 접속 개구를 가지는 다마신 개구의 표면 상에 희생층이 증착된다. 상기 희생층은 상기 접속 개구의 바닥의 상기 컨덕터가 노출되기 이전에 증착된다. 상기 컨덕터의 노출은 상기 컨덕터 내에서 오목부를 형성하거나 또는 오목부를 형성하지 않으며 수행된다. 상기 다마신 개구는 단일 다마신 비아 홀(즉, 접속 개구) 및 비아 홀을 갖는 예비 이중 다마신 개구를 포함한다. 상기 접속 개구 바닥에서 상기 컨덕터가 한번 이상 노출된 이후에도, 상기 컨덕터를 상기 접속 개구 바닥으로부터 노출시키기 위한 공정에 의한 추가적인 손상 및 오염으로부터 상기 컨덕터를 보호하기 위해 상기 희생층이 상기 다마신 개구 상에 증착될 수 있다.
상기 희생층은 내부에 포어(Pore)를 가지거나 가지지 않는 실온(Room Temperature)에서 고체인 물질이다. 상기 희생층의 목적에 기반한 정의에 따르면, 주요 목적 또는 용도가 상기 다마신 개구를 구성하는 층간유전체층과 같은 유전체층을, 접속 개구 바닥에서 컨덕터를 노출시키는 이후의 공정에 의한 오염 및 손상으로부터 보호하기 위한 것으로서, 전도성 라이너 층으로 이용된 것을 포함하는 임의 물질도 상기 희생층으로 이용될 수 있다. 통상적인 전도성 라이너 층의 주요 목적은 전도성 물질이 그것을 통해 다른 영역으로 확산되는 것을 차단하거나, 상기 전도성 물질이 그것으로부터 박리되거나 이탈되는 것을 방지하는 것임을 유의해야 한다. 임베디드 비아를 가지는 종래 기술에 따른 다마신 인터커넥트 시스템 제조 공정(즉, 펀치 쓰루 공정)에서는, 상기 비아 바닥에서 상기 컨덕터를 노출시키기 이전에 몇몇 전도성 라이너 층, 특히 몇몇 전도성 확산 배리어층들이 증착되었으므로, 상기 희생층과 전도성 라이너층의 차이에 대해서는 추가적인 설명이 하기된다.
다음 단락에서 설명되는 잔여물 제거 공정에 노출되지 않는 전도성 라이너 층에 비해, 상기 희생층은, 상기 컨덕터가 노출된 이후에 상기 유전체 층 표면에 잔류하는 잔여물을 제거하거나 또는 상기 접속 개구 바닥에서 컨덕터가 노출된 이후에 상기 잔여물과 상기 희생층의 일부 또는 전부를 제거하는 잔유물 제거 공정에 항상 노출된다. 상기 희생층이 상기 잔여물 제거공정에 노출된다는 점은, 상기 희생층을 본 발명 또는 종래 다마신 공정에 이용되는 전도성 라이너 층과 구별되게 한다.
또한, 상기 희생층이 그 증착 이후에 완전히 제거될 수 있다는 점은, 증착 이후에도 그것을 이용하는 다마신 공정의 마지막까지 그 대부분의 체적이 유지되는 상기 전도성 라이너 층과는 구별되는 점이다.
상기 컨덕터의 노출에 이용되는 임의의 에치 백(Etch Back) 공정 이후에도 잔류된다면, 잔여물 제거 공정, 예비 세정 공정 및 전도성 라이너 층 증착 공정 등과 같은 상기 에치 백 공정 이후에 이어지는 공정 환경으로부터 상기 희생층이 상기 유전체층을 추가적으로 보호하게 된다.
상기 희생층은 바람직하게는 규소(Silicon), 산소, 탄소, 질소, 수소, 불소, 염소, 브롬, 이오딘(Iodine), 보론(Boron), 인, 게르마늄 및 비소를 포함하는 그룹으로부터 선택되는 하나 이상의 원소를 포함한다. 더욱 바람직하게는, 상기 희생층은 다양한 실리콘 화합물, 비도핑 실리콘 물질들, 도핑된 실리콘 물질들, 다양한 게르마늄 물질들, 다양한 게르마늄 화합물들, 다이아몬드 유사 탄소(DLC: Diamond-like Carbon) 및 다이아몬드와 같은 다양한 탄소 물질들, 다양한 탄소 화합물들, 다양한 보론물질들, 다양한 보론 화합물들, 다양한 인 물질들, 다양한 인 화합물들, 다양한 비소 물질들, 다양한 비소 화합물들, 방향 탄화수소 중합체들, 폴리마이드(Polymide)와 같은 유기 중합체들, 유기 실록산(Siloxane) 중합체, 및 폴리 아릴린 에테르(Arylene Ether)를 포함하는 그룹으로부터 선택되는 하나 이상의 물질들로 구성된다.
상기 규소 화합물 그룹은 산화규소(SiO) 및 이산화규소(SiO2)와 같은 비도핑(Undoped) 규소 화합물, 탄소-도핑 실리케이트(Silicate) 유리와 같은 혼합 규소 산화물, 수소 혼합 규소산화물, 불화 규소 산화물, 비에스지(BSG: Boron Silicate Glass), 피에스지(PSG: Phosphor-silicate-glass), 비피에스지(BPSG: Borophospho Silicate Glass), 오르가노실리케이트(Organosilicate) 유리, 다양한 스핀온(Spin-on) 유리, 화학적으로 결합된 규소를 갖는 스핀온 무기 물질들, 화학적으로 결합된 규소를 갖는 스핀온 유기 물질들, 화학적으로 결합된 규소를 갖는 스핀온 하이브리드 물질들, SiOC 와 같은 실리콘 옥시카바이드(Oxycarbide), 수소를 포함하는 실리콘 옥시카바이드, SiON 과 같은 실리콘 옥시니트라이드(Oxynitride)들, 수소를 포함하는 실리콘 옥시니트라이드, 실리콘 보라이드(Borides), SiC 와 같은 실리콘 카바이드(Carbides), SiCN 과 같은 실리콘 카보니트라이드(Carbonitrides), 수소를 포함하는 실리콘 카보니트라이드, SiOCN 과 같은 실리콘 옥시카보니트라이드(Oxycarbonitrides), 및 SiOCNH 와 같은 수소를 갖는 실리콘 옥시카보니트라이드를 포함할 수 있다.
상기 전도성 라이너 층이 반드시 전기적으로 전도성이어야 하지만, 상기 희생층은 그 바람직한 조성물질에서 알 수 있는 바와 같이 전기적으로 전도성일 필요는 없다. 이러한 점은 상기 희생층을 상기 전도성 라이너층과 구별되게 한다.
상기 희생층은 균일한 특성을 가지는 단일 물질층을 포함하거나, 생성 방향으로 점진적으로 변화되는 특성을 갖는 물질층을 포함하거나, 특성이 다양한 복수의 물질층을 포함할 수 있다. 상기 특성은 결정학적인(Crystallographic) 구조, 마이크로구조, 컨포멀리티(Conformality), 조성, 및 재료 물성치를 포함한다.
바람직하게는, 상기 희생층은 다양한 특성을 가지는 복수의 물질층을 포함한다. 상기 복수의 물질층 각각은 상기 희생층의 서브층(Sub-layer)을 구성한다. 상기 희생층은 물리적 증기 증착법, 화학적 증착법(C/D, Chemical Deposition), 및 스핀온법을 포함하는 그룹으로부터 선택되는 하나 이상의 방법으로 증착될 수 있다. 그러나, 상기 희생층은 플라즈마 증진(Enhanced) 화학 증착법(PECVD: Plasma enhanced chemical vapor deposition method), 및 원자층 증착법(ALD: Atomic layer deposition)과 같은 화학적 증착법(C/D)에 의해 증착되는 것이 바람직하다. 본문에서 상기 화학적 증착법(C/D)은 하나 이상의 가스 전구체(Gaseous Precursors)를 이용하는 물질층 증착법으로 정의된다. 이러한 화학적 증착법(C/D)의 예로서는 다양한 시브이디법(CVD Method) 및 다양한 에이엘디법(ALD Method)을 포함한다. 본문에서 상기 약자 C/D 는 임계 치수(Critical Dimension)의 약자 CD 와는 구별된다. 본 발명의 실시예에서, 다공성 로우 케이(Porous Low k) 또는 다공성 울트라 로우 케이(ULK: Ultra Low k) 유전체 물질을 포함하는 희생층을 형성하기 위해, 포로겐(Porogen)-함유 전구체와 함께 실리콘 유기금속(MO: Organometallic) 가스가 화학 증착 시스템에서 이용된다.
상기 희생층의 증착 이전에 하나 이상의 유전체층 전처리 공정이 수행될 수 있다. 상기 희생층의 증착 이전의 상기 유전체층 전처리 공정은, 습식 세척 공정, 가스 제거공정, 플라즈마 세척 공정, 플라즈마 치밀화(Densification) 공정, 및 시릴레이션(Silylation) 공정을 포함하는 그룹으로부터 선택되는 하나 이상의 전처리 공정에 의해 수행될 수 있다. 잔여물 제거 공정 이후에, 희생층의 하나 이상의 서브층이 보유되어 상기 다마신 인터커넥트 시스템의 최종 구조에 포함되도록 하기 위해서는, 상기 전처리 공정이 추가적으로 요구될 수 있다.
다른 실시예에서, 예비 비아 홀 또는 예비 비아 홀 및 예비 트렌치를 형성하기 위한 플라즈마 에칭이 완료된 이후, 에칭 잔여물을 가지는 다마신 개구 상에 희생층이 증착되도록, 신규의 다마신-개구-형성 공정의 스트리핑 공정을 수행하지 않고 상기 희생층이 증착될 수 있다. 상기 컨덕터를 노출시키기 위한 공정 및 잔류하는 모든 희생층을 제거하는 잔여물 제거 공정이 수행되면, 에칭 잔여물이 벗겨질 수 있다.
또 다른 실시예에서는, 배리어 오픈 공정에 의해 기판 상의 모든 유전체 층이 비아 바닥에서 제거되어 비아 바닥의 컨덕터가 노출된 이후에 희생층이 다마신 개구 상에 증착될 수 있다. 이후, 상기 컨덕터에서 오목부를 형성하기 위해 상기 컨덕터를 노출시키는 공정은 상기 희생층을 통과하여 수행된다. 예를 들어, 본 실시예에서 상기 희생층은 도 1 에 도시되는 종래기술의 다마신 개구 상에 증착되며, 이후 비아 바닥의 컨덕터에 오목부를 형성하는 컨덕터 노출 공정이 수행된다. 이러한 접근 방법에 의해, 비록 배리어 오픈 공정의 완성에 따른 손상 및 오염은 불가피하더라도, 오목부를 형성하기 위한 공정에 의해 유발되는 비아 홀 및 트렌치의 측벽과 같은 유전체 층 표면의 심각한 손상 및 오염이 방지될 수 있다. 이것은 매우 바람직한 접근 방법은 아니지만 유익한 방법이다.
도 5a 는 도 4 에 도시된 예비 다마신 개구 상에 증착된 3개의 서브층으로 구성된 희생층의 예를 도시한다. 상기 희생층의 첫번째 서브층(503)은 임의 품질의 이산화규소와 같은 얇고(10 나노미터 이하, 바람직하게는 1 나노미터 이하) 균질한 산화층을 포함할 수 있다. 상기 첫번째 서브층(503)은, 상기 희생층의 얇은 두번재 서브층(505)의 증착을 위해 요구될 수 있는, 실레인(SiH4) 플라즈마 또는 암모니아 플라즈마와 같은 환원제들로부터 상기 취약한 층간 유전체 물질(107, 111)들을 보호하기 위해 증착된다. 상기 희생층의 첫번째 서브층(503)의 이산화규소 대신에, 하기될 임계치수(CD) 회복과 같은 잇점을 위해 다른 물질층이 증착될 수 있다.
상기 두번째 서브층은 바람직하게는 높은 컨포멀리티의 얇은(10 나노미터 미만, 바람직하게는 1 나노미터 미만) 질화규소(SiN)로 구성되어, 하부 레벨 컨덕터를 노출시키기 위한 상기 에치 백 공정을 완료한 이후에 수행되는 잔여물 제거 공정에 이용되는, 등방성 습식 세척 화학반응 또는 등방성 건식 에칭 화학반응에서 균일하게 그 두께가 감소될 수 있다. 본 바람직한 실시예에서, 상기 희생층의 두번째 서브층은 세번째 서브층보다 낮은 에칭율을 이용하도록 선택된다. 균일 두께의 산화층(503)을 포함하는 상기 첫번째 서브층 및 질화규소를 포함하는 상기 두번째 서브층의 바람직한 증착방법으로서는, 에이엘디(ALD) 증착법 또는 레이어-바이-레이어(Lay-by-lay) 방식으로 재료층을 성장시키기 위해 이용되는 다른 진보된 화학 증착법이 이용될 수 있다. 잔여 비아 에칭 중단층(401)은 상기 희생층의 서브층의 증착공정에 의한 손상 및 오염으로부터 아래 컨덕터(Mx)의 표면을 보호한다.
상기 세번째 서브층(507)은 바람직하게는, 화학적 증착법의 한 변형인 피이씨브이디(PECVD) 법을 포함하는 많은 씨브이디 공정 중의 하나에 의해 증착된 이산화규소층이다. 상기 세번째 서브층(507)은 비아 바닥(도 4 의 401 영역) 보다 필드 영역(도 4 의 114) 및 트렌치 바닥(도 4 의 123 영역)에서 적절히 더욱 큰 두께를 가질 수 있어, 비아 바닥에서 상기 컨덕터를 노출시키기 위한 에치 백 공정동안에, 상기 필드 영역 및 상기 예비 다마신 개구의 트렌치 바닥을 구성하는 재료는 상기 세번째 서브층에 의해 주로 보호될 수 있다. 피브이디(PVD) 법에 비해, 트렌치 및 비아 입구 주위에 과도하게 돌출하는 증착물이 증착되는 것을 방지하면서, 비아 바닥 영역보다 상기 필드 및 트렌치 바닥 상에 보다 큰 두께 층을 증착하는 것이 용이하므로, 피이씨브이디 법을 포함하는 씨브이디 법이 상기 세번째 서브층의 증착에 바람직한 증착법이다. 이상적으로는, 잔여물 제거 공정동안, 상기 세번째 서브층(507)은 적절한 등방성 습식 세정 화학반응에서 상기 희생층의 두번째 서브층(505)보다 빠른 습식 세정률을 보인다.
도 5b 는 비아 비닥부에서 적어도 하부 레벨 컨덕터를 노출시키기 위한 에치 백 공정이 완료되는 동안에 형성된 다마신 개구의 단면을 도시한다. 상기 "적어도"의 용어는 상기 비아가 언랜디드(Unlanded)된 경우를 포함하기 위해 이용되었다. 이러한 경우에, 비아 바닥에 배치된 다른 기판 물질이 노출되든 되지 않든, 적어도 상기 컨덕터는 에치 백 공정에 의해 반드시 노출되어야 한다. 도 5b 에 도시되는 랜디드 비아의 경우에는, 단지 하부 레벨 컨덕터만이 상기 에치 백 공정에 의해 노출된다.
본 바람직한 실시예에서, 상기 컨덕터의 노출은 상기 컨덕터에 오목부(511)를 형성하기 위해, 상기 하부 레벨 컨덕터에 얹혀진 모든 물질 및 상기 하부 레벨 컨덕터의 일부를 제거하는 것을 포함한다. 다른 실시예에서, 상기 노출은 상기 컨덕터 상에 존재하는 물질만을 제거할 수도 있다.
본 실시예에서 상기 희생층의 증착 이후에 상기 컨덕터를 노출시키기 위한 상기 에치 백 공정이 수행되지만, 다른 실시예에서는 상기 희생층의 증착동안 또는 증착동안 및 그 이후에 상기 에치 백 공정이 수행될 수도 있다.
상기 잔여물(513)은 에치 백 공정동안에 형성되며, 잔여 희생층 표면 상에 재증착(Re-deposited)된다. 상기 잔여물(513)은 구리 컨덕터(상기 Mx(101)가 구리 또는 구리합금을 포함하는 경우) 물질, 비아 에칭 중단층(105)의 원소, 상기 희생층의 원소, 층간유전체층(103)(도 7A 에서와 같이 비아가 언랜디드된다면)의 원소, 및 이들과 에칭 백 공정의 화합물들 간의 반응에 의한 부산물 들과 같은 다양한 성분들을 포함할 수 있다.
상기 잔여물은 상기 예비 접속 개구 또는 이중 다마신 개구 위에 희생층을 증착한 이후에 수행되는 컨덕터의 노출동안에 형성된다. 상기 잔여물은 상기 컨덕터 노출 공정에 노출되는 물질 표면으로부터 스퍼터된(Sputtered) 물질, 또는 상기 컨덕터 노출 공정에 노출되는 물질의 표면과 컨덕터 노출 공정의 화학반응의 반응부산물 또는 그 양자 모두를 포함한다. 상기 잔여물은 통상적으로 상기 컨덕터 노출 공정 이후에 잔류하는 상기 희생층의 표면 상에 잔류한다.
상기 원(Original) 희생층의 잔여 서브층들이 상기 유전체층을 오염물질(513) 및 컨덕터를 노출시키기 위한 에치 백 공정의 거친 환경으로부터 보호하는 것이 도 5b 에 도시된다. 비록 상기 필드 및 트렌치 바닥 영역에서 깎여서 얇게 되었지만, 오목부 형성동안에 상기 희생층의 세번째 서브층(507)은 상기 희생층의 첫번째 서브층(503) 및 두번째 서브층(505)을 효율적으로 보호했었다.
적어도 하부 레벨 컨덕터를 노출시키기 위해 이용된 에치 백 공정은 헬륨(He), 아르곤(Ar), 제논(Xe), 크립톤(Kr), 네온(Ne), 수소 원자, 수소 분자, 질소 원자, 질소 분자, 질소 함유 화합물 가스, 일산화탄소, 이산화탄소, 산소 원자, 산소 분자, 오존, 물, 및 할로겐 가스, 황원자를 포함하지 않는 할로겐 함유 화합물 가스, 할로겐 원자를 포함하는 황화물 가스, 및 할로겐 원자를 포함하지 않는 황화물 가스를 포함하는 주요 에칭 가스그룹을 포함하는 그룹으로부터 선택되는 하나 이상의 가스를 이용하는 하나 이상의 플라즈마 공정을 이용하여 수행된다.
바람직하게는, 상기 에치 백 공정은 헬륨, 아르곤, 제논, 크립톤 및 네온을 포함하는 그룹으로부터 선택되는 하나 이상의 불활성 가스 플라즈마를 이용하여 상기 컨덕터 상에 존재하는 상기 물질들이 완전히 에칭 백 되기 바로 직전부터 스퍼터 에칭에 의해 수행된다.
상기 예비 비아 홀의 상기 하부 레벨 컨덕터에 형성되는 오목부의 깊이는 상기 하부 레벨 컨덕터 재료의 일 원자 단일층(One atomic monolayer)과 동일한 깊이로부터 상기 컨덕터 두께의 100 퍼센트와 동일한 깊이까지 임의의 값일 수 있다.
바람직하게는, 상기 비아 바닥의 상기 하부 레벨 컨덕터에 형성되는 오목부의 깊이는 상기 하부 레벨 컨덕터 두께의 5 퍼센트 내지 50 퍼센트 중의 임의 값일 수 있다.
상기 컨덕터를 노출시키기 위한 에치 백 공정 이후, 습식 세정 공정 또는 플라즈마 세정 공정 중의 하나 이상을 이용하여 잔여물 제거 공정이 수행된다.
상기 습식 세정 공정에 이용되는 화학물질로서는 삼산화 보론(B2O3), 브롬(Br2), 아세트산(CH3COOH), 사산화황세륨(Ce(SO4)2), 삼산화황세륨(Ce(SO3)3), 삼산화크롬(CrO3), 수산화세슘(CsOH), 삼산화질소구리(Cu(NO3)2), 황화철(FeSO4), 염화철(FeCl3), 질산철(Fe(NO3)3), 물, 과산화수소(H2O2), 질화수소(H2N4), 황산(H2SO4), 인산(H3PO4), 질산(HNO3), 불산(HF), 황화수소(HS), 염산(HCl), 과염소산(HClO4), 요오드화수소(HI), 브롬수소(HBr), 요오드(I2), 요오드화칼륨(KI), 수산화칼륨(KOH), 인산칼륨(KHPO4), 과망간산칼륨(KMnO4), 질산칼륨(KNO3), 시안화칼륨제2철(K2Fe(CN)6), 산화크롬칼륨(K2Cr2O7), 시안화칼륨제3철(K3Fe(CN)6), 시안화칼륨제4철(K4Fe(CN)6), 수산화나트륨, 차염소산나트륨(NaOCl), 인산나트륨(Na2HPO4), 산화나트륨(Na2O), 이산화나트륨(Na2O2), 질산나트륨(NaNO2), 암모니아, 불화암모늄(NH4F), 수산화암모늄(NH4OH), 메틸렌디아민(NH2(CH2)NH2), 탄화수소아질소(N2H8C2), 불화수소질소(NHF), 수화질소(N2H4), 황산암모늄((NH4)2S2O4), 오존, 비닐아세테이트(Vinylacetate), 디프로필렌그리콜모노메틸에테르아세테이트(Dipropyleneglycolmonomethyletheracetate), 에틸렌디아민(Ethylene-diamine), 에틸렌디브로마이드(Ethylenedibromide), 암모늄시트래이트(Ammoniumcitrate), 테트라메틸암모늄히드록사이드(Tetramethylammoniumhydroxide), 그리세롤(Glycerol), 에틸렌크리콜(Ethyleneglycol), 옥살릭산디하이드레이트(Oxalic acid digydrate), 무수옥살릭산(Anhydrous oxalic acid), 시트릭산(Citric acid), 벤조트리아졸(Benzotriazole), 프로파놀(Propanol), 파이로카테콜(Pyrocatechol), 폴리프로필렌그리콜(Polypropyleneglycol), 파라벤조퀴논(Parabenzoquinon), 타타릭산(Tartaric acid), 에탄올(Ethanol), 메탄올(Methanol), 및 이소프로파놀(Isopropanol)을 포함하는 그룹으로부터 선택되는 하나 이상의 화학물질을 포함한다.
상기 플라즈마 세정 공정에 이용되는 화학제는 헬륨, 아르곤, 제논, 크립톤, 네온, 수소원자, 수소기체, 질소원자, 질소기체, 질소 함유 화합물 가스, 일산화탄소, 이산화탄소, 산소원자, 산소기체, 오존, 물, 및 할로겐가스, 황원자를 포함하지 않는 할로겐 함유 화합물 가스, 할로겐 원자를 포함하는 황화물가스, 및 할로겐 원자를 포함하지 않는 황화물가스를 포함하는 주요 에칭 가스에 속하는 가스들을 포함하는 그룹으로부터 선택되는 하나 이상의 가스를 포함한다.
실시예에서, 상기 잔여물 제거 공정은 상기 비아 바닥의 컨덕터 노출을 위한 에치 백 공정 이후에 남아 있는 희생층의 일부 또는 전부와 함께 상기 잔여물(513)을 제거한다. 또 다른 실시예에서, 상기 잔여물 제거 공정은 상기 에치 백 공정 이후에 남아 있는 희생층의 어떠한 부분도 제거하지 않고 단지 상기 잔여물(513)만을 제거한다.
바람직한 잔여물 제거 메커니즘 중의 하나는 도 5c 에 도시되는 리프팅 오프(Lifting Off) 메커니즘(즉, 선택적 에칭 메커니즘)이다. 상기 에치 백 공정의 부산물들이 상기 세번째 서브층(즉, CVD 이산화규소)에 재증착되므로, 상기 잔여물 제거 공정은 바람직하게는 상기 희생층의 질화규소(SiN)를 포함하는 상기 두번째 서브층(505)보다 빨리 상기 세번째 서브층(507)을 용해시킬 수 있는 임의의 습식 부식제를 이용한다. 예를 들어, 수산화칼륨 용액이 이용될 경우, 상기 세번째 서브층(즉, 본 바람직한 실시예에서는 CVD 이산화규소)은 대략 200 A/min 의 에칭율을 보이며, 상기 두번째 서브층(즉, 질화규소)의 에칭율은 대략 2A/min 의 에칭율을 보인다. 상대적으로 높은 k 값의 질화규소(SiN)가 마이크로일렉트로닉 장치의 성능에 미치는 악영향을 감소시키기 위해, 수산화칼륨을 이용하는 상기 잔여물 제거공정은 상기 질화규소의 두께가 바람직한 두께(예를 들어, 0 에서 3 옹스트롱) 로 감소될 때까지 계속될 필요가 있다. 이러한 방식으로, 상기 얇은 질화규소층(상기 두번째 서브층) 아래에 잔류하는 상기 첫번째 층은 바람직한 잔여물 제거공정동안 손상되지 않을 수 있다.(도 5d 참조) 또한, 잔여물 제거공정의 개선된 수율을 위해, 상기 두번째 서브층(즉, 질화규소층)의 제거율을 높일 수 있도록, 희석된 불화수소(HF)용액(예를 들어, 100:1 불화수소)을 이용한 추가적인 습식 세정 공정이 선택적으로 이루어질 수 있다. 상기 희생층의 증착 및 잔여물 제거 공정을 적절히 설계함으로써, 상기 희생층의 서브층들은 선택적으로 또는 다른 바람직한 방식으로 제거될 수 있다.
도 5d 는 신규의 다마신-개구-형성 공정을 이용하여 제조된 최종적인 이중 다마신 개구 및 비아 바닥 컨덕터의 오목부(511)를 도시한다. 상기 다마신 개구는 희생층의 잔여 서브층(503-505)으로 덮혀진 최종 비아 홀(117) 및 최종 트렌치(119)를 포함한다. 본 발명을 이용하여 상기 다마신 개구를 형성함으로써, 종래 기술에 따른 다마신-개구-형성 공정의 1 내지 4 의 문제점이 방지될 수 있다.
구체적으로는, 상기 컨덕터를 노출시키기 위해 수행되는 에치 백 공정동안 희생층에 의해 유전체층이 덮혀지므로, 컨덕터 물질에 의한 층간 유전체층(ILD)의 오염에 관한 문제점 1 이 방지될 수 있다. 비아 에칭 중단층(Via ESL)이 관통 에칭되기 직전에 종래의 플라즈마 에칭 공정이 중단되고 희생층이 증착되며, 불활성 플라즈마 가스를 이용한 바람직하게는 스퍼터 에칭이 추가적으로 수행되는 바람직한 실시예를 이용함으로써, 할로겐 및 할로겐 함유 화학제에 의한 컨덕터의 오염 및 손상에 관한 문제점 2 가 방지될 수 있다.
할로겐 함유 플라즈마에 의한 컨덕터의 오염이 방지될 수 있으므로, 전도성 라이너 층의 증착 이전에, 진보된 층간 유전체층 물질 및 상기 컨덕터에 유해할 수 있는 예비 세척이 연장 수행될 필요가 없다. 또한, 컨덕터 손상 및 오염에 대한 우려 없이 비아 에칭 중단층의 최종층이 관통 에칭되기 바로 직전까지, 구조 프로파일 제어 또는 에칭율 개선을 위해 바람직한 임의 종류의 플라즈마 화학제(예를 들면, 산소 함유 플라즈마 화학제)가 배리어 오픈 플라즈마 에칭 공정에 이용될 수 있으므로, 종래 기술에 따른 다마신-개구-형성 공정의 문제점 3 을 해결할 수 있다. 상기 비아 에칭 중단층은 불활성 가스 스퍼터링에 의해 에칭되므로, 본 발명에 따른 바람직한 실시예 공정에서는 컨덕터-풍부(Rich) 폴리머와 같은 다루기 힘든 에칭 후 잔여물이 생성되지 않으므로, 종래 기술에 따른 다마신-개구-형성 공정의 문제점 4 로 분류된 문제즘들을 해결할 수 있다. 임베디드 비아 제조의 예비단계로서의 신규 다마신-개구-형성 공정으로 불리는 바람직한 실시예를 이용함으로써, 비아 바닥의 컨덕터에 오목부를 용이하게 형성할 수 있으므로, 평면적 비아를 가지는 다마신 인터커넥트에 관련된 모든 문제점들(문제점 5 내지 8)이 본 발명에 의해 해결될 수 있다.
비아 바닥의 컨덕터에 오목부를 형성하는 동안에 강하게 투하되는 고에너지 이온들에 의해 바람직하지 않은 초기 부합성(Conformality)의 피브이디-성장(PVD-grown) 전도성 확산배리어가 손상되는 임베디드 비아를 가지는 종래 다마신 인터커넥트(소위, 펀치 쓰루(Punch through) 공정) 제조 공정과 달리, 본 발명의 바람직한 실시예에서는, 전도성 라이너층이 다마신 개구 상에 증착되기 이전에, 피브이디-성장 전도성 확산 배리어 층의 두께보다 작은 비아 바닥부에서의 두께(도 3a 참조)와 같은 보다 바람직한 기하학적 특징들(도 5a 참조)을 가지는 희생층을 이용하여 오목부 형성 공정이 수행되므로, 마이크로-트렌치 형성 및 전도성 확산 배리어 층에 대한 물리적 손상을 방지하게 된다.
그러므로, 본 발명은 종래 기술에 따른 임베디드 비아 형성 공정(즉, 펀치 쓰루 공정)의 문제점 9 로 분류된 문제들에 대한 해법을 제공한다.
오목부 형성에 이용되는 고에너지 이온의 투하는, 성장하거나 또는 이미 성장된 전도성 확산배리어층을 통해 종래 펀치 쓰루 공정에서 오목부를 형성하는 경우에 그 아래의 다양한 물질들을 동요시킬 수 있으므로, 구리, 기판 유전체 물질, 및 트렌치 바닥 물질들과 같은 재 스퍼터되는 물질들에 의해 상기 전도성 확산 배리어 층은 필연적으로 오염된다. 이러한 오염은 상기 배리어 및 상기 배리어 상에 뒤이어 증착되는 접착층의 인테그리티에 악영향을 미치게 되어, 전도성 물질 확산 문제 및 접착층의 불능을 일으킨다. 전도성 라이너 층의 증착 이전에, 상기 컨덕터에 오목부를 형성하고 잔여물 제거 공정을 통해 잔여물과 같은 오염물질을 제거함으로써, 전도성 라이너 층과 관련된 오염(문제 10 내지 14 참조)가 방지될 수 있다.
두꺼운 바닥 배리어층(301)을 통해 컨덕터 내에 오목부를 형성하기 위해, 바람직하지 않은 컨포멀리티의 전도성 확산 배리어 층 상에 강한 이온 투하를 연장함으로써 페시팅 문제(문제점 11)가 발생될 수 있다. 비아 바닥부에서 가장 작은 두께를 가지고, 종래 기술 공정에 이용되는 피브이디 생성 전도성 확산 배리어 층보다 덜 돌출되는 적절한 희생층을 선택함으로써, 도 5a 및 5b 에 도시되는 신규의 다마신-개구-형성 공정에 의해 페시팅 문제가 제거될 수 있다.
종래의 펀치 쓰루 접근법의 본질적 문제점인 에치 백 공정의 불균일한 효과(문제점 12) 역시 신규의 다마신-개구-형성 공정에 의해 해결될 수 있는데, 이는 종래 기술 공정에 이용되는 피브이디-성장과 비교하여 매우 작은 에스펙트 비율 의존성을 보이는 희생층이 증착될 수 있는 적절한 희생층 증착 방법을 선택할 수 있는 기회가 많기 때문이다. 이것은 다마신 개구의 에스펙트 비율을 변경함에 따라 위상적 특징이 덜 변할수록, 컨덕터 내에 오목부를 형성하는 에치 백 공정의 결과 변동이 작아지기 때문이다. 다마신 개구의 에스펙트 비율을 변화시킴에 따른 위상적 특징의 변화가 크지 않은 희생층을 제공할 수 있는 적절한 증착 방법 중의 하나는 간헐적 씨브이디(Intermittent CVD)와 같은 화학적 증착 방법이다. 다마신 개구 상에 전도성 확산 배리어층을 증착한 이후 상기 컨덕터에 오목부가 형성됨으로 인해 유발되는, 배리어 물질에 대한 제한된 선택 및 증착방법은 종래 다마신 공정의 독특한 문제점이다(문제점 13). 컨덕터에 오목부를 형성하기 위해 비아 바닥으로부터 전도성 확산 배리어 층을 제거하기 위한 에치 백 공정을 수행하지 않아도되므로, 확산 배리어층의 컨포멀리티 및 결합력과 같은 특성에 의해 상기 신규의 다마신 개구 형성 공정이 전혀 영향을 받지 않으므로, 문제점 13 으로 분류된 문제점들에 대한 해결책을 제공한다. 그러므로, 본 발명은 종래 다마신 공정에서 보여지는 거의 모든 문제점에 대한 이상적인 해결책을 제공한다. 본 발명의 더욱 이로운 잇점들은 하기될 것이다.
증착 공정 또는 잔여물 제거 공정을 조절함으로써 희생층의 모든 서브층을 용이하게 제거할 수 있다 하더라도, 다양한 잇점을 위해 몇몇 서브층들을 보유하는 것이 바람직하다.
잇점들 중의 하나는 보유된 희생층이 층간 유전체층과 같은 유전체 층을 보호하는 것이다. 예를 들어, 환원 플라즈마를 이용하는 예비 세정 공정으로부터 ULK ILD 를 보호함으로써, IC 장치의 전체 유전율이 감소될 수 있다.
다른 잇점은 도 6A 및 6B 에 도시되는 바와 같이 보유된 희생층을 이용함에 의한 임계 치수 회복능력이다.
상기 임계 치수 회복의 실현을 위해, 희생층의 증착 이후 그리고 상기 컨덕터를 노출시키기 위한 에치 백 공정 이전에, 희생층의 하나 이상의 서브층의 컨포머리티를 조절할 수 있도록 부가적인 에치 백 공정이 요구될 수 있다.
상기 희생층의 컨포멀리티를 조절하기 위한 부가적인 에치 백 공정은 이방성 플라즈마 에칭 공정 및 등방성 플라즈마 에칭 공정을 포함하는 그룹으로부터 선택되는 하나 이상의 공정을 포함할 수 있다. 바람직하게는, 부가적인 에치 백 공정은 헬륨, 아르곤, 제논, 크립톤, 네온, 수소원자, 수소기체, 질소원자, 질소기체, 질소 함유 화합물 가스, 일산화탄소, 이산화탄소, 산소원자, 산소기체, 오존, 물, 및 할로겐 가스, 황원자를 포함하지 않는 할로겐 함유 화합물 가스, 할로겐 원자를 포함하는 황화물 가스, 및 할로겐 원자를 포함하지 않는 황화물 가스를 포함하는 주요 부식제 가스에 속하는 가스들을 포함하는 그룹으로부터 선택되는 하나 이상의 가스를 이용하는 하나 이상의 이방성 플라즈마 공정을 포함한다.
희생층이 바람직하지 못한 컨포멀리티를 가질 경우에는 희생층의 위상적 특성에 의해 에치 백 공정이 바람직하지 않은 영향을 받을 수 있으므로, 컨덕터를 노출시키기 위한 에치 백 공정의 결과를 개선시키기 위해 상기 컨포멀리티 조절이 유용할 수 있다.
도 6a 및 6b 는 부가적인 에치 백 공정에 의해 컨포멀리티가 조절된 희생층(601)이 임계 치수 손실 회복에 어떻게 기여할 수 있는지를 도시한다. 도 6a 는 비아 홀 및 트렌치의 손상된 측벽 위에 증착된 희생층을 도시한다. 상기 희생층(601)은 바람직하게는 낮은 K 또는 ULK 유전체 층 물질을 포함한다. 부가적인 에치 백 공정을 수행함으로써, 상기 희생층(601)의 잔여 부분에 의해 도 6b 에 도시되는 바와 같이 임계 치수 손실이 회복되었다.
신규의 다마신 공정에서 잔여물 제거 공정 이후의 단계는, 하나 이상의 전도성 라이너층이, 최종 이중 다마신 개구 및 최종 비아 홀 바닥에서 노출된 하부 레벨 컨덕터 표면 위에 증착되는 전도성 라이너층 증착 단계이다. 또한, 최종 비아 홀의 바닥에서 노출된 상기 하부 레벨 컨덕터는 오목부를 가지거나 가지지 않을 수 있다. 하나 이상의 전도성 라이너 층 각각은 전도성 확산 배리어층 또는 접착층 중의 하나 이상을 포함한다. 바람직한 실시예에서, 상기 전도성 라이너 층은 전도성 확산 배리어층(701) 및 접착층(705)(도 7a, 7b 및 7c 참조)을 포함한다.
전도성 라이너 층을 증착하기 이전에, 가스제거 공정 또는 예비세정 공정 중의 하나 이상이 수행될 수 있다. 본 발명의 신규한 다마신-개구-형성 공정동안에 다루기 힘든 유기금속 폴리머는 형성되지 않았으므로, 단지 경미한 예비세정만이 요구된다. 이산화규소를 포함하는 희생층의 서브층(503) 증착 이전에 유전체 층의 표면이 가스제거 공정과 함께 전처리되었다면, 희생층의 보유된 서브층(503)에 의해 표면이 실드(Sealed)되었으므로, 전도성 라이너 층의 증착 이전에 과도하게 긴 가스제거 공정이 요구되지 않는다.
도 7a 는 최종적인 이중 다마신 개구의 표면 및 오목부(511)의 표면에 전도성 확산 배리어층(701)이 증착된 바람직한 실시예를 도시한다. 도 7a 에 도시된 다마신 개구는 질화규소를 포함하는 높은 K 의 희생층(505)을 포함하지 않는다.
또한, 상기 다마신 개구의 비아 홀은 언랜디드 되었다.
도 7a 에 도시되는 전도성 확산 배리어층은 바람직하게는 하나 이상의 질소-함유 탄탈륨 유기금속(MO) 가스 플라즈마를 이용하는 플라즈마 증진 화학증착에 의해 증착된 탄탈륨 카르보니트라이드(TaNC) 층을 포함한다. 상기 전도성 확산 배리어층은, 바람직하게는 주기적이고 연속적인 전구체 전달, 층 증착, 및 증착된 물질층으로부터 불순물 제거가 수행되는 플라즈마 증강 인터미턴트 CVD 법과 같은 주기적이고 연속적인 플라즈마 강화 화학증착 공정을 이용하여 증착된다.
상기 전도성 확산 배리어층의 두께는 2 nm 미만이다. 상기 전도성 확산 배리어층의 두께가 그토록 얇은 이유는, 상기 신규의 다마신-개구-형성 공정동안 상기 전도성 확산 배리어층이 물리적으로 손상되거나 상기 컨덕터 물질에 오염되지 않기 때문에 상기 전도성 확산 배리어층이 최고의 인테그리티(Integrity)를 가지기 때문이다.
실시예에서, 하나 이상의 전도성 라이너 층의 증착동안 및/또는 이후에 하나 이상의 라이너 에치 백 공정이 수행될 수 있으므로, 다마신 개구를 상부 레벨 컨덕터로 충진하기 이전에 상기 전도성 라이너 층의 컨포멀리티가 한번 이상 조절된다. 도 7b 는 컨포멀리티 조절을 위해, 한번 이상의 라이너 에치 백 공정에 의해 전도성 확산 배리어층(701)이 에치 백된 바람직한 실시예를 도시한다. 비아 바닥에서 상기 배리어를 얇게 하는 것은 비아 저항을 감소시킬 수 있다. 그러나, 너무 작은 두께의 경우에는 일 배선층으로부터 다른 배선층으로의 구리 원자의 자유로운 확산을 일으키게 되므로, 상기 인터커넥트 시스템을 구성하는 컨덕터 물질에서 보이드(Void)를 형성하게 된다. 또한, 얇은 영역(703)을 통한 컨덕터 물질의 기판 유전체 층(103)으로의 확산을 일으킬 수 있다. 트렌치 바닥(704)에서의 확산 배리어층의 두께는 이를 통해 컨덕터 물질이 확산되는 것을 방지할 수 있는 최적의 값으로 제어될 필요가 있다.
또 다른 바람직한 실시예에서, TaNx (0 < x ≤ 0.1) 물질을 포함하는 하나의 전도성 라이너층이 증착된다.
TaNx 물질을 포함하는 상기 하나의 전도성 라이너층의 두께는 바람직하게는 대략 3 nm 이하이다. 바람직하게는, TaNx 물질을 포함하는 상기 전도성 라이너층의 질소 농도는 그 두께를 통해 불규칙적으로 분포되어, 최종적인 이중 다마신 개구의 표면을 접촉하는 층의 질소 농도가 그 반대편 층의 농도보다 높다.
적절한 전도성 확산 배리어가 증착되면, 도 7c 에 도시되는 바와 같이 그 위로 접착층(705)이 증착될 수 있다. 바람직한 실시예에서, 수소 및 아르곤 가스와 함께 Ta 할로겐화 가스 중의 하나를 이용한 PEALD 또는 다른 화학적 증착법을 이용하여, 상기 접착층으로서 Ta 또는 TaNx 층이 증착될 수 있다. 또 다른 바람직한 실시예에서, 상기 Ta 층의 컨포멀리티를 조절하기 위해, 상기 접착층의 증착동안 및/또는 이후에 수행되는 라이너 에치 백 공정과 함께 상기 접착층(705)은 PVD Ta 공정에 의해 증착될 수 있다.
도 7d 에 도시되는 바와 같이, 이어지는 전기화학적 증착(ECD: Electrochemical Deposition) 구리 충진 공정의 용이를 위한 시드(Seed)를 제공하도록 시드층(Seed layer)(709)이 증착된다. 상기 시드층 증착방법은 화학적 증착 방법, 물리적 증기 증착방법(PVD: Physical vapor deposition) 및 전기화학적 증착방법(ECD)을 포함하는 그룹으로부터 선택된다. 상기 시드층은 가속된 아르곤 이온과 같은 에너자이즈드되고(Energized) 이온화된 적어도 한 종류의 가스를 이용하여 증착 공정동안 및/또는 이후에 컨포멀리티를 조절하기 위해 수행되는 시드 에치 백 공정과 함께 증착될 수 있다. 상기 시드층 증착은 상부 레벨 컨덕터 충진 공정의 일부이다.
상기 최종 이중 다마신 개구 및 오목부에 충진되는 상기 상부 레벨 컨덕터는 구리 및 텅스텐과 같은 순수 금속 물질, 구리합금 및 알루미늄합금과 같은 금속합금, 니켈 규화물과 같은 금속 규화물, 주석 이산화물과 같은 금속 산화물, TaCN 과 같은 금속 카르보니트라이드들 및 도프드(Doped) 실리콘을 포함하는 그룹으로부터 선택되는 하나 이상의 컨덕터 물질을 포함한다.
상기 다마신 개구 충진 이후에, 바람직하게는 기계 화학적 폴리싱(Polishing) 방법에 의해 상기 상부 레벨 컨덕터의 상단 표면 평탄화 공정이 수행된다. 상기 상부 레벨 컨덕터의 상단 표면을 평탄화함으로써, 상기 하부 레벨 컨덕터보다 높은 상부 레벨 인터커넥트 라인이, 바람직하게는 하부레벨 컨덕터에 임베디드되는 비아 위에 형성된다.
도 8 은 임계 치수 손실 회복, 재료 손상 방지, 및 장치 성능 개선을 이루면서, 세개의 서브층을 포함하는 희생층을 이용하여 임베디드 비아를 가지는 다마신 인터커넥트의 제조를 위한 다마신 공정의 또 다른 공정예를 도시한다. 본 실시예에서, 비아 바닥에 이미 존재하는 컨덕터 Mx 위에 보류된 얇은 비아 에칭 중단층을 가지는 예비 이중 다마신 개구는, 다마신 개구 및 컨덕터의 오염 및 손상을 방지하면서 예비 이중 다마신 개구 에칭 단계를 이용하여 형성된다(단계 801 참조). 휘발성 불순물들을 기판으로부터 제거하기 위해, 상기 유전체층 전처리 공정 중의 하나인 가스 제거공정이 다마신 개구를 가지는 기판에 수행된다(단계 803 참조). 상기 가스 제거 공정 및 이어지는 희생층 증착 공정동안에 보유된 비아 에칭 중단층이 상기 컨덕터 Mx 의 손상 및 오염을 방지한다. 상기 다마신 개구를 구성하는 층간 유전체층 물질의 구멍을 막거나 및/또는 손상을 보완하기 위해 다른 유전체층 전처리 공정이 수행될 수 있으며, 이후 하나 이상의 ULK 물질을 포함하는 희생층의 첫번째 서브층 증착이 이어진다. 희생층의 첫번째 층의 증착동안 또는 그 이후에 불필요한 부분을 제거하기 위해 부가적인 에치 백 공정이 수행되어, 다마신 개구의 임계 치수 손실을 회복한다(단계 805 참조).
이후, 잔여물 제거 공정동안 상기 희생층의 세개의 서브층 중에서 가장 작은 에칭율을 나타내는 두번째 서브층이 형성된다(단계 807 참조). 상기 두번째 서브층의 가장 작은 에칭율에 의해, 상기 컨턱터를 노출시키기 위한 오목부 에치 백 공정의 잔류 잔여물 및 희생층의 세번째 서브층 잔여물이 완전히 제거될 수 있다. 상기 두번째 서브층은 작은 에칭율로 인해 안정적인 방식으로 제거될 수 있다. 상기 희생층의 세번째 서브층(단계 809 참조)은 비아 바닥에서 1 미만, 바람직하게는 0.5 미만의 스텝 커버리지(Step Coverage)를 가지며, 컨덕터를 노출시키기 위해 상기 컨덕터 내에 오목부가 형성되는 이어지는 에치 백 공정(단계 811 참조)동안에 필드 및 트렌치 바닥 영역보다 비아 바닥에서 보다 빨리 에치 백 될 수 있다. 이러한 방식으로, 다마신 개구의 필드 영역 및 트렌치 바닥을 보호하면서 상기 컨덕터 내의 오목부가 비아 바닥에서 우선적으로 형성된다. 이러한 오목부 형성을 완료하면, 본 실시예에서 전도성 확산 배리어 및 접착층을 포함하는 전도성 라이너층의 증착 이전에(단계 819 및 821 참조), 선택적인 가스 제거공정(단계 815 참조) 및 예비 세정 공정(단계 817 참조)이 수행된다. 증착 공정동안 및/또는 이후에, 두께 조절을 위해 라이너 에치 백 공정(단계 819 및 821 참조)에 의해 전도성 라이너 층이 에치 백 될 수 있다. PVD 챔버에서 시드 층의 증착 공정동안 및/또는 이후에 시드 에치 백 공정과 함께 전도성 라이너 층 위에 시드 층이 증착된다(단계 823 참조). ECD Cu 및 CMP 와 같은 다마신 공정의 나머지를 수행함으로써, 전도성 라이너 층에 의해 덮혀지는 임베디드 비아 Vx 및 컨덕터 Mx+1 를 가지는 신규의 다마신 인터커넥트 시스템이 제조된다(단계 825 참조). 포토레지스트 증착 및 리소그라피 단계와 같은 다른 다마신 공정 단계들과 함께 도 8 에 도시되는 공정들을 반복함으로써, 고성능의 멀티레벨 다마신 인터커넥트 시스템이 고수율 및 저비용으로 제조될 수 있다.

Claims (90)

  1. 다마신 공정에 의한 인터커넥트를 가지는 집적회로장치를 제조하기 위한 집적회로장치 제조방법으로서,
    a. 미리 지정된 두께의 컨덕터를 가진 기판 위에 증착된 유전체층에 개구를 형성하되, 상기 개구의 아래쪽에 상기 컨덕터의 일부 또는 전부가 위치하도록 하여 상기 개구를 형성하는 단계와;
    b. 상기 개구의 측벽을 덮도록 희생층을 증착하는 단계와;
    c. 상기 측벽에 상기 희생층이 증착된 상태로, 상기 개구를 통해 상기 컨덕터에 오목부를 형성하는 단계로서, 이로써 상기 개구의 바닥에 상기 오목부가 노출되는, 상기 컨덕터에 오목부를 형성하는 단계와;
    d. 상기 오목부를 형성하는 과정에서 발생되는 잔여물을 제거하는 단계
    를 포함하는 집적회로장치 제조방법.
  2. 제 1 항에 있어서,
    상기 개구는, 상기 기판측에 형성되는 접속개구와 상기 접속개구에 연속하여 형성된 트렌치를 가지는 이중 다마신 개구인 것을 특징으로 하는 집적회로장치 제조방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 오목부의 깊이는 상기 컨덕터의 일원자층의 깊이로부터 상기 미리 지정된 두께의 깊이까지의 범위 내에 있는 것을 특징으로 하는 집적회로장치 제조방법.
  5. 제 1 항에 있어서,
    상기 오목부의 깊이는 상기 미리 지정된 두께의 5퍼센트 내지 50퍼센트 깊이인 것을 특징으로 하는 집적회로장치 제조방법.
  6. 제 1 항에 있어서,
    상기 컨덕터에 오목부를 형성하는 단계에서는, 상기 개구의 바닥에서 상기 컨덕터 위에 존재하는 물질도 함께 제거하는 것을 특징으로 하는 집적회로장치 제조방법.
  7. 제 1 항에 있어서,
    상기 개구는,
    (a) 스트리핑(Stripping) 공정이 없는 플라즈마 에칭 공정 및
    (b) 플라즈마 에칭 공정 및 스트리핑 공정
    으로 구성되는 그룹으로부터 선택되는 에칭 공정에 의해 형성되는 것을 특징으로 하는 집적회로장치 제조방법.
  8. 제 7 항에 있어서,
    상기 에칭 공정은 상기 개구의 바닥에 상기 컨덕터가 노출될 때까지 계속되는 것을 특징으로 하는 집적회로장치 제조방법.
  9. 제 7 항에 있어서,
    상기 에칭 공정은 상기 개구의 바닥으로부터 상기 컨덕터가 노출되기 전에 중단되는 것을 특징으로 하는 집적회로장치 제조방법.
  10. 제 7 항에 있어서,
    상기 플라즈마 에칭 공정은, 헬륨, 아르곤, 제논, 크립톤, 네온, 수소원자, 수소분자(H2), 질소원자, 질소분자(N2), 질소함유 화합물가스, 일산화탄소, 이산화탄소, 산소원자, 산소분자(O2), 오존(O3), 물, 및 할로겐 가스로 구성되는 주요 부식제 가스 그룹, 황원자를 함유하지 않는 할로겐 함유 화합물가스, 및 황화물 가스로 구성되는 그룹으로부터 선택되는 하나 이상의 가스를 이용하는 것을 특징으로 하는 집적회로장치 제조방법.
  11. 제 1 항에 있어서,
    상기 잔여물을 제거하는 단계는, 상기 희생층의 적어도 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  12. 제 1 항에 있어서,
    상기 유전체층은 복수의 유전체층으로 이루어지는 것을 특징으로 하는 집적회로장치 제조방법.
  13. 제 12 항에 있어서,
    상기 복수의 유전체층은, 하나 이상의 층간 유전체(ILD: Interlevel dielectric) 층 및 하나 이상의 다른 유전체층을 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  14. 제 13 항에 있어서,
    상기 하나 이상의 다른 유전체층은, 캐핑 레이어(Capping layer), 유전체 확산 배리어층, 패시베이션(Passivation) 층, 화학적 기계적 폴리싱(Polishing) 중단 층, 및 에칭 중단층으로 구성되는 그룹으로부터 선택되는 하나 이상의 층을 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  15. 제 1 항에 있어서,
    상기 희생층은 실온에서 고체인 물질층인 것을 특징으로 하는 집적회로장치 제조방법.
  16. 제 1 항에 있어서,
    상기 희생층은, 규소(Silicon), 산소, 탄소, 질소, 수소, 불소, 염소, 브롬, 이오딘(Iodine), 보론(Boron), 인, 게르마늄 및 비소로 구성되는 그룹으로부터 선택되는 하나 이상의 원소를 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  17. 제 1 항에 있어서,
    상기 희생층은, 균일한 특성의 단일 물질층 또는 성장 방향으로 점차적으로 변화하는 특성을 갖는 물질층 또는 다양한 특성을 갖는 다수의 물질층을 포함하며, 상기 특성은 결정적 구조(Crystallographic Structure), 마이크로스트럭처(Microstructure), 컨포멀리티(Conformality), 조성(Composition), 및 물질 특성으로 구성되는 그룹으로부터 선택되는 특성인 것을 특징으로 하는 집적회로장치 제조방법.
  18. 제 1 항에 있어서,
    상기 희생층은, 물리적 증기 증착법, 화학적 증착법, 및 스핀 온(Spin-on)법으로 구성되는 그룹으로부터 선택되는 하나 이상의 방법을 이용하여 증착되는 것을 특징으로 하는 집적회로장치 제조방법.
  19. 제 1 항에 있어서,
    상기 희생층은, 상이한 특성을 가진 복수의 물질층을 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  20. 제 1 항에 있어서,
    상기 희생층은, 플라즈마 증진 화학적 증기증착법 및 원자층 증착법으로 구성되는 그룹으로부터 선택되는 화학적 증착법에 의해 증착되는 것을 특징으로 하는 집적회로장치 제조방법.
  21. 제 1 항에 있어서,
    상기 컨덕터에 오목부를 형성하기 이전에 상기 희생층의 컨포멀리티를 조절하기 위해 추가적인 에치백 공정을 수행하는 단계를 추가적으로 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  22. 제 1 항에 있어서,
    습식 세정공정, 가스 제거공정, 플라즈마 세정공정, 플라즈마 치밀화(Densification) 공정, 및 시릴레이션(Silylation) 공정으로 구성되는 그룹으로부터 선택되는 하나 이상의 유전체층 전처리 공정에 의해 상기 희생층의 증착 이전에 상기 유전체층을 전처리하는 단계를 추가적으로 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  23. 제 1 항에 있어서,
    상기 컨덕터에 오목부를 형성하는 단계의 일부 이상은 상기 희생층의 증착 동안 수행되는 것을 특징으로 하는 집적회로장치 제조방법.
  24. 제 1 항에 있어서,
    상기 컨덕터에 오목부를 형성하는 단계는, 헬륨, 아르곤, 제논, 크립톤, 네온, 수소원자, 수소분자(H2), 질소원자, 질소분자, 질소 함유 화합물가스, 일산화탄소, 이산화탄소, 산소원자, 산소분자, 오존, 물, 및 할로겐가스, 황원자를 함유하지 않는 할로겐 함유 화합물가스, 및 황화물 가스로 구성되는 주요 부식제 가스그룹으로 구성되는 그룹으로부터 선택되는 하나 이상의 가스를 이용하는 하나 이상의 플라즈마 에칭 공정을 이용하여 수행되는 것을 특징으로 하는 집적회로장치 제조방법.
  25. 제 1 항에 있어서,
    상기 컨덕터에 오목부를 형성하는 단계는, 헬륨, 아르곤, 제논, 크립톤, 및 네온으로 구성되는 그룹으로부터 선택되는 하나 이상의 불활성가스 플라즈마 스퍼터 에칭을 이용하여 상기 컨덕터 위에 존재하는 물질들이 완전히 에치 백되기 이전부터 수행되는 것을 특징으로 하는 집적회로장치 제조방법.
  26. 제 1 항에 있어서,
    상기 잔여물을 제거하는 단계는, 습식 세정공정 또는 플라즈마 세정공정 중의 하나 이상을 수행함으로써 이루어지는 것을 특징으로 하는 집적회로장치 제조방법.
  27. 제 26 항에 있어서,
    상기 습식 세정 공정은, 삼산화 보론(B2O3), 브롬(Br2), 아세트산(CH3COOH), 사산화황세륨(Ce(SO4)2), 삼산화황세륨(Ce(SO3)3), 삼산화크롬(CrO3), 수산화세슘(CsOH), 삼산화질소구리(Cu(NO3)2), 황화철(FeSO4), 염화철(FeCl3), 질산철(Fe(NO3)3), 물, 과산화수소(H2O2), 질화수소(H2N4), 황산(H2SO4), 인산(H3PO4), 질산(HNO3), 불소(HF), 황화수소(H2S), 염산(HCl), 과염소산(HClO4), 요오드화수소(HI), 브롬수소(HBr), 요오드(I2), 요오드화칼륨(KI), 수산화칼륨(KOH), 인산칼륨(KH2PO4), 과망간산칼륨(KMnO4), 질산칼륨(KNO3), 코페르니슘철이칼륨(K2Fe(CN)6), 산화크롬칼륨(K2Cr2O7), 코페르니슘철삼칼륨(K3Fe(CN)6), 코페르니슘철사칼륨(K4Fe(CN)6), 수산화나트륨, 차염소산나트륨(NaOCl), 인산나트륨(Na2HPO4), 산화나트륨(Na2O), 이산화나트륨(Na2O2), 질산나트륨(NaNO2), 암모니아, 불화암모늄(NH4F), 수산화암모늄(NH4OH), 메틸렌디아민(NH2(CH2)NH2), 탄화수소아질소(N2H8C2), 불화수소질소(NHF), 수화질소(N2H4), 황산암모늄((NH4)2S2O4), 오존, 비닐아세테이트(Vinylacetate), 디프로필렌그리콜모노메틸에테르아세테이트(Dipropyleneglycolmonomethyletheracetate), 에틸렌디아민(Ethylene-diamine), 에틸렌디브로마이드(Ethylenedibromide), 암모늄시트래이트(Ammoniumcitrate), 테트라메틸암모늄히드록사이드(Tetramethylammoniumhydroxide), 그리세롤(Glycerol), 에틸렌크리콜(Ethyleneglycol), 옥살릭산디하이드레이트(Oxalic acid digydrate), 무수옥살릭산(Anhydrous oxalic acid), 시트릭산(Citric acid), 벤조트리아졸(Benzotriazole), 프로파놀(Propanol), 파이로카테콜(Pyrocatechol), 폴리프로필렌그리콜(Polypropyleneglycol), 파라벤조퀴논(Parabenzoquinon), 타타릭산(Tartaric acid), 에탄올(Ethanol), 메탄올(Methanol), 및 이소프로파놀(Isopropanol)을 포함하는 그룹으로부터 선택되는 하나 이상의 화학물질을 이용하는 것을 특징으로 하는 집적회로장치 제조방법.
  28. 제 26 항에 있어서,
    상기 플라즈마 세정공정은, 헬륨, 아르곤, 제논, 크립톤, 네온, 수소원자, 수소분자(H2), 질소원자, 질소분자, 질소 함유 화합물가스, 일산화탄소, 이산화탄소, 산소원자, 산소분자, 오존, 물, 및 할로겐가스, 황원자를 함유하지 않는 할로겐 함유 화합물가스, 및 황화물 가스로 구성되는 주요 부식제 가스그룹으로 구성되는 그룹으로부터 선택되는 하나 이상의 가스를 이용하는 하나 이상의 플라즈마 에칭 공정을 이용하여 수행되는 것을 특징으로 하는 집적회로장치 제조방법.
  29. 제 1 항에 있어서,
    상기 개구의 표면에 잔류하는 에칭 후 잔여물 위에 상기 희생층을 증착하는 단계를 추가적으로 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  30. 제 1 항에 있어서,
    상기 기판에 형성되는 컨덕터는, 순수 금속 물질들, 금속 합금들, 규화금속들, 금속 산화물, 질화 금속들, 탄화 금속들, 금속 붕소화물들, 금속 카르보니트라이드(Metal carbonitrides)들, 및 도핑된 실리콘을 포함하는 그룹으로부터 선택되는 하나 이상의 컨덕터 물질을 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  31. 제 1 항에 있어서,
    a. 상기 잔여물을 제거하는 단계 후에, 상기 개구의 표면에 전도성 라이너 층을 증착하는 단계;
    b. 상부 레벨 컨덕터를 상기 개구에 충진시키는 단계; 및
    c. 상기 상부 레벨 컨덕터를 평탄화하는 단계
    를 추가적으로 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  32. 제 31 항에 있어서,
    상기 상부 레벨 컨덕터는, 순수 금속 물질들, 금속 합금들, 규화금속들, 금속 산화물, 질화 금속들, 탄화 금속들, 금속 붕소화물들, 금속 카르보니트라이드(Metal carbonitrides)들, 및 혼합 실리콘을 포함하는 그룹으로부터 선택되는 하나 이상의 컨덕터 물질을 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  33. 제 31 항에 있어서,
    상기 전도성 라이너 층은, 전도성 확산 배리어 층 또는 접착층 중의 하나 이상을 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  34. 제 31 항에 있어서,
    상기 전도성 확산 배리어 층은, 플라즈마 증진 화학적 증착법에 의해 증착되는 것을 특징으로 하는 집적회로장치 제조방법.
  35. 제 31 항에 있어서,
    상기 전도성 라이너 층의 컨포멀리티가 일회 이상 조절되도록 상기 개구를 상기 상부 레벨 컨덕터로 충진시키기 이전에 한번 이상의 라이너 에치 백 공정을 추가적으로 수행하는 것을 특징으로 하는 집적회로장치 제조방법.
  36. 제 1 항에 있어서,
    상기 개구는 접속개구인 것을 특징으로 하는 집적회로장치 제조방법.
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