CN107591357B - 互连结构及其制造方法 - Google Patents

互连结构及其制造方法 Download PDF

Info

Publication number
CN107591357B
CN107591357B CN201610532198.7A CN201610532198A CN107591357B CN 107591357 B CN107591357 B CN 107591357B CN 201610532198 A CN201610532198 A CN 201610532198A CN 107591357 B CN107591357 B CN 107591357B
Authority
CN
China
Prior art keywords
barrier layer
layer
substrate
opening
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610532198.7A
Other languages
English (en)
Other versions
CN107591357A (zh
Inventor
刘继全
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610532198.7A priority Critical patent/CN107591357B/zh
Priority to US15/624,879 priority patent/US10937692B2/en
Priority to EP17179996.8A priority patent/EP3267478A1/en
Publication of CN107591357A publication Critical patent/CN107591357A/zh
Application granted granted Critical
Publication of CN107591357B publication Critical patent/CN107591357B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883Post-treatment or after-treatment of the conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844Bottomless liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846Layer combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865Selective removal of parts of the layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种互连结构及其制造方法,涉及半导体技术领域。所述方法包括:提供衬底结构,其包括:衬底;在衬底上的第一金属层;在衬底上并覆盖第一金属层的电介质层,其具有延伸到第一金属层的开口,开口包括上部的沟槽和下部的通孔;在向衬底施加第一偏压的情况下,在沟槽的底部和侧壁、通孔的底部和侧壁上沉积第一阻挡层;在向衬底施加大于第一偏压的第二偏压的情况下,在第一阻挡层上沉积第二阻挡层,第一和第二阻挡层作为阻挡层;在向衬底施加竖直偏压的情况下,利用等离子体对沟槽的底部和通孔的底部上的阻挡层进行轰击,以去除沟槽的底部和通孔的底部上的阻挡层的至少一部分;沉积第二金属层以填充开口。本发明能提高互连结构的可靠性。

Description

互连结构及其制造方法
技术领域
本发明涉及半导体技术领域,尤其涉及一种互连结构及其制造方法。
背景技术
图1示出了现有的互连结构的示意图。如图1所示,在对覆盖金属层101的电介质层102进行刻蚀形成沟槽103和通孔104后,通常需要在沟槽103和通孔104的底部和侧壁上沉积阻挡层105以阻挡后续沉积的金属向电介质层102中扩散。然而,由于采用的阻挡层105的电阻率比较大,这使得通孔104的电阻比较高。
现有技术中,为了降低通孔104的电阻,一般的做法是采用等离子来轰击沟槽103底部和通孔104底部的阻挡层105以减小通孔104底部的阻挡层105的厚度。然而,发明人发现,等离子有可能会刻穿沟槽103底部的阻挡层105,进而在沟槽103底部下的电介质层102中形成空的“尖刺”106,这些“尖刺”106会导致互连结构漏电、产生寄生电容等,从而影响互连结构的可靠性。
因此,有必要提出一种新的技术方案来提高互连结构的可靠性。
发明内容
本公开的一个实施例的目的在于提出一种新的互连结构的制造方法,能够提高互连结构的可靠性。
本公开的另一个实施例的目的在于提出一种新的互连结构。
根据本公开的一个实施例,提供了一种互连结构的制造方法,包括:提供衬底结构,所述衬底结构包括:衬底;在所述衬底之上的第一金属层;和在所述衬底上并覆盖所述第一金属层的电介质层,所述电介质层具有延伸到所述第一金属层的开口,所述开口包括上部的沟槽和下部的通孔;在向衬底施加第一偏压的情况下,在所述沟槽的底部和侧壁、以及所述通孔的底部和侧壁上沉积第一阻挡层;在向衬底施加大于所述第一偏压的第二偏压的情况下,在所述第一阻挡层上沉积第二阻挡层,所述第一阻挡层和所述第二阻挡层作为阻挡层;在向衬底施加竖直偏压的情况下,利用等离子体对所述沟槽的底部和所述通孔的底部上的阻挡层进行轰击,以去除所述沟槽的底部和所述通孔的底部上的阻挡层的至少一部分;沉积第二金属层以填充所述开口。
在一个实施例中,所述第一偏压的偏压功率为0。
在一个实施例中,所述第二偏压的偏压功率为200-800W。
在一个实施例中,所述竖直偏压的偏压功率为500-1000W,所述等离子体的流量为10-50sccm,轰击时间为3-5s。
在一个实施例中,所述等离子体的源气体包括惰性气体。
在一个实施例中,所述沟槽的底部和所述通孔的底部上的阻挡层的厚度的50%以上被去除。
在一个实施例中,通过溅射的方式沉积所述第一阻挡层,溅射功率为5-25KW。
在一个实施例中,通过溅射的方式沉积所述第二阻挡层,溅射功率为10-25KW。
在一个实施例中,所述沟槽的底部和所述通孔的底部上的阻挡层的一部分被去除;在沉积第二金属层以填充所述开口之前,还包括:在剩余的阻挡层上沉积第三阻挡层。
在一个实施例中,所述沟槽的底部和所述通孔的底部上的阻挡层全部被去除;在沉积第二金属层以填充所述开口之前,还包括:在所述沟槽的底部和所述通孔的底部、以及剩余的阻挡层上沉积第三阻挡层。在一个实施例中,所述第一阻挡层、所述第二阻挡层和所述第三阻挡层的材料包括TaN、Ta或由TaN和Ta组成的叠层。
在一个实施例中,在沉积第二金属层以填充所述开口之前,还包括:在所述第三阻挡层上形成籽晶层。
在一个实施例中,所述籽晶层包括Cu、CuAl合金膜或CuMn合金膜。
在一个实施例中,CuMn合金膜中Mn的原子百分比为0.05%-10%。
在一个实施例中,所述方法还包括:对所述第二金属层进行平坦化,以使得剩余的第二金属层的上表面与所述电介质层的上表面基本齐平。
在一个实施例中,所述第一金属层和所述第二金属层的材料包括铜。
在一个实施例中,所述开口的宽度为20-80nm,所述开口的深度为20-300nm。
在一个实施例中,所述开口为大马士革双镶嵌结构的开口。
在一个实施例中,所述第一阻挡层的厚度为3-15埃;所述第二阻挡层的厚度为10-100埃。
根据本公开的另一个实施例,提供了一种互连结构的制造方法,包括:提供衬底结构,所述衬底结构包括:衬底;在所述衬底之上的第一金属层;和在所述衬底上并覆盖所述第一金属层的电介质层,所述电介质层具有延伸到所述第一金属层的开口,所述开口包括上部的沟槽和下部的通孔;在不向衬底施加偏压的情况下,在所述沟槽的底部和侧壁、以及所述通孔的底部和侧壁上沉积阻挡层;在向衬底施加竖直偏压的情况下,利用等离子体对所述沟槽的底部和所述通孔的底部的阻挡层进行轰击,以去除所述沟槽的底部和所述通孔的底部的阻挡层的至少一部分;沉积第二金属层以填充所述开口。
根据本公开的又一个实施例,提供了一种互连结构,包括:衬底;在所述衬底之上的第一金属层;在所述衬底上并覆盖所述第一金属层的电介质层,所述电介质层具有延伸到所述第一金属层的开口,所述开口包括上部的沟槽和下部的通孔;在所述沟槽的底部和侧壁、以及所述通孔的底部和侧壁上的第一阻挡层;在所述第一阻挡层上的第二阻挡层;和在所述第二阻挡层之上填充所述开口的第二金属层;其中,所述通孔的底部上的第一阻挡层和第二阻挡层的总厚度小于所述通孔的侧壁上的第一阻挡层和第二阻挡层的总厚度。
在一个实施例中,所述互连结构还包括:在所述第二阻挡层与所述第二金属层之间的第三阻挡层。
在一个实施例中,所述互连结构还包括:在所述第三阻挡层与所述第二金属层之间的籽晶层。
在一个实施例中,所述籽晶层包括Cu、CuAl合金膜或CuMn合金膜。
在一个实施例中,CuMn合金膜中Mn的原子百分比为0.05%-10%。
在一个实施例中,所述第一阻挡层、所述第二阻挡层和所述第三阻挡层的材料包括TaN、Ta或由TaN和Ta组成的叠层。
在一个实施例中,所述第一金属层和所述第二金属层的材料包括铜。
在一个实施例中,所述开口的宽度为20-80nm,所述开口的深度为20-300nm。
在一个实施例中,所述开口为大马士革双镶嵌结构的开口。
通过以下参照附图对本公开的示例性实施例的详细描述,本公开的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分,其描述了本公开的示例性实施例,并且连同说明书一起用于解释本发明的原理,在附图中:
图1示出了现有的互连结构的示意图;
图2是根据本公开一个实施例的互连结构的制造方法的简化流程图;
图3A示出了根据本公开一些实施例的互连结构的制造方法的一个阶段;
图3B示出了根据本公开一些实施例的互连结构的制造方法的一个阶段;
图3C示出了根据本公开一些实施例的互连结构的制造方法的一个阶段;
图3D示出了根据本公开一些实施例的互连结构的制造方法的一个阶段;
图3E示出了根据本公开一些实施例的互连结构的制造方法的一个阶段;
图3F示出了根据本公开一些实施例的互连结构的制造方法的一个阶段;
图3G示出了根据本公开一些实施例的互连结构的制造方法的一个阶段;
图4是根据本公开另一个实施例的互连结构的制造方法的简化流程图。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应理解,除非另外具体说明,否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外,应当理解,为了便于描述,附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制,例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的,在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论,但在适用这些技术、方法和装置情况下,这些技术、方法和装置应当被视为本说明书的一部分。
应注意,相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义或说明,则在随后的附图的说明中将不需要对其进行进一步讨论。
本公开的发明人针对上述问题进行了研究,发现:现有的工艺中,在沉积阻挡层时通常都需要在衬底上施加偏压以获得更好的阶梯覆盖性能。而在后续采用等离子体来轰击沟槽和通孔底部的阻挡层时也需要在衬底上施加较大的偏压才能减小阻挡层的厚度,等离子体在较大的衬底偏压下具有较大的能量,这就有可能会造成等离子体刻穿阻挡层进而在电介质层中形成“尖刺”。据此,发明人提出了如下解决方案。
图2是根据本公开一个实施例的互连结构的制造方法的简化流程图。如图2所示,该方法包括如下步骤:
步骤202,提供衬底结构,该衬底结构包括:衬底;在衬底之上的第一金属层;和在衬底上并覆盖第一金属层的电介质层,其中,电介质层具有延伸到第一金属层的开口,开口包括上部的沟槽和下部的通孔。
步骤204,在向衬底施加第一偏压的情况下,在沟槽的底部和侧壁、以及通孔的底部和侧壁上沉积第一阻挡层。
步骤206,在向衬底施加大于第一偏压的第二偏压的情况下,在第一阻挡层上沉积第二阻挡层,这里,第一阻挡层和第二阻挡层共同作为阻挡层。
步骤208,在向衬底施加竖直偏压的情况下,利用等离子体对沟槽的底部和通孔的底部上的阻挡层进行轰击,以去除沟槽的底部和通孔的底部上的阻挡层的至少一部分。
步骤210,沉积第二金属层以填充开口。
本实施例中,将沉积阻挡层的步骤分为两步,首先在较低的第一偏压下沉积第一阻挡层,之后在较高的第二偏压下沉积第二阻挡层。与现有技术中直接在较高的偏压下沉积阻挡层相比,由于第一阻挡层与第一金属层之间的结合力比较小,这使得第一阻挡层和第二阻挡层更容易去除,从而在用等离子体对沟槽的底部和通孔的底部上的阻挡层进行轰击时便可以采用较小的竖直偏压即可去除阻挡层,降低了电介质层中形成尖刺的可能性,提高了互连结构的可靠性。
图3A-图3G示出了根据本公开一些实施例的互连结构的制造方法的不同阶段。下面结合图3A-图3G对根据本公开一些实施例的互连结构的制造方法进行详细说明。
首先,如图3A所示,提供衬底结构,该衬底结构包括衬底301,衬底301可以包括半导体衬底、在半导体衬底上的半导体器件、浅沟槽隔离结构等等。这里,为了简洁,图中未示出衬底301的具体结构。
衬底结构还包括在衬底301之上的第一金属层302,例如铜。在一个实施例中,第一金属层303的侧壁和底部可以形成有用于第一金属层303的阻挡层303,例如Ta、TaN或由Ta和TaN组成的叠层材料。
衬底结构还包括在衬底301上并覆盖第一金属层302的电介质层304。这里,电介质层304具有延伸到第一金属层302的开口305。在一个实施例中,开口305可以是大马士革双镶嵌结构的开口,即,开口305可以包括上部的沟槽315和下部的通孔325。在一个实施例中,开口305的宽度可以为20-80nm,例如30nm、50nm、60nm等,开口305的深度可以为20-300nm,例如50nm、100nm、150nm、200nm等。也即,沟槽315和通孔325的宽度可以为20-80nm,沟槽315和通孔325的深度可以为20-300nm。需要说明的是,上述开口305可以通过现有的大马士革工艺来形成,在此不再做详细介绍。
接下来,如图3B所示,在向衬底施加第一偏压的情况下,在沟槽315的底部和侧壁、以及通孔325的底部和侧壁上沉积第一阻挡层316。应理解,第一阻挡层316也可以同时沉积在电介质层304的表面上。在一个实施例中,第一偏压的偏压功率优选为0。在第一偏压的偏压功率为0的情况下,在沉积第一阻挡层316的过程中,等离子体对第一金属层302没有明显的撞击,这使得第一阻挡层316与第一金属层302之间的结合力很小。
需要说明的是,本文中的“偏压功率”反映的是在衬底上施加的偏压的大小。在一个实施例中,第一阻挡层316的材料可以包括TaN、Ta或由TaN和Ta组成的叠层。第一阻挡层316的厚度例如可以为3-15埃。在一个实施例中,可以通过溅射的方式沉积第一阻挡层316,施加在靶材上的直流溅射功率可以为5-25KW。
之后,如图3C所示,在向衬底施加大于第一偏压的第二偏压的情况下,在第一阻挡层316上沉积第二阻挡层326。这里,第一阻挡层316和第二阻挡层326共同作为阻挡层306。优选地,第二偏压的偏压功率可以为200-800W,例如400W、500W、700W等。在一个实施例中,第二阻挡层326的材料包括TaN、Ta或由TaN和Ta组成的叠层。应理解,第一阻挡层316和第二阻挡层326的材料可以相同,也可以不同。优选地,第一阻挡层316和第二阻挡层326的材料均为由TaN和Ta组成的叠层。第二阻挡层326的厚度例如可以为10-100埃,例如20埃、50埃、70埃等。在一个实施例中,可以通过溅射的方式沉积第二阻挡层326,溅射功率可以为10-25KW,例如15KW、20KW等。
之后,如图3D所示,在向衬底施加竖直偏压的情况下,利用等离子体对沟槽315的底部和通孔325的底部上的阻挡层306进行轰击,以去除沟槽315的底部和通孔325的底部上的阻挡层306的至少一部分。这里,“竖直偏压”是指偏压的方向与衬底301的主表面基本垂直的方向。等离子体在竖直偏压的作用下基本沿着与沟槽315和通孔325的底部垂直的方向运动,从而基本只去除沟槽315和通孔325的底部的阻挡层306。优选地,竖直偏压的偏压功率可以为500-1000W,例如600W、800W等。等离子体的流量可以为10-50sccm,例如20sccm、40sccm等。轰击时间可以为3-5s,例如3s、4s、5s。这里,等离子体的源气体可以包括惰性气体,例如氩气等。在一个实施例中,沟槽315的底部和通孔325的底部上的阻挡层306的一部分可以被去除。进一步地,沟槽315的底部和通孔325的底部上的阻挡层306的厚度的50%以上可以被去除。在另一个实施例中,沟槽315的底部和通孔325的底部上的阻挡层306可以全部被去除。图3D示出的是沟槽315的底部和通孔325的底部上的阻挡层306的一部分被去除的情况。
之后,如图3E所示,在剩余的阻挡层306上沉积第三阻挡层307。如果沟槽315的底部和通孔325的底部上的阻挡层306全部被去除,则在沟槽315的底部和通孔325的底部、以及剩余的阻挡层306(也即,沟槽315的侧壁和通孔325的侧壁上的阻挡层306)上沉积第三阻挡层307。第三阻挡层307的材料可以包括TaN、Ta或由TaN和Ta组成的叠层,优选地,第三阻挡层307的材料为Ta。例如,可以在衬底偏压的偏压功率为约200-800W(例如400W、500W、700W等)、在靶材上施加的溅射功率为约10-25KW(例如15KW、20KW等)的条件下通过溅射的方式沉积Ta作为第三阻挡层307。虽然等离子体在竖直偏压的作用下基本沿着与沟槽和通孔的底部垂直的方向运动,但也有可能会对沟槽和通孔的侧壁上的阻挡层、以及沟槽的底部和通孔的侧壁邻接位置处的阻挡层造成损伤。因此,在利用等离子体对阻挡层306进行轰击后,通过在剩余的阻挡层306上沉积第三阻挡层307可以修复在等离子体轰击过程中对阻挡层306造成的损伤。第三阻挡层307的厚度例如可以是10-200埃。
接下来,如图3F所示,沉积第二金属层308以填充开口305。第二金属层308的材料可以包括铜。例如,可以通过电镀方式在开口中电镀铜作为第二金属层。优选地,在沉积第二金属层以填充开口之前,还可以在第三阻挡层307上形成籽晶层309。例如,可以在衬底偏压的偏压功率为约60-1200W(例如100W、500W、700W等)、在靶材上施加的溅射功率为约20-40KW(例如25KW、30KW、35KW等)的条件下通过溅射的方式沉积籽晶层309。在一个实施例中,籽晶层309可以包括Cu、CuAl合金膜或CuMn合金膜。优选地,籽晶层309可以为CuMn合金膜。CuMn合金膜一方面可以作为后续沉积第二金属层的籽晶层,另一方面还可以补偿阻挡层306和第三阻挡层307阻挡能力的下降。更优选地,CuMn合金膜中Mn的原子百分比可以为0.05%-10%(例如0.5%、1%、4%、8%等),从而更好地补偿阻挡层306和第三阻挡层307阻挡能力的下降。作为一个非限制性示例,籽晶层309的厚度可以为200-2000埃,例如400埃、600埃、1000埃、1500埃等。
接下来,如图3G所示,对第二金属层308进行平坦化,以使得剩余的第二金属层308的上表面与电介质层304的上表面基本齐平。例如,可以通过化学机械抛光(CMP)对第二金属层308进行平坦化。
需要指出的是,上面所描述的某些工艺步骤对于一个实施例来说可能是优选的步骤,而并非是必须的步骤。例如,上述图3E所示的在剩余的阻挡层306上沉积第三阻挡层307的步骤是优选的步骤,在一个实施例中,也可以不沉积第三阻挡层307,直接沉积第二金属层308以填充开口305。
在一个实施例中,上述在衬底上施加的偏压(包括第一偏压、第二偏压、竖直偏压)均为交流偏压,在溅射工艺中施加在靶材上的偏压功率均为直流偏压功率。另外,在各溅射工艺中采用的溅射气体可以是惰性气体,例如氩气,氩气的流量可以为2-10sccm,例如5sccm、8sccm等。
如上描述了根据本公开一些实施例的互连结构的制造方法。本公开还提供了一种互连结构,下面结合图3G进行说明。
如图3G所示,互连结构可以包括:衬底301;在衬底301之上的第一金属层302;在衬底301上并覆盖第一金属层302的电介质层304,电介质层304具有延伸到第一金属层的开口305,开口305包括上部的沟槽315和下部的通孔325;在沟槽315的底部和侧壁、以及通孔325的底部和侧壁上的第一阻挡层316;在第一阻挡层316上的第二阻挡层326;和在第二阻挡层326之上填充开口305的第二金属层308;其中,第一阻挡层316是在向衬底施加第一偏压的情况下沉积的,第二阻挡层326是在向衬底施加大于第一偏压的第二偏压的情况下沉积的。通孔325的底部上的第一阻挡层316和第二阻挡层326的总厚度小于通孔325的侧壁上的第一阻挡层315和第二阻挡层325的总厚度。
在一个实施例中,参见图3G,互连结构还可以包括在第二阻挡层326与第二金属层308之间的第三阻挡层307。
在一个实施例中,互连结构还可以包括:在第三阻挡层307与第二金属层308之间的籽晶层。籽晶层的材料可以是如上所述的材料,在此不再赘述。
另外,互连结构中的各部分(例如,第一金属层、第二金属层、第一和第二阻挡层等)的材料、厚度等均可以参照上面的描述,在此不再一一作出限定。
图4是根据本公开另一个实施例的互连结构的制造方法的简化流程图。如图4所示,该方法包括如下步骤:
步骤402,提供衬底结构,该衬底结构包括:衬底;在衬底上的第一金属层,例如铜;和在衬底上并覆盖第一金属层的电介质层,其中,电介质层具有延伸到第一金属层的开口,开口包括上部的沟槽和下部的通孔。
步骤404,在不向衬底施加偏压的情况下,在沟槽的底部和侧壁、以及通孔的底部和侧壁上沉积阻挡层,阻挡层例如可以包括TaN、Ta或由TaN和Ta组成的叠层。
步骤406,在向衬底施加竖直偏压的情况下,利用等离子体对沟槽的底部和通孔的底部上的阻挡层进行轰击,以去除沟槽的底部和通孔的底部上的阻挡层的至少一部分。在一个实施例中,沟槽的底部和通孔的底部上的阻挡层的一部分被去除。在另一个实施例中,沟槽的底部和通孔的底部上的阻挡层全部被去除。
步骤408,沉积第二金属层以填充开口。在一个实施例中,第二金属层的材料可以包括铜。
本实施例中,在不向衬底施加偏压的情况下沉积阻挡层。与现有技术中在较高的偏压下沉积阻挡层相比,由于阻挡层与第一金属层之间的结合力比较小,这使得阻挡层更容易去除,从而在用等离子体对沟槽的底部和通孔的底部上的阻挡层进行轰击时便可以采用较小的竖直偏压即可去除阻挡层,降低了电介质层中形成尖刺的可能性,提高了互连结构的可靠性。
至此,已经详细描述了根据本公开不同实施例的互连结构及其制造方法。为了避免遮蔽本公开的构思,没有描述本领域所公知的一些细节,本领域技术人员根据上面的描述,完全可以明白如何实施这里公开的技术方案。另外,本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解,可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本公开的精神和范围。

Claims (29)

1.一种互连结构的制造方法,其特征在于,包括:
提供衬底结构,所述衬底结构包括:
衬底;
在所述衬底之上的第一金属层;和
在所述衬底上并覆盖所述第一金属层的电介质层,所述电介质层具有延伸到所述第一金属层的开口,所述开口包括上部的沟槽和下部的通孔;
在向衬底施加第一偏压的情况下,在所述沟槽的底部和侧壁、以及所述通孔的底部和侧壁上沉积第一阻挡层;
在向衬底施加大于所述第一偏压的第二偏压的情况下,在所述第一阻挡层上沉积第二阻挡层,所述第二阻挡层沿所述沟槽的底部和侧壁、以及所述通孔的底部和侧壁呈连续延伸,所述第一阻挡层和所述第二阻挡层作为阻挡层;
在向衬底施加竖直偏压的情况下,利用等离子体对所述沟槽的底部和所述通孔的底部上的阻挡层进行轰击,以去除所述沟槽的底部和所述通孔的底部上的阻挡层的至少一部分;
沉积第二金属层以填充所述开口。
2.根据权利要求1所述的方法,其特征在于,所述第一偏压的偏压功率为0。
3.根据权利要求1或2所述的方法,其特征在于,所述第二偏压的偏压功率为200-800W。
4.根据权利要求1所述的方法,其特征在于,所述竖直偏压的偏压功率为500-1000W,所述等离子体的流量为10-50sccm,轰击时间为3-5s。
5.根据权利要求1所述的方法,其特征在于,所述等离子体的源气体包括惰性气体。
6.根据权利要求1所述的方法,其特征在于,所述沟槽的底部和所述通孔的底部上的阻挡层的厚度的50%以上被去除。
7.根据权利要求1所述的方法,其特征在于,通过溅射的方式沉积所述第一阻挡层,溅射功率为5-25KW。
8.根据权利要求1所述的方法,其特征在于,通过溅射的方式沉积所述第二阻挡层,溅射功率为10-25KW。
9.根据权利要求1所述的方法,其特征在于,所述沟槽的底部和所述通孔的底部上的阻挡层的一部分被去除;
在沉积第二金属层以填充所述开口之前,还包括:
在剩余的阻挡层上沉积第三阻挡层。
10.根据权利要求1所述的方法,其特征在于,所述沟槽的底部和所述通孔的底部上的阻挡层全部被去除;
在沉积第二金属层以填充所述开口之前,还包括:
在所述沟槽的底部和所述通孔的底部、以及剩余的阻挡层上沉积第三阻挡层。
11.根据权利要求9或10所述的方法,其特征在于,所述第一阻挡层、所述第二阻挡层和所述第三阻挡层的材料包括TaN、Ta或由TaN和Ta组成的叠层。
12.根据权利要求11所述的方法,其特征在于,在沉积第二金属层以填充所述开口之前,还包括:
在所述第三阻挡层上形成籽晶层。
13.根据权利要求12所述的方法,其特征在于,所述籽晶层包括Cu、CuAl合金膜或CuMn合金膜。
14.根据权利要求13所述的方法,其特征在于,CuMn合金膜中Mn的原子百分比为0.05%-10%。
15.根据权利要求1所述的方法,其特征在于,还包括:
对所述第二金属层进行平坦化,以使得剩余的第二金属层的上表面与所述电介质层的上表面基本齐平。
16.根据权利要求1所述的方法,其特征在于,
所述第一金属层和所述第二金属层的材料包括铜。
17.根据权利要求1所述的方法,其特征在于,所述开口的宽度为20-80nm,所述开口的深度为20-300nm。
18.根据权利要求1所述的方法,其特征在于,所述开口为大马士革双镶嵌结构的开口。
19.根据权利要求1所述的方法,其特征在于,
所述第一阻挡层的厚度为3-15埃;
所述第二阻挡层的厚度为10-100埃。
20.一种互连结构的制造方法,其特征在于,包括:
提供衬底结构,所述衬底结构包括:
衬底;
在所述衬底之上的第一金属层;和
在所述衬底上并覆盖所述第一金属层的电介质层,所述电介质层具有延伸到所述第一金属层的开口,所述开口包括上部的沟槽和下部的通孔;
在不向衬底施加偏压的情况下,在所述沟槽的底部和侧壁、以及所述通孔的底部和侧壁上沉积阻挡层;
在向衬底施加竖直偏压的情况下,利用等离子体对所述沟槽的底部和所述通孔的底部的阻挡层进行轰击,以去除所述沟槽的底部和所述通孔的底部的阻挡层的至少一部分;
沉积第二金属层以填充所述开口。
21.一种互连结构,其特征在于,包括:
衬底;
在所述衬底之上的第一金属层;
在所述衬底上并覆盖所述第一金属层的电介质层,所述电介质层具有延伸到所述第一金属层的开口,所述开口包括上部的沟槽和下部的通孔;
在所述沟槽的底部和侧壁、以及所述通孔的底部和侧壁上的第一阻挡层,所述第一阻挡层是在向所述衬底施加第一偏压的情况下沉积的;
在所述第一阻挡层上的第二阻挡层,所述第二阻挡层沿所述沟槽的底部和侧壁、以及所述通孔的底部和侧壁呈连续延伸,所述第二阻挡层是在向所述衬底施加大于所述第一偏压的第二偏压的情况下沉积的;和
在所述第二阻挡层之上填充所述开口的第二金属层;
其中,所述通孔的底部上的第一阻挡层和第二阻挡层的总厚度小于所述通孔的侧壁上的第一阻挡层和第二阻挡层的总厚度。
22.根据权利要求21所述的互连结构,其特征在于,还包括:
在所述第二阻挡层与所述第二金属层之间的第三阻挡层。
23.根据权利要求22所述的互连结构,其特征在于,还包括:
在所述第三阻挡层与所述第二金属层之间的籽晶层。
24.根据权利要求23所述的互连结构,其特征在于,所述籽晶层包括Cu、CuAl合金膜或CuMn合金膜。
25.根据权利要求24所述的互连结构,其特征在于,CuMn合金膜中Mn的原子百分比为0.05%-10%。
26.根据权利要求22所述的互连结构,其特征在于,所述第一阻挡层、所述第二阻挡层和所述第三阻挡层的材料包括TaN、Ta或由TaN和Ta组成的叠层。
27.根据权利要求21所述的互连结构,其特征在于,
所述第一金属层和所述第二金属层的材料包括铜。
28.根据权利要求21所述的互连结构,其特征在于,所述开口的宽度为20-80nm,所述开口的深度为20-300nm。
29.根据权利要求21所述的互连结构,其特征在于,所述开口为大马士革双镶嵌结构的开口。
CN201610532198.7A 2016-07-07 2016-07-07 互连结构及其制造方法 Active CN107591357B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201610532198.7A CN107591357B (zh) 2016-07-07 2016-07-07 互连结构及其制造方法
US15/624,879 US10937692B2 (en) 2016-07-07 2017-06-16 Method for reducing via RC delay
EP17179996.8A EP3267478A1 (en) 2016-07-07 2017-07-06 Method for reducing via rc delay

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610532198.7A CN107591357B (zh) 2016-07-07 2016-07-07 互连结构及其制造方法

Publications (2)

Publication Number Publication Date
CN107591357A CN107591357A (zh) 2018-01-16
CN107591357B true CN107591357B (zh) 2020-09-04

Family

ID=59295065

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610532198.7A Active CN107591357B (zh) 2016-07-07 2016-07-07 互连结构及其制造方法

Country Status (3)

Country Link
US (1) US10937692B2 (zh)
EP (1) EP3267478A1 (zh)
CN (1) CN107591357B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111092050B (zh) * 2019-12-25 2022-08-19 武汉新芯集成电路制造有限公司 金属互连结构及其制作方法
US11462519B2 (en) * 2020-06-01 2022-10-04 Nanya Technology Corporation Semiconductor device with active interposer and method for fabricating the same
CN117153813A (zh) * 2022-05-24 2023-12-01 屹世半导体(上海)有限公司 高压隔离器件及其制作方法
CN114927413B (zh) * 2022-07-19 2022-11-04 广州粤芯半导体技术有限公司 粘附金属层的溅射方法及半导体器件的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342448B1 (en) * 2000-05-31 2002-01-29 Taiwan Semiconductor Manufacturing Company Method of fabricating barrier adhesion to low-k dielectric layers in a copper damascene process
US6346745B1 (en) * 1998-12-04 2002-02-12 Advanced Micro Devices, Inc. Cu-A1 combined interconnect system
CN102005411A (zh) * 2009-09-01 2011-04-06 中芯国际集成电路制造(上海)有限公司 阻挡层的形成方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6433429B1 (en) * 1999-09-01 2002-08-13 International Business Machines Corporation Copper conductive line with redundant liner and method of making
JP3457277B2 (ja) * 1999-12-15 2003-10-14 沖電気工業株式会社 半導体装置および半導体装置の製造方法
JP2001267269A (ja) * 2000-03-22 2001-09-28 Nec Kansai Ltd スパッタ方法及びそれを用いた半導体装置の製造方法
US6642146B1 (en) 2001-03-13 2003-11-04 Novellus Systems, Inc. Method of depositing copper seed on semiconductor substrates
US20040127014A1 (en) * 2002-12-30 2004-07-01 Cheng-Lin Huang Method of improving a barrier layer in a via or contact opening
US7045071B2 (en) * 2002-12-30 2006-05-16 Hynix Semiconductor Inc. Method for fabricating ferroelectric random access memory device
US20040140196A1 (en) 2003-01-17 2004-07-22 Applied Materials, Inc. Shaping features in sputter deposition
US6992390B2 (en) * 2003-11-07 2006-01-31 International Business Machines Corp. Liner with improved electromigration redundancy for damascene interconnects
EP1553625B1 (en) * 2004-01-12 2014-05-07 Infineon Technologies AG Method for fabrication of a contact structure
US6952052B1 (en) * 2004-03-30 2005-10-04 Advanced Micro Devices, Inc. Cu interconnects with composite barrier layers for wafer-to-wafer uniformity
US7686926B2 (en) 2004-05-26 2010-03-30 Applied Materials, Inc. Multi-step process for forming a metal barrier in a sputter reactor
JP2006148074A (ja) * 2004-10-19 2006-06-08 Tokyo Electron Ltd 成膜方法及びプラズマ成膜装置
US7229918B2 (en) * 2005-02-14 2007-06-12 Infineon Technologies Ag Nitrogen rich barrier layers and methods of fabrication thereof
KR100640662B1 (ko) * 2005-08-06 2006-11-01 삼성전자주식회사 장벽금속 스페이서를 구비하는 반도체 소자 및 그 제조방법
JP2007109894A (ja) * 2005-10-13 2007-04-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
WO2008028850A1 (en) * 2006-09-04 2008-03-13 Koninklijke Philips Electronics N.V. CuSiN/SiN DIFFUSION BARRIER FOR COPPER IN INTEGRATED-CIRCUIT DEVICES
KR100935193B1 (ko) * 2007-06-29 2010-01-06 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그의 형성방법
US8207060B2 (en) * 2007-12-18 2012-06-26 Byung Chun Yang High yield and high throughput method for the manufacture of integrated circuit devices of improved integrity, performance and reliability
JP5501586B2 (ja) * 2008-08-22 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8772158B2 (en) * 2012-07-20 2014-07-08 Globalfoundries Inc. Multi-layer barrier layer stacks for interconnect structures
US20160141250A1 (en) * 2014-11-17 2016-05-19 Qualcomm Incorporated Barrier structure
US9842805B2 (en) * 2015-09-24 2017-12-12 International Business Machines Corporation Drive-in Mn before copper plating
US10090195B2 (en) * 2015-10-21 2018-10-02 Globalfoundries Inc. Method including a formation of a diffusion barrier and semiconductor structure including a diffusion barrier
CN106611742B (zh) * 2015-10-26 2020-05-08 中芯国际集成电路制造(上海)有限公司 接触孔的形成方法
US9960118B2 (en) * 2016-01-20 2018-05-01 Globalfoundries Inc. Contact using multilayer liner
CN108109954B (zh) * 2016-11-25 2021-04-23 中芯国际集成电路制造(上海)有限公司 互连结构的制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346745B1 (en) * 1998-12-04 2002-02-12 Advanced Micro Devices, Inc. Cu-A1 combined interconnect system
US6342448B1 (en) * 2000-05-31 2002-01-29 Taiwan Semiconductor Manufacturing Company Method of fabricating barrier adhesion to low-k dielectric layers in a copper damascene process
CN102005411A (zh) * 2009-09-01 2011-04-06 中芯国际集成电路制造(上海)有限公司 阻挡层的形成方法

Also Published As

Publication number Publication date
US10937692B2 (en) 2021-03-02
CN107591357A (zh) 2018-01-16
US20180012797A1 (en) 2018-01-11
EP3267478A1 (en) 2018-01-10

Similar Documents

Publication Publication Date Title
CN107591357B (zh) 互连结构及其制造方法
US8178950B2 (en) Multilayered through a via
US9978677B2 (en) Contact via structure and fabricating method thereof
US9252267B2 (en) Method of forming stacked trench contacts and structures formed thereby
US20060024953A1 (en) Dual damascene diffusion barrier/liner process with selective via-to-trench-bottom recess
US7704886B2 (en) Multi-step Cu seed layer formation for improving sidewall coverage
US9177858B1 (en) Methods for fabricating integrated circuits including barrier layers for interconnect structures
US9666529B2 (en) Method and structure to reduce the electric field in semiconductor wiring interconnects
US6841468B2 (en) Method of forming a conductive barrier layer having improve adhesion and resistivity characteristics
US10090246B2 (en) Metal interconnect structure and fabrication method thereof
TW506017B (en) Manufacturing method for semiconductor device, and the semiconductor device
US20140138837A1 (en) Sandwiched diffusion barrier and metal liner for an interconnect structure
KR20170066297A (ko) 상호접속 구조물 및 상호접속 구조물의 형성 방법
US8227340B2 (en) Method for producing a copper connection between two sides of a substrate
US9490210B2 (en) Electrical interconnection structure and fabrication method thereof
CN107564850B (zh) 互连结构及其制造方法
US6583053B2 (en) Use of a sacrificial layer to facilitate metallization for small features
KR20200045563A (ko) 코발트로 기판 피처들을 충전하기 위한 방법들 및 장치
US8252690B2 (en) In situ Cu seed layer formation for improving sidewall coverage
US20030203615A1 (en) Method for depositing barrier layers in an opening
US20130224948A1 (en) Methods for deposition of tungsten in the fabrication of an integrated circuit
US9305840B2 (en) Cluster system for eliminating barrier overhang
US10381307B1 (en) Method of forming barrier layer over via, and via structure formed thereof
US20210375671A1 (en) Interconnect Structure with Partial Sidewall Liner
FR2789803A1 (fr) Procede de realisation d'une connexion metallique verticale dans un circuit integre

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant