CN117153813A - 高压隔离器件及其制作方法 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims abstract description 101
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 168
- 239000002184 metal Substances 0.000 claims abstract description 168
- 239000004020 conductor Substances 0.000 claims abstract description 87
- 238000000034 method Methods 0.000 claims abstract description 65
- 239000011810 insulating material Substances 0.000 claims abstract description 54
- 230000004888 barrier function Effects 0.000 claims description 50
- 238000005530 etching Methods 0.000 claims description 43
- 239000004065 semiconductor Substances 0.000 claims description 39
- 238000000151 deposition Methods 0.000 claims description 30
- 230000008021 deposition Effects 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 9
- 238000002161 passivation Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 283
- 208000037909 invasive meningococcal disease Diseases 0.000 description 34
- 238000010586 diagram Methods 0.000 description 16
- 230000000873 masking effect Effects 0.000 description 8
- 230000036961 partial effect Effects 0.000 description 6
- 101000864342 Homo sapiens Tyrosine-protein kinase BTK Proteins 0.000 description 5
- 102100029823 Tyrosine-protein kinase BTK Human genes 0.000 description 5
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 101000621427 Homo sapiens Wiskott-Aldrich syndrome protein Proteins 0.000 description 4
- 102100023034 Wiskott-Aldrich syndrome protein Human genes 0.000 description 4
- 102100032937 CD40 ligand Human genes 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 101000868215 Homo sapiens CD40 ligand Proteins 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000001351 cycling effect Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000011343 solid material Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本公开的实施例涉及高压隔离器件及其制作方法。例如，一种高压隔离器件，包括：第一金属层，具有彼此绝缘的第一部分和第二部分；第二金属层，位于第一金属层之上，并且具有彼此绝缘的第三部分和第四部分，第三部分与第一部分相对应，第四部分与第二部分相对应；以及电介质层，位于第一金属层与第二金属层之间，并且具有连通第一部分与第三部分的沟槽，其中在沟槽内布置有用于电连接第一部分与第三部分的导电材料，并且在布置有导电材料的沟槽中还填充有绝缘材料。本公开的实施例至少能够简化高压隔离器件的制作工艺。
Description
技术领域
本公开的实施例主要涉及半导体领域，并且更具体地，涉及高压隔离器件及其制作方法。
背景技术
高压隔离在汽车系统以及其他工业领域中十分常见，其通过隔离防护的方式可以消除高电压与接地电压之间的电位差对半导体元器件的不利影响。近年来，采用电容式或电感式的高压隔离器件变得越来越普遍。然而，传统的高压隔离器件的结构比较复杂，制作工艺中包含多次掩膜(mask)操作，因此增加了工艺难度和成本。如何提供一种具有简化结构并且便于制作的高压隔离器件是当前亟待解决的问题。
发明内容
根据本公开的示例实施例，提供了一种新的高压隔离器件制作方案。
在本公开的第一方面中，提供了一种高压隔离器件，包括：第一金属层，具有彼此绝缘的第一部分和第二部分；第二金属层，位于所述第一金属层之上，并且具有彼此绝缘的第三部分和第四部分，所述第三部分与所述第一部分相对应，所述第四部分与所述第二部分相对应；以及电介质层，位于所述第一金属层与所述第二金属层之间，并且具有连通所述第一部分与所述第三部分的沟槽，其中在所述沟槽内布置有用于电连接所述第一部分与所述第三部分的导电材料，并且在布置有所述导电材料的所述沟槽中还填充有绝缘材料。
在某些实施例中，所述第一金属层被布置为位于半导体衬底中的半导体器件及其布线上并且所述第一金属层的所述第一部分与所述半导体器件电连接。
在某些实施例中，所述沟槽被布置为将所述半导体器件及其布线电连接至焊盘，所述焊盘是所述第二金属层中裸露于其上表面的钝化层的部分。
在某些实施例中，所述第一金属层的所述第二部分与所述第二金属层的所述第四部分被布置为形成高压隔离电容和高压隔离电感中的至少一个。
在某些实施例中，所述导电材料至少包括：第一导电部，通过在所述沟槽的侧壁和底部上沉积而形成，以电连接所述第一部分与所述第三部分；以及第二导电部，通过所述绝缘材料与所述第一导电部至少部分地间隔，以电连接所述第一部分与所述第三部分。
在某些实施例中，所述导电材料是堆叠层，所述堆叠层包括：第一阻挡层，与所述沟槽侧壁和底部接触；第二阻挡层，与所述绝缘材料接触；以及导电金属层，位于所述第一阻挡层与所述第二阻挡层之间。
在某些实施例中，所述导电材料包括如下材料中的至少一种：钨、铝以及铜。
在某些实施例中，所述沟槽的与所述第一部分相连的开口的第一宽度小于或等于所述沟槽的与所述第三部分相连的开口的第二宽度。
在某些实施例中，所述沟槽的与所述第三部分相连的开口的第二宽度大于或等于0.25um。优选地，该第二宽度大于或等于0.5um。优选地，该第二宽度大于或等于1um。优选地，该第二宽度大于或等于2um。优选地，该第二宽度大于或等于5um。优选地，该第二宽度大于或等于10um。
在某些实施例中，所述电介质层的位于所述第二部分与所述第四部分之间的部分的厚度与所述高压隔离器件的耐压值相关联。
在某些实施例中，所述电介质层的位于所述第二部分与所述第四部分之间的部分的厚度在0.5um到20um的范围内。优选地，该厚度在0.6um到15um的范围内。优选地，该厚度在0.7um到10um的范围内。优选地，该厚度在0.6um到6um的范围内。优选地，该厚度在1um到3um的范围内。
在某些实施例中，所述电介质层的位于所述第二部分与所述第四部分之间的部分的厚度与所述沟槽的与所述第三部分相连的开口的第二宽度的比值小于3:1。
在某些实施例中，所述电介质层包括多层电介质。
在本公开的第二方面中，提供了一种电子器件，包括：如本公开的第一方面所述的高压隔离器件；以及附加高压隔离器件，其中所述附加高压隔离器件至少包括：第三金属层，与所述第二金属层的所述第四部分电连接；第四金属层，位于与所述半导体器件不同的附加半导体器件及其布线上并且与所述附加半导体器件电连接；以及附加电介质层，位于所述第三金属层与所述第四金属层之间。
在本公开的第三方面中，提供了一种制作高压隔离器件的方法，包括：在包含半导体器件及其布线的半导体衬底上通过沉积和蚀刻形成第一金属层，所述第一金属层具有彼此绝缘的第一部分和第二部分；在所述第一金属层上沉积电介质层；蚀刻所述电介质层，直至露出所述第一部分，以形成沟槽；至少沿所述沟槽的侧壁和底部布置导电材料；在所述沟槽中的由所述导电材料形成的腔体内至少填充绝缘材料；以及通过沉积和蚀刻形成第二金属层，所述第二金属层具有彼此绝缘的第三部分和第四部分，所述第三部分与所述第一部分相对应，所述第四部分与所述第二部分相对应，其中所述导电材料用于电连接所述第一部分与所述第三部分。
在某些实施例中，布置所述导电材料包括：沿所述沟槽的侧壁和底部沉积第一阻挡层；在所述第一阻挡层的露出表面上沉积导电金属层；以及在所述导电金属层的露出表面上沉积第二阻挡层。
在某些实施例中，布置所述导电材料包括：在形成所述沟槽的所述电介质层的露出表面上布置所述导电材料，其中所述导电材料是堆叠层，所述堆叠层包括：第一阻挡层，与所述沟槽侧壁和底部接触；第二阻挡层，与所述绝缘材料接触；以及导电金属层，位于所述第一阻挡层与所述第二阻挡层之间。
在某些实施例中，至少填充所述绝缘材料包括：在所述导电材料的露出表面上沉积所述绝缘材料。
在某些实施例中，形成所述第二金属层包括：通过平坦化工艺移除所述导电材料和所述绝缘材料的位于所述电介质层上方的部分，以露出所述电介质层；以及在所述电介质层上通过沉积和蚀刻形成所述第二金属层，所述第二金属层与所述导电材料电连接。
在某些实施例中，蚀刻所述电介质层包括：在所述电介质层上沉积硬掩膜层；在所述硬掩膜层上沉积光刻胶层，所述光刻胶层被显影，以定义用于形成所述沟槽的蚀刻位置；在所述蚀刻位置处蚀刻所述硬掩膜层；移除所述光刻胶层；以及通过蚀刻被经蚀刻的所述硬掩膜层覆盖的所述电介质层，形成所述沟槽。
在某些实施例中，形成所述第二金属层包括：通过平坦化工艺移除所述导电材料和所述绝缘材料的位于所述硬掩膜层上方的部分；移除所述硬掩膜；以及在所述电介质层上通过沉积和蚀刻形成所述第二金属层，所述第二金属层与所述导电材料电连接。
在某些实施例中，至少填充所述绝缘材料包括：沿布置的所述导电材料的侧壁和底部布置附加绝缘材料；回蚀所述附加绝缘材料，以至少露出所述导电材料；以及沿露出的所述导电材料以及所述附加绝缘材料的侧壁和顶部布置附加导电材料。
在某些实施例中，所述绝缘材料与所述附加绝缘材料为相同材料，并且所述导电材料与所述附加导电材料为相同材料。
在某些实施例中，形成所述第一金属层包括：在所述半导体衬底上形成金属层；在所述金属层上沉积阻挡层；通过蚀刻工艺移除所述阻挡层的一部分，以剩余所述阻挡层的在用于形成所述沟槽的蚀刻位置附近的另一部分；以及通过蚀刻工艺将所述金属层形成为所述第一金属层的所述第一部分和所述第二部分，所述阻挡层的所述另一部分位于所述第一部分上。
在某些实施例中，所述沟槽的与所述第一部分相连的开口的第一宽度小于或等于所述沟槽的与所述第三部分相连的开口的第二宽度。
在某些实施例中，所述沟槽的与所述第三部分相连的开口的第二宽度大于或等于0.25um。优选地，该第二宽度大于或等于0.5um。优选地，该第二宽度大于或等于1um。优选地，该第二宽度大于或等于2um。优选地，该第二宽度大于或等于5um。优选地，该第二宽度大于或等于10um。
在某些实施例中，所述电介质层的位于所述第二部分与所述第四部分之间的部分的厚度与所述高压隔离器件的耐压值相关联。
在某些实施例中，所述电介质层的位于所述第二部分与所述第四部分之间的部分的厚度在0.5um到20um的范围内。优选地，该厚度在0.6um到15um的范围内。优选地，该厚度在0.7um到10um的范围内。优选地，该厚度在0.6um到6um的范围内。优选地，该厚度在1um到3um的范围内。
在某些实施例中，所述电介质层的位于所述第二部分与所述第四部分之间的部分的厚度与所述沟槽的与所述第三部分相连的开口的第二宽度的比值小于3:1。
在某些实施例中，所述电介质层的厚度大于6um，且所述沟槽的与所述第三部分相连的开口的第二宽度大于3um。
在某些实施例中，所述电介质层包括经平坦化的多层电介质。
提供发明内容部分是为了以简化的形式来介绍一系列概念，它们在下文的具体实施方式中将被进一步描述。发明内容部分不旨在标识本公开的关键特征或必要特征，也不旨在限制本公开的范围。本公开的其它特征将通过以下的描述变得容易理解。
附图说明
结合附图并参考以下详细说明，本公开各实施例的上述和其他特征、优点及方面将变得更加明显。在附图中，相同或相似的附图标注表示相同或相似的元素，其中：
图1A示出了传统的基于八次掩膜工艺的高压隔离器件的示意图；
图1B示出了传统的基于五次掩膜工艺的高压隔离器件的示意图；
图2示出了根据本公开的实施例的高压隔离器件的示意图；
图3示出了根据本公开的实施例的制作高压隔离器件的过程的流程图；
图4A至图4F示出了根据本公开的实施例的制作高压隔离器件的各个阶段的示意图；
图5A至图5E示出了根据本公开的另一实施例的制作高压隔离器件的部分阶段的示意图；
图6A至图6B示出了根据本公开的又一实施例的制作高压隔离器件的部分阶段的示意图；
图7A至图7D示出了根据本公开的再一实施例的制作高压隔离器件的部分阶段的示意图；以及
图8示出了包含根据本公开的实施例的高压隔离器件的电子器件的示意图。
具体实施方式
下面将参照附图更详细地描述本公开的实施例。虽然附图中显示了本公开的某些实施例，然而应当理解的是，本公开可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本公开。应当理解的是，本公开的附图及实施例仅用于示例性作用，并非用于限制本公开的保护范围。
在本公开的实施例的描述中，术语“包括”及其类似用语应当理解为开放性包含，即“包括但不限于”。术语“基于”应当理解为“至少部分地基于”。术语“一个实施例”或“该实施例”应当理解为“至少一个实施例”。术语“第一”、“第二”等可以指代不同的或相同的对象。下文还可能包括其他明确的和隐含的定义。
方向术语(诸如“顶部”、“底部”、“上方”、“下方”、“前方”、“后方”、“头部”、“尾部”、“之上”、“之下”等)可参考所描述的附图和/或元件的方向使用。因为实施例可以多种不同的方向定位，所以方向术语用于说明的目的而不用于限制。在一些实例中，只要保持元件之间的一般方向关系及其一般目的，就可以基于实施例的定向来用等效的方向术语交换方向术语。
在本公开中，包括序号的表述(诸如“第一”、“第二”等)可修改各种元件。然而，这些元件不限于上述表述。例如，上述表述不限制元件的顺序和/或重要性。上述表述仅用于区分一个元件与其他元件。
应理解，当一个元件被称为“连接”或“耦合”到另一元件时，其可以直接连接或耦合到另一元件，或者可以存在中间元件。相反，当一个元件被称为与另一元件“直接连接”或“直接耦合”时，不存在中间元件。用于描述元件之间关系的其他词语应以类似方式解释(例如，“之间”与“直接之间”、“相邻”与“直接相邻”等)。
在本文描述或附图所示的实施例中，任何直接电气连接或耦合(即，没有额外中间元件的任何连接或耦合)也可通过间接连接或耦合(即，与一个或多个额外中间元件的连接或耦合)实施，反之亦然，只要基本上保持连接或耦合的一般目的即可。
如上文所描述的，随着半导体技术的不断发展，采用电容式或电感式的高压隔离器件变得越来越普遍。应理解，高压隔离器件通常利用厚度较大的电介质层使两个金属层形成隔离电容，从而获得耐压的特性。另一方面，设计人员还通过多次掩膜蚀刻工艺在电介质层中形成用于导电的通孔，从而使电介质层两侧电互连，通孔的直径为0.1至0.4um。因此，可以在低压域的电子器件电互连并且高压域的电子器件电互连的同时，实现高压域与低压域的电隔离。
然而，传统的高压隔离器件存在结构复杂、工艺繁琐的问题。
图1A示出了传统的基于八次掩膜工艺实现电连接的高压隔离器件100A的示意图。如图1A所示，高压隔离器件100A的金属层MT1包含两个部分101和102，并且金属层MT4包含两个部分105和106。如上所述，金属层MT1的部分102与金属层MT2的部分106以及其间填充的电介质层(或称为“金属间电介质”)IMD1、IMD2和IMD3用于形成隔离电容。相应地，设计人员通过在金属层MT1的部分101与金属层MT2的部分105之间布置多个通孔以及多个金属层来实现金属层MT1的部分101与金属层MT2的部分105的电连接。
具体地，在形成金属层MT1之后，可以在其上沉积电介质层IMD1，并通过两次掩膜工艺在电介质层IMD1的相应位置处形成通孔V1和通孔V2。应理解，通孔中通常填充有用于实现电连接的导电材料。之后，可以通过一次掩膜工艺在形成有通孔V1和通孔V2的电介质层IMD1上形成金属层MT2的部分103。之后，可以类似地在金属层MT2以及电介质层IMD1上沉积电介质层IMD2，并且继续通过两次掩膜工艺在电介质层IMD2的相应位置处形成图1A中多个通孔。进一步地，可以通过一次掩膜工艺在形成有多个通孔的电介质层IMD2上形成金属层MT3的部分104，并在金属层MT3以及电介质层IMD2上沉积电介质层IMD3。类似地，可以通过两次掩膜工艺在电介质层IMD3的相应位置处形成图1A中多个通孔。通过至少包括上述八次掩膜工艺来实现101和105部分的电连接，可以形成一侧具备电连接功能并且另一侧具备电隔离功能的隔离器件。如上所述，该传统的高压隔离器件结构复杂，并且由于制作工艺繁琐，制作的通孔中可能存在断路，从而影响金属层MT1的部分101与金属层MT2的部分105的电连接。
为了解决上述问题，设计人员对上述传统的隔离器件进行了改进。图1B示出了传统的基于五次掩膜工艺实现电连接的高压隔离器件100B的示意图。与图1A类似地，图1B中的高压隔离器件100B的金属层MT1包含两个部分101和102，并且金属层MT4包含两个部分105和106。图1B与图1A的区别在于，图1B中的金属层MT1与金属层MT2之间、金属层MT2与金属层MT3之间、以及金属层MT3与金属层MT4之间均是采用一次掩膜工艺形成的通孔，例如，通孔V3。然而，图1B的传统的隔离器件仍然需要至少包括五次掩膜(通孔、金属层、通孔、金属层、通孔)工艺来形成。因此，图1B的隔离器件实际上仍然存在图1A中的隔离器件的同样问题。
为了解决上述问题，本公开提供了一种新颖的高压隔离器件。该高压隔离器件的制作工艺仅需一次掩膜即可实现。为了详细描述本公开的实施例，现参照图2描述该高压隔离器件的结构。图2示出了根据本公开的实施例的高压隔离器件200的示意图。
如图2所示，高压隔离器件200可以包括第一金属层MT1。在某些实施例中，第一金属层MT1可以至少具有彼此绝缘的第一部分201和第二部分202。此外，高压隔离器件200还可以包括第二金属层MT2。在某些实施例中，第二金属层MT2可以被布置为位于第一金属层MT1之上，并且可以至少具有彼此绝缘的第三部分203和第四部分204。应理解，第三部分203可以与第一部分201相对应，并且第四部分204可以与第二部分202相对应。在某些实施例中，第三部分203可以位于第一部分201的正上方，并且第四部分204可以位于第二部分202的正上方。备选地或附加地，第三部分203也可以被设置为不位于第一部分201的正上方。
此外，高压隔离器件200还可以包括电介质层IMD，其位于第一金属层MT1与第二金属层MT2之间，并且具有连通第一部分201与第三部分203的沟槽。在某些实施例中，在沟槽内布置有用于电连接第一部分201与第三部分203的导电材料CO1，并且在布置有导电材料CO1的沟槽中还填充有绝缘材料IN1。在某些实施例中，该导电材料CO1可以如图2所示沿该沟槽的侧壁和底部布置。以此方式，第一部分201与第三部分203之间可以获得导电性良好的电连接，并且由于仅需要蚀刻一个沟槽并且金属层MT1与金属层MT2之间没有设置其他金属层，故制作高压隔离器件200的过程仅需要一次掩膜工艺。此外，与传统的较容易产生断路的通孔相比，图2中的导电材料CO1围绕沟槽的侧壁进行布置，这使得第一部分201与第三部分203之间的导电材料CO1横截面面积比传统的通孔横截面面积更大，从而使得导电材料的制作更加容易，导电材料CO1不容易出现残缺，即便导电材料CO1的某处出现残缺，也不影响整体的导电性能。另外，此结构相对于导电材料CO1填满整个沟槽的结构来说，应力更小，成本也更低。
在某些实施例中，第一金属层MT1可以被布置为位于半导体衬底中的半导体器件及其布线上方并且第一金属层MT1的第一部分201与该半导体器件电连接。作为示例，该半导体器件可以是诸如MOS晶体管，故第一金属层MT1可以被布置为位于半导体衬底中的MOS晶体管及其金属布线上。以此方式，第一金属层MT1下方的诸如MOS晶体管的半导体器件可以通过第一金属层MT1的第一部分201以及导电材料CO1电连接至第二金属层MT2的第三部分203。
在某些实施例中，该沟槽可以被布置为将半导体器件及其布线电连接至焊盘，该焊盘是第二金属层MT2中裸露于其上表面的钝化层的部分。
在某些实施例中，第一金属层MT1的第二部分202与第二金属层MT2的第四部分204可以被布置为形成高压隔离电容或高压隔离电感中。应理解，由于电介质层IMD的存在，第一金属层MT1的第二部分202与第二金属层MT2的第四部分204是相互绝缘地，因此，第二部分202、电介质层IMD、以及第四部分204至少可以形成隔离电容单元。
在某些实施例中，该导电材料可以被设置为至少包括：第一导电部，通过在沟槽的侧壁和底部上沉积而形成，以电连接第一部分201与第三部分203；以及第二导电部，通过绝缘材料与第一导电部至少部分地间隔，以电连接第一部分201与第三部分203。应理解，图2中并未示出该实施例的细节，下文将参考图6A和图6B详细描述形成该实施例的结构的过程。
在某些实施例中，导电材料CO1可以是堆叠层，作为示例，该堆叠层可以包括第一阻挡层，该第一阻挡层与沟槽的侧壁和底部接触。此外，该堆叠层还可以包括第二阻挡层，该第二阻挡层与绝缘材料IN1接触。此外，该堆叠层还可以包括导电金属层，位于所述第一阻挡层与所述第二阻挡层之间。例如，导电材料CO1可以是由TiN/W/TiN构成的对叠层。优选地，为了减轻金属层的应力，还可以在堆叠层上再布置一层阻挡层，用作后续对绝缘材料IN1的平坦化工艺的阻挡层，以阻止平坦化工艺步骤对堆叠层可能造成的损坏。
在某些实施例中，导电材料CO1可以包括钨、铝、铜等。在又一实施例中，第一阻挡层和第二阻挡层的材料可以是氮化钛。在另一实施例中，堆叠层上还可以额外布置一个阻挡层，该阻挡层可以是SN、SiON或SixO(氮化硅、氮氧化硅、或硅的氧化物)中的一种，其可以被用作后续平坦化操作的保护层，且可以被用作应力缓解层。
应理解，绝缘材料IN1可以是诸如氧化硅的固体材料，也可以是诸如空气的气体材料。优选地，可以填充包含气隙(air gap)的固体绝缘材料，以减轻较厚的电介质层IMD带来的应力。
在某些实施例中，沟槽的与第一部分201相连的开口的第一宽度小于或等于沟槽的与第三部分203相连的开口的第二宽度。
在某些实施例中，沟槽的与第三部分203相连的开口的第二宽度大于或等于0.25um。优选地，该第二宽度大于或等于0.5um。优选地，该第二宽度大于或等于1um。优选地，该第二宽度大于或等于2um。优选地，该第二宽度大于或等于5um。优选地，该第二宽度大于或等于10um。应理解，沟槽的开口宽度可以被设计为使得沟槽的深度/宽度纵横比能够保证传统的干法蚀刻或其他蚀刻工艺能够适用于沟槽的掩膜或蚀刻工艺，例如，沟槽的开口宽度可以被设计为使得沟槽的深度/宽度纵横比小于3:1，这样，一方面，沟槽可以使得第一部分201和第三部分203的电连接性能优异，且同时沟槽所占用的面积较小。
在某些实施例中，电介质层IMD的位于第二部分202与第四部分204之间的部分的厚度与高压隔离器件200的耐压值相关联。应理解，该厚度的值越大，高压隔离器件200的耐压值就越高。
在某些实施例中，电介质层IMD的位于第二部分202与第四部分204之间的部分的厚度在0.5um到20um的范围内。优选地，该厚度在0.6um到15um的范围内。优选地，该厚度在0.7um到10um的范围内。优选地，该厚度在0.6um到6um的范围内。优选地，该厚度在1um到3um的范围内。
在某些实施例中，电介质层IMD的位于第二部分202与第四部分204之间的部分的厚度与沟槽的与第三部分203相连的开口的第二宽度的比值小于3:1。
本领域技术人员应当理解，在本公开的某些实施例中，对于电介质层IMD的厚度、沟槽的深度/宽度纵横比的选择，使得选择的沟槽开口宽度可以比相同工艺下的通孔宽度更大。这使得本公开的沟槽结构可以直接实现第一金属层MT1的第一部分201和第二金属层MT2的第三部分203的电连接，而不必像图1A和1B所示的结构，需要在第一部分201和第三部分203之间纵向地形成多个通孔和多层金属层(如MT3和MT4)才能实现第一部分201和第三部分203间的电连接。
在某些实施例中，电介质层IMD包括多层电介质。作为示例，可以通过沉积一层电介质并对该层电介质进行诸如化学机械抛光(Chemical Mechanical Polishing，CMP)的平坦化工艺来形成多层电介质中的一层，并通过循环上述操作形成包含多层电介质的电介质层IMD。
上文描述的技术方案仅用于示例，而非限制本发明。应理解，还可以按照其他方式和连接关系来布置整个高压隔离器件。为了更清楚地解释上述方案的原理，下文将参考图3来更详细描述本公开的上述高压隔离器件的制作过程。此外，下文还将参考图4A至图4F来详细描述制作高压隔离器件的各个阶段。
图3示出了根据本公开的实施例的制作高压隔离器件的过程300的流程图。图4A至图4F示出了根据本公开的实施例的制作高压隔离器件的各个阶段的示意图。为了便于理解，在下文描述中提及的具体实例均是示例性的，并不用于限定本公开的保护范围。
在框301，可以在包含半导体器件及其布线的半导体衬底上通过沉积和蚀刻形成第一金属层MT1，该第一金属层MT1可以至少具有彼此绝缘的第一部分201和第二部分202。
在框302，如图4A所示，可以在第一金属层MT1上沉积电介质层IMD。在某些实施例中，电介质层IMD包括多层电介质。作为示例，可以通过沉积一层电介质并对该层电介质进行诸如CMP的平坦化工艺来形成多层电介质中的一层，并通过循环上述操作形成包含多层电介质的电介质层IMD。
在框303，如图4B所示，可以蚀刻电介质层IMD，直至露出第一部分201，以形成沟槽TR1。
在框304，如图4C所示，可以至少沿沟槽TR1的侧壁和底部布置导电材料CO1。在某些实施例中，导电材料CO1可以是堆叠层，作为示例，该堆叠层可以包括第一阻挡层，该第一阻挡层与沟槽的侧壁和底部接触。此外，该堆叠层还可以包括第二阻挡层，该第二阻挡层与绝缘材料IN1接触。此外，该堆叠层还可以包括导电金属层，位于所述第一阻挡层与所述第二阻挡层之间。在某些实施例中，导电材料CO1可以包括钨、铝、铜等。
在框305，如图4D所示，可以至少在沟槽TR1中的由导电材料CO1形成的腔体内填充绝缘材料IN1。
在框306，如图4F所示，可以通过沉积和蚀刻形成第二金属层MT2，该第二金属层MT2具有彼此绝缘的第三部分203和第四部分204。应理解，第三部分203可以与第一部分201相对应，并且第四部分204可以与第二部分202相对应。在某些实施例中，第三部分203可以位于第一部分201的正下方，并且第四部分204可以位于第二部分202的正下方。备选地或附加地，第三部分203也可以被设置为不位于第一部分201的正下方。
在某些实施例中，为了形成第二金属层MT2，如图4E所示，可以通过平坦化工艺移除导电材料CO1和绝缘材料IN1的位于电介质层IMD上方的部分，以露出电介质层IMD，并且在电介质层IMD上通过沉积和蚀刻形成第二金属层MT2，第二金属层MT2与导电材料CO1电连接。优选地，在执行上述平坦化工艺之前，可以增加一张掩膜(该掩膜可以具有线宽大、等级低的特点，以便降低制造成本)来覆盖沟槽区域。由此，其他区域先被刻蚀至上述用于平坦化工艺的阻挡层，然后通过诸如CMP进行磨平，从而提高整个电介质层IMD的平坦度，提高隔离电容的制作精度。
在某些实施例中，为了布置导电材料CO1，可以首先沿沟槽TR1的侧壁和底部沉积第一阻挡层，并且在第一阻挡层的露出表面上沉积导电金属层，进而在导电金属层的露出表面上沉积第二阻挡层。应理解，第一阻挡层和第二阻挡层用于阻止位置其间的导电金属层扩散。
在某些实施例中，为了布置导电材料CO1，可以在形成沟槽TR1的电介质层IMD的露出表面上布置导电材料CO1。
在某些实施例中，为了填充绝缘材料IN1，可以在导电材料CO1的露出表面上沉积绝缘材料IN1。应理解，绝缘材料IN1可以是诸如氧化硅的固体材料，也可以是诸如空气的气体材料。优选地，可以填充包含气隙(air gap)的固体绝缘材料，以减轻较厚的电介质层IMD带来的应力。
在某些实施例中，沟槽TR1的与第一部分201相连的开口的第一宽度小于或等于沟槽TR1的与第三部分203相连的开口的第二宽度。
在某些实施例中，沟槽TR1的与第三部分203相连的开口的第二宽度大于或等于0.25um。优选地，该第二宽度大于或等于0.5um。优选地，该第二宽度大于或等于1um。优选地，该第二宽度大于或等于2um。优选地，该第二宽度大于或等于5um。优选地，该第二宽度大于或等于10um。
在某些实施例中，电介质层IMD的位于第二部分202与第四部分204之间的部分的厚度与正在制作的高压隔离器件的耐压值相关联。
在某些实施例中，电介质层IMD的位于第二部分202与第四部分204之间的部分的厚度在0.5um到20um的范围内。优选地，该厚度在0.6um到15um的范围内。优选地，该厚度在0.7um到10um的范围内。优选地，该厚度在0.6um到6um的范围内。优选地，该厚度在1um到3um的范围内。
在某些实施例中，电介质层IMD的位于第二部分202与第四部分204之间的部分的厚度与沟槽的与第三部分203相连的开口的第二宽度的比值可以小于3:1。
在某些实施例中，电介质层IMD的厚度可以大于6um，且沟槽的与第三部分203相连的开口的第二宽度可以大于3um。
上文描述了本公开的主要实施例，然而，上述实施例并不用于限制本公开的保护范围。本公开的实施例还可以存在多种变形。
图5A至图5E示出了根据本公开的另一实施例的制作高压隔离器件的部分阶段的示意图。
如图5A所示，在沉积电介质层IMD之后，可以在电介质层IMD上依次沉积硬掩膜层HM和光刻胶层PR。之后，如图5B所示，光刻胶层PR可以被显影，并且可以利用经显影的光刻胶层蚀刻硬掩膜层HM，从而可以露出用于形成沟槽的蚀刻位置EP。
在图5C中，可以移除光刻胶层，并且在蚀刻位置EP处蚀刻硬掩膜层HM，进而通过蚀刻被经蚀刻的硬掩膜层HM覆盖的电介质层IMD，形成沟槽。
之后，如图5D所示，并且与图4C类似地，沉积导电材料CO1，并且进一步在图5E中沉积绝缘材料IN1，进而通过平坦化工艺移除部分导电材料CO1和绝缘材料IN1以及硬掩膜层HM，以露出电介质层IMD。由此可以利用最初布置的硬掩膜层HM保护电介质层IMD，从而降低工艺难度。最终，可以在电介质层IMD上通过沉积和蚀刻形成第二金属层MT1，并且第二金属层MT1与导电材料CO1电连接。
此外，图6A至图6B示出了根据本公开的又一实施例的制作高压隔离器件的部分阶段的示意图。
应理解，除了上文实施例中的在导电材料CO1限定的沟槽内部全部填充绝缘材料IN1的方式外，还可以通过图6A以及图6B所示的工艺来实现导电材料与绝缘材料的布置。
如图6A所示，在沿沟槽的侧壁和底部布置了导电材料CO1之后，可以在导电材料CO1的的侧壁和底部(即，露出表面)上沉积绝缘材料IN1或其他绝缘材料，并且通过回蚀工艺使绝缘材料仅沿沟槽的内壁布置。之后，如图6B所示，可以沿露出的导电材料CO1的底部以及绝缘材料的侧壁和顶部布置导电材料CO2。应理解，导电材料CO1与导电材料CO2可以为相同材料。除了图6B所示的导电材料的布置方式之外，通过在导电材料之间布置或夹置绝缘材料的其他方式均适用于本实施例。以此方式，可以在保证第一部分与第三部分的电连接性的同时，改善高压隔离器件内部的应力。
此外，图7A至图7D示出了根据本公开的再一实施例的制作高压隔离器件的部分阶段的示意图。作为示例，在形成第一金属层MT1时，可以通过在其上添加一个阻挡层，从而防止在后续的沟槽蚀刻的过程中损坏下部的金属层，尤其是第一金属层MT1的第一部分201。
如图7A所示，形成第一金属层MT1(例如，在半导体衬底上形成)，并且在其上形成阻挡层702。之后，如图7B所示，通过蚀刻工艺移除阻挡层702的一部分，以剩余阻挡层702的在用于形成沟槽的蚀刻位置附近的另一部分，并且通过蚀刻工艺将第一金属层MT1形成为第一部分201和第二部分202。应理解，剩余的部分阻挡层702位于第一部分201上。之后，形成电介质层IMD。
接下来，执行沟槽蚀刻工艺。如图7C所示，阻挡层702可以放置第一部分201不被蚀刻工艺损坏。剩余的阻挡层702可以通过对应的蚀刻工艺移除。
为了更直观地示出本公开的应用环境，本公开将结合图8详细描述两个高压隔离器件的组合使用。图8示出了包含根据本公开的实施例的高压隔离器件的电子器件800的示意图。
在图8中，电子器件800可以包括位于图8左侧的高压隔离器件。如图8所示，该高压隔离器件可以包括第一金属层MT1，并且第一金属层MT1可以至少具有彼此绝缘的第一部分801和第二部分802。此外，高压隔离器件还可以包括第二金属层MT2，并且第二金属层MT2可以被布置为位于第一金属层MT1之上，且可以至少具有彼此绝缘的第三部分803和第四部分804。
附加地，高压隔离器件还可以包括电介质层IMD，其位于第一金属层MT1与第二金属层MT2之间，并且具有连通第一部分801与第三部分803的沟槽。在某些实施例中，沿该沟槽的侧壁和底部布置有用于电连接第一部分801与第三部分803的导电材料CO1，并且在布置有导电材料CO1的沟槽中还填充有绝缘材料IN1。在某些实施例中，第一金属层MT1可以被布置为位于半导体衬底中的半导体器件810及其布线上方并且第一金属层MT1的第一部分801与该半导体器件810电连接。
此外，电子器件800还可以包括位于图8右侧的附加高压隔离器件。该附加高压隔离器件可以至少包括：第三金属层，该第三金属层与第二金属层MT2的第四部分804电连接；第四金属层，该第四金属层位于与半导体器件810不同的附加半导体器件820及其布线上并且与附加半导体器件820电连接；以及附加电介质层IMD，位于第三金属层与第四金属层之间。应理解，在此布置中，包含第一部分801、第二部分802、以及第三部分803的电压域与包含第四部分804以及与第四部分804电连接的第三金属层的电压域不同，且包含第四金属层的部分807和808、第三金属层的部分806的电压域与包含第四部分804以及与第四部分804电连接的第三金属层的电压域不同，从而实现了801/802/803所在电压域与806/807/808所在电压域的电隔离。
在某些实施例中，如图8所示，第三金属层可以与第二金属层MT2相同，并且第四金属层可以与第一金属层MT1相同。第三金属层的部分805与第四金属层的部分807可以形成隔离电容，并且与左侧的高压隔离器件类似地，第三金属层的部分806与第四金属层的部分808通过导电材料CO2电连接，并且导电材料CO2中类似地填充有绝缘材料IN2。应理解，在此布置中，包含第一部分801以及第三部分803的电压域与包含部分808以及部分806的电压域不同，从而实现了两个电压域的电隔离。
综上所述，本公开通过一次掩膜工艺在绝缘电介质层中创建一个沟槽，从而实现了电介质层上下两侧的电连接。与传统的高压隔离器件相比，本公开的高压隔离器件结构简单，制作工艺也不复杂，显著节省了制造成本，提升了器件的使用寿命和可靠性。
在不损害基本原理的情况下，可以相对于已经仅以示例的方式描述的内容变化细节和实施例，甚至显著地变化细节和实施例，而不脱离保护范围。
权利要求是本文中提供的关于实施例的技术教导的组成部分。
保护范围由所附权利要求确定。
Claims (23)
1.一种高压隔离器件，包括：
第一金属层，具有彼此绝缘的第一部分和第二部分；
第二金属层，位于所述第一金属层之上，并且具有彼此绝缘的第三部分和第四部分，所述第三部分与所述第一部分相对应，所述第四部分与所述第二部分相对应；以及
电介质层，位于所述第一金属层与所述第二金属层之间，并且具有连通所述第一部分与所述第三部分的沟槽，
其中在所述沟槽内布置有用于电连接所述第一部分与所述第三部分的导电材料，并且在布置有所述导电材料的所述沟槽中还填充有绝缘材料。
2.根据权利要求1所述的高压隔离器件，其中所述第一金属层被布置为位于半导体衬底中的半导体器件及其布线上并且所述第一金属层的所述第一部分与所述半导体器件电连接。
3.根据权利要求2所述的高压隔离器件，其中所述沟槽被布置为将所述半导体器件及其布线电连接至焊盘，所述焊盘是所述第二金属层中裸露于其上表面的钝化层的部分。
4.根据权利要求1所述的高压隔离器件，其中所述第一金属层的所述第二部分与所述第二金属层的所述第四部分被布置为形成高压隔离电容和高压隔离电感中的一个。
5.根据权利要求1所述的高压隔离器件，其中所述导电材料至少包括：
第一导电部，通过在所述沟槽的侧壁和底部上沉积而形成，以电连接所述第一部分与所述第三部分；以及
第二导电部，通过所述绝缘材料与所述第一导电部至少部分地间隔，以电连接所述第一部分与所述第三部分。
6.根据权利要求1所述的高压隔离器件，其中所述沟槽的与所述第三部分相连的开口的第二宽度大于或等于0.25um。
7.根据权利要求1所述的高压隔离器件，其中所述电介质层的位于所述第二部分与所述第四部分之间的部分的厚度与所述高压隔离器件的耐压值相关联。
8.根据权利要求1所述的高压隔离器件，其中所述电介质层的位于所述第二部分与所述第四部分之间的部分的厚度在0.5um到20um的范围内。
9.根据权利要求1所述的高压隔离器件，其中所述电介质层的位于所述第二部分与所述第四部分之间的部分的厚度与所述沟槽的与所述第三部分相连的开口的第二宽度的比值小于3:1。
10.一种电子器件，包括：
如权利要求2至9中任一项所述的高压隔离器件；以及
附加高压隔离器件，
其中所述附加高压隔离器件至少包括：
第三金属层，与所述第二金属层的所述第四部分电连接；
第四金属层，位于与所述半导体器件不同的附加半导体器件及其布线上并且与所述附加半导体器件电连接；以及
附加电介质层，位于所述第三金属层与所述第四金属层之间。
11.一种制作高压隔离器件的方法，包括：
在包含半导体器件及其布线的半导体衬底上通过沉积和蚀刻形成第一金属层，所述第一金属层具有彼此绝缘的第一部分和第二部分；
在所述第一金属层上沉积电介质层；
蚀刻所述电介质层，直至露出所述第一部分，以形成沟槽；
至少沿所述沟槽的侧壁和底部布置导电材料；
在所述沟槽中的由所述导电材料形成的腔体内至少填充绝缘材料；以及
通过沉积和蚀刻形成第二金属层，所述第二金属层具有彼此绝缘的第三部分和第四部分，所述第三部分与所述第一部分相对应，所述第四部分与所述第二部分相对应，
其中所述导电材料用于电连接所述第一部分与所述第三部分。
12.根据权利要求11所述的方法，其中布置所述导电材料包括：
在形成所述沟槽的所述电介质层的露出表面上布置所述导电材料，
其中所述导电材料是堆叠层，所述堆叠层包括：
第一阻挡层，与所述沟槽侧壁和底部接触；
第二阻挡层，与所述绝缘材料接触；以及
导电金属层，位于所述第一阻挡层与所述第二阻挡层之间。
13.根据权利要求12所述的方法，其中至少填充所述绝缘材料包括：
在所述导电材料的露出表面上沉积所述绝缘材料。
14.根据权利要求13所述的方法，其中形成所述第二金属层包括：
通过平坦化工艺移除所述导电材料和所述绝缘材料的位于所述电介质层上方的部分，以露出所述电介质层；以及
在所述电介质层上通过沉积和蚀刻形成所述第二金属层，所述第二金属层与所述导电材料电连接。
15.根据权利要求11所述的方法，其中蚀刻所述电介质层包括：
在所述电介质层上沉积硬掩膜层；
在所述硬掩膜层上沉积光刻胶层，所述光刻胶层被显影，以定义用于形成所述沟槽的蚀刻位置；
移除所述光刻胶层；
在所述蚀刻位置处蚀刻所述硬掩膜层；以及
通过蚀刻被经蚀刻的所述硬掩膜层覆盖的所述电介质层，形成所述沟槽。
16.根据权利要求15所述的方法，其中形成所述第二金属层包括：
通过平坦化工艺移除所述导电材料和所述绝缘材料的位于所述硬掩膜层上方的部分；
移除所述硬掩膜；以及
在所述电介质层上通过沉积和蚀刻形成所述第二金属层，所述第二金属层与所述导电材料电连接。
17.根据权利要求11所述的方法，其中至少填充所述绝缘材料包括：
沿布置的所述导电材料的侧壁和底部布置附加绝缘材料；
回蚀所述附加绝缘材料，以至少露出所述导电材料的底部；以及
沿露出的所述导电材料的底部以及所述附加绝缘材料的侧壁和顶部布置附加导电材料。
18.根据权利要求17所述的方法，其中所述绝缘材料与所述附加绝缘材料为相同材料，并且所述导电材料与所述附加导电材料为相同材料。
19.根据权利要求11所述的方法，其中形成所述第一金属层包括：
在所述半导体衬底上形成金属层；
在所述金属层上沉积阻挡层；
通过蚀刻工艺移除所述阻挡层的一部分，以剩余所述阻挡层的在用于形成所述沟槽的蚀刻位置附近的另一部分；以及
通过蚀刻工艺将所述金属层形成为所述第一金属层的所述第一部分和所述第二部分，所述阻挡层的所述另一部分位于所述第一部分上。
20.根据权利要求11所述的方法，其中所述电介质层的位于所述第二部分与所述第四部分之间的部分的厚度与所述高压隔离器件的耐压值相关联。
21.根据权利要求11所述的方法，其中所述电介质层的位于所述第二部分与所述第四部分之间的部分的厚度在0.5um到20um的范围内。
22.根据权利要求11所述的方法，其中所述电介质层的位于所述第二部分与所述第四部分之间的部分的厚度与所述沟槽的与所述第三部分相连的开口的第二宽度的比值小于3:1。
23.根据权利要求11所述的方法，其中所述电介质层的厚度大于6um，且所述沟槽的与所述第三部分相连的开口的第二宽度大于3um。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210573812.XA CN117153813A (zh) | 2022-05-24 | 2022-05-24 | 高压隔离器件及其制作方法 |
| PCT/CN2023/090656 WO2023226667A1 (zh) | 2022-05-24 | 2023-04-25 | 高压隔离器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210573812.XA CN117153813A (zh) | 2022-05-24 | 2022-05-24 | 高压隔离器件及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117153813A true CN117153813A (zh) | 2023-12-01 |
Family
ID=88897419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210573812.XA Pending CN117153813A (zh) | 2022-05-24 | 2022-05-24 | 高压隔离器件及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN117153813A (zh) |
| WO (1) | WO2023226667A1 (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020055887A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 소자의 금속 배선 및 커패시터 제조 방법 |
| JP2003142579A (ja) * | 2001-11-07 | 2003-05-16 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
| CN100539016C (zh) * | 2007-04-24 | 2009-09-09 | 中芯国际集成电路制造(上海)有限公司 | 金属-绝缘体-金属电容器及其制造方法 |
| CN107591357B (zh) * | 2016-07-07 | 2020-09-04 | 中芯国际集成电路制造(北京)有限公司 | 互连结构及其制造方法 |
| US11011469B2 (en) * | 2018-07-24 | 2021-05-18 | Samsung Electronics Co., Ltd. | Semiconductor device |
-
2022
- 2022-05-24 CN CN202210573812.XA patent/CN117153813A/zh active Pending
-
2023
- 2023-04-25 WO PCT/CN2023/090656 patent/WO2023226667A1/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023226667A1 (zh) | 2023-11-30 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
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