KR100367491B1 - 반도체장치의제조방법 - Google Patents

Abstract

본 발명은 반도체 장치의 제조방법에 관한 것으로, 콘택을 형성할 부위의 절연막을 식각하여 콘택홀을 형성한 후, 노출된 실리콘 기판을 일정깊이 이상으로 식각하여 실리콘기판의 노출면적을 증가시킴으로써 콘택을 실리콘 기판 내까지 확장시켜 콘택 부위의 실리콘 기판과의 접촉면적을 넓힘과 동시에 콘택 식각 시 손상 받은 실리콘의 소정부위를 제거하여 콘택 특성을 향상시킬 수 있는 반도체 장치의 제조방법이다.

Description

반도체장치의 제조방법

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 소자의 고집적화에 따른 콘택 특성의 저하를 방지하는 반도체장치의 제조방법에 관한 것이다.

반도체 장치, 특히 64M DRAM 급 이상의 고집적 반도체 장치의 제조에 있어서, 게이트(Gate)선, 비트(Bit)선, 캐패시터(Capacitor), 주변회로 등의 연결에 사용하기 위하여 콘택을 형성하는 경우 반도체 장치의 집적도에 따른 설계규칙(Design Rule)의 미세함에 의해 형성하려는 콘택의 크기가 작아지게된다. 또한, 콘택층과 타도전층과의 거리(Space)를 확보하기 위하여 콘택홀 형성 시 기울기를 갖게 식각하거나(Slope Etch) 콘택 형성 후 콘택 측벽에 절연막을 사용하거나 혹은 자체정렬 콘택 법(Self-Align Contact)을 사용한다.

그러나, 상기와 같이 콘택을 형성할 경우, 필연적으로 콘택의 크기가 작아지고, 이에 따라 콘택의 저항이 커지며 또한, 여러 번 실리콘 기판을 식각하기 때문에 콘택 부위의 도전층에 손상을 입혀 콘택 특성이 저하되고 이에 따라 반도체 장치의 특성을 악화시키게 되는 문제점이 있다.

종래의 반도체 장치 제조방법에 대해 첨부 도면을 참조하여 살펴보면 다음과 같다.

제 1 도와 제 2 도는 종래의 기술에 따라 형성된 디램 반도체 장치의 단면도이다.

제 1 도를 참조하면, 실리콘기판(1) 상부에 소자분리 산화막(2)과 게이트 산화막 및 게이트 전극(3)을 차례로 형성한 후, 전체구조 상부에 제1층간절연막(5)을증착한 다음, 상기 제1층간절연막(5)을 식각하여 상기 실리콘기판(1)을 노출시키는 비트라인 콘택홀(도시안됨)을 형성한다.

다음, 상기 비트라인 콘택홀을 통하여 상기 실리콘기판(1)에 접속되는 비트라인(4)을 형성한다.

그 다음, 전체표면 상부에 제2층간절연막(10)을 형성한다.

다음, 상기 제2층간절연막(10) 및 제1층간절연막(5)을 식각하여 상기 실리콘 기판(1)을 노출시키는 전하저장전극 콘택홀(도시안됨)을 형성한다.

그 다음, 상기 전하저장전극 콘택홀을 통하여 상기 실리콘기판(1)에 접속되는 전하저장 전극(6)을 형성한다.

계속하여 전체구조 상부에 유전체막(7)을 증착하고 플레이트전극(8)를 형성하여 캐패시터를 만든 후, 제3층간절연막(9)을 전체 상부에 증착한다.

상기와 같은 종래의 일반적인 디램 반도체 장치의 제조공정에 있어서, 비트 라인 콘택홀과 전하저장전극 콘택홀 형성 시 사용된 식각방법은 경사 또는 기울기 식각(Slope Etch)으로 실시되기 때문에 콘택홀 하부에서의 콘택 크기가 콘택홀의 상부보다 작게 형성된다. 또한 콘택의 크기가 작아질수록 하부의 도전배선인 게이트 전극(3)과 비트라인(4)과의 공간 여유가 증가하여 콘택 저항이 크게 되어도 공간(Space)을 늘리기 위하여 콘택의 크기를 작게 형성하고, 그에 따라 콘택 특성이 저하되는 문제점이 있다.

제 2 도를 참조하면, 실리콘기판(1) 상부에 소자분리 산화막(2)과 게이트 산화막 및 게이트 전극(3)을 차례로 형성한 후, 전체구조 상부에 제1층간절연막(5)을증착한 다음, 상기 제1층간절연막(5)을 식각하여 비트라인 콘택홀(도시안됨)을 형성한다.

다음, 상기 비트라인 콘택홀의 측벽에 산화막 또는 질화막 등의 절연막을 사용하여 제1절연막 스페이서(A)를 형성한 다음, 비트라인(4)을 형성하여 비트라인(4)과 실리콘 기판(1)을 연결시키고, 계속하여 전체 상부에 제2층간절연막(10)을 증착한 다음, 상기 제2층간절연막(10) 및 제1층간절연막(5)을 식각하여 전하저장전극 콘택홀(도시안됨)을 형성하고, 상기 전하저장전극 콘택홀 측면에 산화막이나 질화막 등의 절연막을 사용하여 제2절연막 스페이서(B)를 형성한 후, 전하저장전극(6)을 형성한다. 다음, 전체상부에 유전체막(7)을 증착하고 플레이트전극(8)을 형성하여 캐패시터를 만든 후, 전체 상부에 제3층간절연막(9)을 형성한다.

상기와 같은 종래의 일반적인 디램 반도체 장치의 제조공정에 있어서, 비트 라인 콘택홀과 저장전극 콘택홀 형성 시에 각 콘택홀의 측면에 절연막 스페이서(A,B)를 사용하여 하부의 도전배선인 게이트 전극(3)이나 비트라인(4)과의 공간(Space) 여유가 증가되도록 하였으나, 이로 인해 실리콘 기판(1)과 접촉되는 콘택 면적은 작게되므로 콘택 저항이 증가하게 되고 또한, 콘택홀 형성을 위한 절연막 식각시 콘택이 접촉되는 실리콘 기판에 소정 깊이 예컨데, 약 300Å 깊이의 기판을 손상을 주게되고, 이 손상을 보상시키기 위해 콘택 형성 후, 습식이나 건식방법을 사용한 크리닝(Cleaning)을 실시하게 되지만, 이와 같은 방법만으로는 실리콘 표면의 손상을 회복시키기에는 부족하여 콘택 특성이 여전히 저하되는 문제점이있다.

따라서, 본 발명은 상기와 같이 반도체 소자의 고집적화에 따른 콘택 특성의 저하를 초래하는 문제점을 해결하기 위한 것으로, 콘택을 형성할 부위의 절연막을 식각하여 콘택홀을 형성한 후, 노출된 실리콘 기판을 일정 깊이 이상으로 식각하여 콘택을 실리콘 기판 내까지 확장시켜 콘택 부위의 실리콘 기판과의 접촉면적을 넓힘과 동시에 콘택 식각 시 손상 받은 실리콘의 소정 부위를 제거함으로 콘택 특성을 향상시킬 수 있는 반도체 장치의 제조방법을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은 반도체 장치의 제조방법에 있어서,

실리콘 기판 상부에 층간절연막을 형성하는 단계와,

콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계와,

상기 콘택홀의 측벽에 절연막 스페이서를 형성하는 단계와,

상기 층간절연막과 절연막 스페이서를 식각마스크로 소정 두께의 실리콘기판을 식각하여 실리콘기판의 노출면적을 증가시킴으로써 콘택 면적을 증가시키는 동시에 상기 실리콘기판의 손상된 부분을 제거하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명에 따른 반도체 장치의 제조방법의 실시예에 대해 첨부도면을 참조하여 상세히 설명하기로 한다.

제 3A 도 내지 제 3D 도는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 공정도이다.

제 3A 도를 참조하면, 실리콘 기판(11) 상부에 소자분리 산화막(12)과 게이트 산화막 및 게이트 전극(13)을 차례로 형성한 후, 전체구조 상부에 제1층간절연막(14)을 증착한 다음, 상기 제1층간절연막(14)을 식각하여 비트라인 콘택홀(30)을 형성한다.

다음, 상기 비트라인 콘택홀(30)의 측면에 산화막이나 질화막 등의 절연막을 사용하여 제1절연막 스페이서(15)를 형성한 후, 계속하여 SF₆를 에천트로 사용하는 이방성 건식식각방법으로 실리콘 기판(11)을 'a'부분과 같이 소정깊이 식각한다. 이때, 상기 식각공정은 상기 제1층간절연막(14)과 제1절연막 스페이서(15)를 식각마스크로 사용하는 자기정렬콘택방법에 의해 실시된다.

여기서, 상기 비트라인 콘택홀(30)의 하부면이 실리콘 기판(11)과 만나는 면적이 종래의 비트라인(제 2 도의 4) 콘택홀에 비해 증가됨을 알 수 있고, 아울러 제1절연막 스페이서(15) 형성 후 실시하는 실리콘 기판(11) 식각공정을 통해 콘택식각 및 측벽 절연막 식각 시 손상받은 실리콘 기판(11)의 식각 부위를 식각하여 제거시키게 된다.

제 3B 도를 참조하면, 상기 비트라인 콘택홀(30) 내에 도전층을 충진하여 비트라인(16)을 형성한다.

이때, 비트라인(16)을 형성하는 도전체가 노출면적이 증가된 실리콘 기판(11)에 형성된 콘택 부위(a 부) 까지 증착되어 콘택의 접촉면적이 넓어진 것을 알 수 있다.

제 3C 도를 참조하면, 계속하여 전체구조 상부에 제2층간절연막(17)을 증착한 다음, 상기 제2층간절연막(17) 및 제1층간절연막(14)을 식각하여 전하저장전극 콘택홀(50)을 형성하고, 상기 전하저장전극 콘택홀(50) 측면에 산화막이나 질화막등의 절연막을 사용하여 제2절연막 스페이서(18)을 형성한 후, 계속하여 SF₆를 에천트로 사용하는 이방성 건식식각방법으로 실리콘 기판(11)을 소정깊이 식각한다. 이때, 상기 식각공정은 상기 비트라인 콘택홀(30)의 식각공정과 같은 자기정렬콘택방법으로 실시되고, 상기 전하저장 전극 콘택홀(50)의 하부면이 실리콘 기판(11)과 접촉되는 면적 'b'는 종래의 전하저장 전극(제 2 도의 6) 보다 그 면적이 늘어나게 되고, 아울러, 콘택식각 및 측벽 절연막 식각 시 손상 받은 실리콘 기판의 소정부위가 식각되어 제거된다.

제 3D 도를 참조하면, 상기 전하저장전극 콘택홀(50) 내에 도전층을 충진하여 전하저장전극(19)을 형성하여 전하저장전극(19)과 실리콘 기판(11)과를 연결시킨 후, 전체 상부에 유전체막(20)을 증착하고, 플레이트전극(21)을 형성하여 캐패시터를 만든 후, 전체 상부에 제3층간절연막(22)을 형성한다.

여기서, 상기 도면에서 알 수 있는 바와 같이, 전하저장전극(19)을 형성하는 도전체가 실리콘 기판(11)에 형성된 콘택 부위(제 3C 도의 b 부)까지 증착되어 콘택의 접촉면적이 증가됨을 알 수 있다.

다음, 본 발명에 따른 반도체 장치의 제조방법의 제 2 실시예에 대해 살펴보기로 한다.

제 4A 도 내지 제 4D 도는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 공정도이다.

제 4A 도를 참조하면, 실리콘 기판(51) 상부에 소자분리 산화막(52)과 게이트 산화막 및 게이트 전극(53)을 차례로 형성한 후, 전체구조 상부에 제1층간절연막(54)을 증착한 다음, 상기 제1층간절연막(54)을 식각하여 비트라인 콘택홀(70)을 형성한다.

다음, 상기 비트라인 콘택홀(70)의 측면에 산화막이나 질화막 등의 절연막을 사용하여 제1절연막 스페이서(55)를 형성한 후, 계속하여 등방성 습식식각방법으로 식각하여 실리콘 기판(51)을 소정깊이 식각한다.

여기서, 상기 비트라인 콘택홀(70)의 하부면이 실리콘 기판(11)과 만나는 면적 'c'는 종래의 비트라인(제 2 도의 4) 콘택홀에 비해 늘어남을 알 수 있고, 아울러 제1절연막 스페이서(55) 형성후 실시하는 실리콘 기판(51) 식각공정을 통해 콘택식각 및 측벽 절연막 식각 시 손상 받은 실리콘 기판(51)은 제거된다.

제 4B 도를 참조하면, 비트라인 콘택홀(70) 내에 도전층을 충진하여 비트라인(56)을 형성한다.

이때, 비트라인(56)을 형성하는 도전체가 실리콘 기판(51)에 형성된 콘택부위(c 부) 까지 증착되어 콘택의 접촉면적이 넓어진 것을 알 수 있다.

제 4C 도를 참조하면, 계속하여 전체구조 상부에 제2층간절연막(57)을 증착한 다음, 상기 제2층간절연막(57) 및 제1층간절연막(54)을 식각하여 전하저장전극 콘택홀(90)을 형성하고, 상기 전하저장전극 콘택홀(90) 측면에 산화막이나 질화막등의 절연막을 사용하여 제2절연막 스페이서(58)를 형성한 후, 계속하여 등방성 습식식각 방법으로 식각하여 실리콘 기판(51)을 소정깊이 식각한다. 이때, 상기 전하저장전극 콘택홀(90)의 하부면이 실리콘 기판(51)과 접촉되는 면적 'd'는 종래의 전하저장 전극(제 2 도의 6) 보다 그 면적이 늘어나게 되고, 아울러, 콘택식각 및 측벽 절연막 식각 시 손상 받은 실리콘 기판의 소정부위가 식각되어 제거된다.

제 4D 도를 참조하면, 상기 전하저장전극 콘택홀(90) 내에 도전층을 충진하여 전하저장 전극(59)을 형성하여 전하저장전극(59)과 실리콘 기판(51)과를 연결시킨 후, 전체 상부에 유전체막(60)을 증착하고 플레이트(61)를 형성하여 캐패시터를 만든 후, 전체 상부에 제3층간절연막(62)을 형성한다.

여기서, 상기 도면에서 알 수 있는 바와 같이, 전하저장 전극(59)을 형성하는 도전체가 실리콘 기판(51)에 형성된 콘택 부위(제 4C 도의 d부)까지 증착되어 콘택의 접촉면적이 증가됨을 알 수 있다. 즉, 콘택홀(70 또는 90)을 형성할 부위의 층간 절연막(54 또는 57)을 콘택 마스크를 사용한 식각공정으로 콘텍홀을 형성한 다음에, 콘택 마스크 없이 절연막 스페이서 및 층간절연막을 식각마스크로 실리콘 기판(51)까지 일정두께 이상으로 식각하여 콘택(70 또는 90)을 실리콘 기판(51) 내까지 확장시켜 콘택 부위의 실리콘 기판과의 접촉면적을 넓힘과 동시에 콘택 식각 시 손상 받은 실리콘의 소정부위를 제거함으로 콘택 특성을 향상시킬 수 있다.

또한, 상기 본 발명의 반도체 장치 제조 공정단계에서, 콘택(70,90)을 형성하기 위해 층간절연막(54,57)을 식각할 시, 실리콘 기판(51)의 식각을 일정두께 이상으로 함께 식각함으로써, 콘택홀 형성 후 별도로 실리콘 기판(51)을 식각하는 공정을 생략하여 공정을 단순화 할 수도 있다. 이때, 절연막 스페이서의 형성공정을 생략되고, 콘택홀을 경사식각공정으로 형성할 수도 있으며, 층간절연막의 식각공정 시 실리콘기판과의 식각선택비 차이가 크게 나지 않는 플루오린계 가스를 에천트로 사용하여 실리콘 기판까지 식각할 수도 있다. 상기 플루오린계 가스는 CF₄등이 사용된다.

이상, 상기 본 발명에 따른 상기 각 실시예는 디램 셀의 형성에 있어서의 콘택에 관한 예로서, 그 외의 회로구성에서 두 도전배선을 연결시키는 데 쓰이는 다이렉트 콘택(Direct contact), 메탈 콘택(Metal contact)등 모든 콘택에 적용할 수 있다.

아울러, 상기와 같은 본 발명의 방법을 통하여 콘택이 타 도전체와 접촉되는 부위를 크게 하여 저항을 낮출 수 있고, 콘택 식각 시 손상 받은 부위를 제거해 줌으로써 콘택의 특성을 향상시킬 수 있으며 반도체 장치의 신뢰성을 더욱 증가시킬 수 있다.

제 1 도와 제 2 도는 종래의 일반적인 방법에 의해 제조된 반도체 장치의 단면도.

제 3A 도 내지 제 3D 도는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 공정도.

제 4A 도 내지 제 4D 도는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 공정도.

< 도면의 주요부분에 대한 부호의 설명 >

1,11,51 : 실리콘 기판 2,12,52 : 소자분리 산화막

3,13,53 : 게이트 전극 4,16,56 : 비트라인

5,14,54 : 제1층간절연막 6,19,59 : 전하저장 전극

7,20,60 : 유전체막 8,21,61 : 플레이트(Plate)전극

9,22,62 : 제3층간절연막 10, 17, 57 : 제2층간절연막

I5,55 : 제1절연막 스페이서 18, 58 : 제2절연막 스페이서

30, 70 : 비트라인 콘택홀 50, 90 : 전하저장전극 콘택홀

Claims (7)

1. 실리콘 기판 상부에 층간절연막을 형성하는 단계와,

   콘택마스크를 식각마스크로 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계와,

   상기 콘택홀의 측벽에 절연막 스페이서를 형성하는 단계와,

   상기 층간절연막과 절연막 스페이서를 식각마스크로 소정 두께의 실리콘기판을 식각하여 실리콘기판의 노출면적을 증가시킴으로써 콘택 면적을 증가시키는 동시에 상기 실리콘기판의 손상된 부분을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
2. 실리콘 기판 상부에 층간절연막을 형성하는 단계와,

   콘택마스크를 식각마스크로 상기 층간절연막 및 소정 두께의 실리콘기판을 식각하여 콘택홀을 형성하되, 경사식각공정으로 실시하여 상기 실리콘기판의 노출면적을 증가시킴으로써 콘택 면적을 증가시키는 동시에 상기 실리콘기판의 손상된 부분을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
3. 제 1 항에 있어서,

   상기 실리콘기판은 이방성 건식식각방법으로 제거되는 것을 특징으로 하는 반도체 장치의 제조방법.
4. 제 3 항에 있어서,

   상기 이방성 건식식각은 SF₆가스를 에천트로 사용하여 실시되는 것을 특징으로 하는 반도체 장치의 제조방법.
5. 제 1 항에 있어서,

   상기 실리콘기판은 등방성 습식식각방법으로 제거되는 것을 특징으로 하는 반도체 장치의 제조방법.
6. 제 1 항에 있어서,

   상기 층간절연막 및 실리콘기판은 플루오린계 가스를 에천트로 사용하여 식각되는 것을 특징으로 하는 반도체 장치의 제조방법.
7. 제 6 항에 있어서,

   상기 플루오린계 가스는 CF₄인 것을 특징으로 하는 반도체 장치의 제조방법.