KR100446314B1 - 리프레시시간이 개선된 반도체장치의 제조 방법 - Google Patents
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Abstract
본 발명은 과도한 건식식각에 따른 반도체기판의 표면결함을 제거하면서 콘택저항을 감소시키는데 적합한 반도체장치의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체장치의 제조 방법은 반도체기판에 불순물을 이온주입하여 접합영역을 형성하는 단계, 상기 반도체기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 건식식각하여 상기 접합영역의 표면을 노출시키는 콘택홀을 형성하는 단계, 습식식각을 진행하여 상기 접합영역을 표면으로부터 소정 깊이까지 등방성 프로파일의 형태로 함몰시키는 단계, 상기 함몰된 접합영역에 상기 접합영역내 불순물과 동일한 도전형의 불순물을 추가로 이온주입하는 단계, 및 상기 콘택홀을 채우는 스토리지노드를 형성하는 단계를 포함한다.
Description
본 발명은 반도체장치에 관한 것으로, 특히 리프레시 시간(refresh time) 특성이 우수한 반도체장치의 제조 방법에 관한 것이다.
일반적으로, 디램(dynamic random access memory)은 필드산화막 등의 분리구조를 기판에 형성하여 소자형성영역을 정의하고, 그 소자형성영역에 트랜지스터를 제조한 후, 트랜지스터의 드레인에 접속되는 커패시터를 형성함과 아울러 트랜지스터의 소스에 비트라인을 접속하여 제조되는 다수의 셀 트랜지스터를 포함하여 구성된다. 그 특성으로는 커패시터를 사용하여 전기적인 신호를 저장함으로써 자연방전에 의한 데이터의 손실을 방지하기 위해 일정한 시간마다 저장된 데이터를 다시 리프레시(refresh)해야 한다.
도 1은 종래기술에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 1에 도시된 바와 같이, 반도체기판(11)상에 게이트산화막(12)을 형성한 후, 게이트산화막(12)상에 게이트전극(13)을 형성한다.
다음에, 반도체기판(11) 표면상에 이온주입으로 인해 반도체기판(11)이 손상되는 것을 방지하기 위해 버퍼층(도시 생략)을 형성한 후, 게이트전극(13)을 마스크로 하여 반도체기판(11)에 n+불순물을 이온주입하여 n+-소스/드레인영역(15)을 형성한다. 여기서, 게이트전극(13)을 형성한 후, 게이트전극(13)의 양측벽에 스페이서(14)를 형성한다.
다음으로, 버퍼층을 제거하고, 전면에 층간절연막(16)을 형성한 후, 층간절연막(16)상에 감광막을 이용한 스토리지노드콘택마스크(도시 생략)를 형성한다. 그리고, 스토리지노드콘택마스크를 식각마스크로 층간절연막(16)을 건식식각하여 n+-소스/드레인영역(15)의 소정 표면을 노출시키는 스토리지노드콘택홀(17)을 형성한다.
이때, 콘택오픈불량을 방지하기 위해 과도식각(over etch)을 하게 되는데, 이럴 경우 반도체기판(11) 표면에 과도한 건식각에 따르는 표면의 결함이 발생된다. 이 결함에 의하여 nMOS에 사용되는 채널영역내 보론들이 표면의 결함사이로 외부 확산(out diffusion)된다. 이러한 현상은 보론 세그리게이션(Boron segregation)이라 하여 RSCE(Reverse Short Channel Effect)라고 일컫는다. 따라서, 표면의 과도식각에 의해 형성된 결함들은 나중에 보론들이 채워들어감에 따라 농도가 높아지고, 농도가 높아지면 전계가 증가되어 리프레시 시간이 짧아지는 현상이 발생된다.
이와 같이, RSCE 현상이 발생되는 경우, 채널 영역에 축적된 과도한 불순물의 농도가 전계를 강화시켜 리프레시 특성을 악화시키는 것은 물론 정확한 문턱전압 조절이 힘들어진다. 또한, 콘택영역에 형성된 결함들은 후속 스토리지노드콘택시 높은 저항을 가져 RC 지연시간(delay time)이 커져 DRAM의 특성을 악화시킨다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 과도한 건식식각에 따른 반도체기판의 표면결함을 제거하면서 콘택저항을 감소시키는데 적합한 반도체장치의 제조 방법을 제공함에 그 목적이 있다.
또한, 본 발명의 다른 목적은 채널의 전계를 감소시켜 리프레시시간을 증가시키는데 적합한 반도체장치의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 반도체장치를 도시한 도면,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도,
도 3은 리텐션시간에 따른 테일분배 및 메인분배를 도시한 도면,
도 4는 공핍층내의 전계 크기를 도시한 도면,
도 5는 전계분포를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트산화막
23 : 게이트전극 24 : 스페이서
25 : 버퍼층 26 : n+-소스/드레인영역
27 : 층간절연막
상기의 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은 반도체기판에 불순물을 이온주입하여 접합영역을 형성하는 단계, 상기 반도체기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막을 건식식각하여 상기 접합영역의 표면을 노출시키는 콘택홀을 형성하는 단계, 습식식각을 진행하여 상기 접합영역을 표면으로부터 소정 깊이까지 등방성 프로파일의 형태로 함몰시키는 단계, 상기 함몰된 접합영역에 상기 접합영역내 불순물과 동일한 도전형의 불순물을 추가로 이온주입하는 단계, 및 상기 콘택홀을 채우는 스토리지노드를 형성하는 단계를 포함함을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)상에 게이트산화막(22), 게이트전극(23)을 형성한 후, 게이트전극(23) 형성후 노출된 반도체기판(21) 표면상에 후속 이온주입에 따른 손상을 방지하기 위한 버퍼층(25)을 형성한다.
한편, 게이트산화막 형성전에 반도체기판(21)에 채널영역을 형성하기 위한 보론이 이온주입될 것이이고, 게이트전극(23) 형성후, 게이트전극(23)의 양측벽에 스페이서(24)가 형성된다.
다음으로, 버퍼층(25)이 잔류한 상태에서 게이트전극(23)을 마스크로 n+불순물을 이온주입하여 접합영역인 n+-소스/드레인영역(26)을 형성하여 트랜지스터를 완성한다.
도 2b에 도시된 바와 같이, 버퍼층(25)을 제거한 후, 트랜지스터를 포함한 반도체기판(21)의 전면에 층간절연막(27)을 형성한다.
다음에, 층간절연막(27)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 스토리지노드콘택마스크(도시 생략)를 형성한 후, 스토리지노드콘택마스크로 층간절연막(27)을 건식식각하여 n+-소스/드레인영역(26)의 소정 표면을 노출시키는 스토리지노드콘택홀(28)을 형성한다.
이때, 콘택오픈 불량을 방지하기 위해 과도식각을 하게 되는데, 이럴 경우 반도체기판(21) 표면에 과도한 건식식각에 따른 표면 결함이 발생된다.
한편, 건식식각시 사용하는 가스로는 C4F8, C2F6, C5F8, CH2F2, CHF3, CH3F, C3F8, C2F4및 C3F6로 이루어진 그룹중에서 선택된 적어도 어느 하나와 같이 탄소/불소(C/F)비가 큰 불화 탄소가스를 사용할 수 있다.
도 2c에 도시된 바와 같이, 표면 결함을 제거하기 위한 습식식각을 진행한다. 이때, 습식식각으로 인해 표면결함이 제거될뿐만 아니라 제거되는 식각프로파일이 등방성을 나타낸다. 즉, 반도체기판(21) 표면을 보다 더 깊고 넓게 식각한다.
한편, 습식식각시 불산(HF) 또는 완충산화막식각용액(buffered oxide etchant; BOE)을 사용할 수 있다.
다음으로, 도면에 도시되지 않았지만, 습식식각이 진행된 결과물상에 스토리지노드용 도전막을 증착한 후, 선택적으로 식각하여 스토리지노드를 형성한다.
상술한 바와 같이, 건식식각이 끝난 후 스토리지노드용 도전막 증착 이전에 습식식각을 할 경우, 보다 깊이 등방적으로 실리콘 손실 현상이 나타난다.
아울러, 보다 넓게 콘택이 형성되어 스토리지노드콘택시 발생되는 콘택저항을 감소시킨다.
통상적으로, 도3에 도시된 바와 같이, DRAM에서의 리프레시시간(또는 리텐션시간, retention time)은 크게 2가지 형태를 가지는데 이러한 영역을 테일분배(Tail distribution), 메인분배(Main distribution)라고 한다. 그러나, 리프레시시간의 메카니즘 관점에서는 테일분배를 보다 더 중요시 여긴다. 따라서, 테일분배를 어떻게 길게 가져가느냐가 리프레시시간을 결정짓는다. 테일분배의 경우 공핍층내의 전계에 따라 발생되는 누설전류에 의한 것이므로 공핍층내의 전계를 약화시키면 보다 더 긴 리프레시시간을 구현할 수 있다.
따라서, 본 발명에서와 같이, 습식식각을 통해 전계를 감소시키므로 누설전류를 억제하여 리프레시시간을 길게 할 수 있다. 그리고, 리프레시 시간은 접합영역의 측면 및 깊이 방향에 의해 영향을 주로 받는다.
도 4는 공핍층내의 전계의 크기를 도시한 도면으로서, 공핍층의 폭(Xa)이 증가할수록 전계(εma)가 감소함을 알 수 있다. 도면에서, P영역은 채널영역을 의미한다.
도 5는 전계의 분포를 도시한 도면으로서, 게이트전극의 모서리 부분에서 전계가 집중됨을 알 수 있다. 이러한 전계 집중을 습식식각을 통해 감소시킨 것이다.
본 발명은 건식식각후 습식식각을 행하므로써 표면에 형성된 결함을 제거하고, 등방적인 식각특성을 살려 스토리지노드의 콘택면적을 증가시켜 콘택저항을 감소시킨다.
또한 표면의 실리콘 손실량이 증가하기 때문에 비소(As)를 이용하여 추가 도핑하는데, 이때 도핑프로파일이 완만해져 전계의 감소를 유발하여 리프레시시간을 증가시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 과도한 건식식각에 따른 표면결함을 제거하므로써 전계를 약화시켜 리프레시시간을 증가시킬 수 있는 효과가 있다.
또한, 표면에 형성된 결함들이 존재하는 실리콘 영역을 습식각으로 제거하여 보론이 표면으로 확산되는 것을 방지할 수 있어 문턱전압 조절이 용이해지며, 콘택 영역이 보다 깊고 넓게 형성되므로 콘택저항을 줄여 RC 지연시간을 개선할 수 있는 효과가 있다.
Claims (2)
- 삭제
- 반도체기판에 불순물을 이온주입하여 접합영역을 형성하는 단계;상기 반도체기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 건식식각하여 상기 접합영역의 표면을 노출시키는 콘택홀을 형성하는 단계;습식식각을 진행하여 상기 접합영역을 표면으로부터 소정 깊이까지 등방성 프로파일의 형태로 함몰시키는 단계;상기 함몰된 접합영역에 상기 접합영역내 불순물과 동일한 도전형의 불순물을 추가로 이온주입하는 단계; 및상기 콘택홀을 채우는 스토리지노드를 형성하는 단계를 포함하는 반도체장치의 제조 방법.
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190485A (ja) * | 1992-01-09 | 1993-07-30 | Sharp Corp | 半導体装置の製造方法 |
| KR19980077122A (ko) * | 1997-04-16 | 1998-11-16 | 김영환 | 반도체 장치의 콘택홀 형성 방법 |
| KR19990004939A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | 반도체 장치 제조 방법 |
| KR20000043880A (ko) * | 1998-12-29 | 2000-07-15 | 김영환 | 반도체 소자의 게이트 스패이서 형성 방법 |
| KR20010003287A (ko) * | 1999-06-22 | 2001-01-15 | 김영환 | 반도체장치 제조방법 |
| KR100367491B1 (ko) * | 1995-06-26 | 2003-03-03 | 주식회사 하이닉스반도체 | 반도체장치의제조방법 |
-
2002
- 2002-03-30 KR KR10-2002-0017678A patent/KR100446314B1/ko active IP Right Grant
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190485A (ja) * | 1992-01-09 | 1993-07-30 | Sharp Corp | 半導体装置の製造方法 |
| KR100367491B1 (ko) * | 1995-06-26 | 2003-03-03 | 주식회사 하이닉스반도체 | 반도체장치의제조방법 |
| KR19980077122A (ko) * | 1997-04-16 | 1998-11-16 | 김영환 | 반도체 장치의 콘택홀 형성 방법 |
| KR19990004939A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | 반도체 장치 제조 방법 |
| KR20000043880A (ko) * | 1998-12-29 | 2000-07-15 | 김영환 | 반도체 소자의 게이트 스패이서 형성 방법 |
| KR20010003287A (ko) * | 1999-06-22 | 2001-01-15 | 김영환 | 반도체장치 제조방법 |
Also Published As
| Publication number | Publication date |
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