KR100687849B1 - 반도체 메모리 소자의 제조방법 - Google Patents
반도체 메모리 소자의 제조방법 Download PDFInfo
- Publication number
- KR100687849B1 KR100687849B1 KR1020000020094A KR20000020094A KR100687849B1 KR 100687849 B1 KR100687849 B1 KR 100687849B1 KR 1020000020094 A KR1020000020094 A KR 1020000020094A KR 20000020094 A KR20000020094 A KR 20000020094A KR 100687849 B1 KR100687849 B1 KR 100687849B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- semiconductor substrate
- source
- drain
- insulating film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000000034 method Methods 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 18
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 150000002500 ions Chemical class 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 18
- 239000012535 impurity Substances 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- General Physics & Mathematics (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Health & Medical Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
비트라인과 워드라인의 단락을 방지하고 채널 이온주입층에 가해지는 영향을 최소화하여 소자의 특성을 향상시킬 수 있는 반도체 메모리 소자의 제조방법을 개시한다. 먼저, 반도체기판의 비활성영역에 소자분리막을 형성하고, 그 반도체기판 상에, 소오스/드레인이 형성될 영역을 노출시키는 절연막 패턴을 형성한다. 반도체기판에 소오스/드레인을 형성하고, 이 반도체기판 위에 소오스/드레인 콘택과 마스크층을 형성하고 절연막 패턴을 제거한 후, 소오스/드레인 콘택 사이의 노출된 반도체기판을 식각하여 트렌치를 형성한다. 이 반도체기판에 채널 이온주입을 한 다음, 결과물 상에 게이트절연막을 형성하고, 트렌치를 포함하는 영역에 워드라인을 형성한다.
Description
도 1a 내지 도 1g는 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
2.....반도체기판 4.....소자분리막
6.....질화막 8.....소오스/드레인
10....도전층 패턴 12....하드 마스크
14.....LDD 영역 16.....스페이서
18.....게이트절연막 20,20a...게이트전극(워드라인)
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 워드라인과 비트라인의 단락을 방지하여 소자의 특성을 향상시킬 수 있는 반도체 메모리 소자 의 제조방법에 관한 것이다.
최근, 반도체소자의 고집적화에 따라 단위 면적당 메모리 셀이 차지하는 셀 사이즈도 급격히 감소하고 있고, 디램(DRAM)의 경우 셀 사이즈가 1.5㎛2 이하로 줄어들고 있다. 작은 셀 사이즈는 셀을 구성하는 도전층 사이의 간격을 줄임으로써 가능하다. 특히, DRAM에서는 높은 집적도 때문에 게이트전극 사이의 간격이 디자인 룰(design rule)에 따른 최소 피쳐 사이즈(minimum feature size)로 되어가고 있으며, 비트라인 콘택 또는 스토리지 노드 콘택 사이의 간격 또한 최소 피쳐 사이즈로 되어가고 있다.
종래에는, 일반적으로 반도체기판에 소자분리막과 워드라인을 형성한 다음, 워드라인을 마스크로 하여 반도체기판에 불순물이온을 주입하여 소오스/드레인을 형성하였다. 이와 같이 워드라인을 형성한 다음에 소오스/드레인을 형성할 경우, 소오스/드레인과 접속된 콘택을 형성하기 위한 식각공정에서 워드라인과 스토리지 노드 콘택 또는 비트라인 콘택 사이에 단락(short)이 발생할 수 있다. 또한, 종래에는 채널 이온주입을 먼저 실시한 다음에 소오스/드레인용 불순물을 이온주입하기 때문에, 어닐링 공정에서 채널 이온주입층이 영향을 받게 되어 소자의 특성에 악영향을 미치는 문제점이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 비트라인과 워드라인의 단락을 방지하고 채널 이온주입층에 가해지는 영향을 최소화하 여 소자의 특성을 향상시킬 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리 소자의 제조방법은, 반도체기판의 비활성영역에 소자분리막을 형성하는 단계와, 반도체기판 상에, 소오스/드레인이 형성될 영역의 반도체기판을 노출시키는 절연막 패턴을 형성하는 단계와, 반도체기판에 소오스/드레인을 형성하는 단계와, 반도체기판 위에 잘연막을 형성하고, 소오스/드레인과 접속된 소오스/드레인 콘택을 형성하는 단계와, 소오스/드레인 콘택 위에 마스크층을 형성하는 단계와, 절연막 패턴을 제거한 후, 소오스/드레인 콘택 사이의 노출된 반도체기판을 식각하여 트렌치를 형성하는 단계와, 반도체기판에 채널 이온주입을 실시하는 단계와, 결과물 상에 게이트절연막을 형성하는 단계, 및 트렌치를 포함하는 영역에 워드라인을 형성하는 단계를 포함한다.
본 발명에 있어서, 상기 소오스/드레인 콘택을 형성하는 단계는, 소오스/드레인이 형성된 상기 반도체기판의 전면에 도전층을 형성하는 단계와, 상기 도전층을 식각하여 상기 절연막 패턴 사이에 매립되도록 하는 단계로 이루어진다. 이 때, 상기 도전층을 식각하는 단계는 에치백 또는 CMP 방법으로 이루어진다.
그리고, 상기 소오스/드레인 콘택 위에 마스크층을 형성하는 단계는, 상기 소오스/드레인 콘택의 상부를 식각하는 단계와, 결과물 상에 마스크용 절연막을 형 성하는 단계, 및 상기 마스크용 절연막을 이방성식각하는 단계로 이루어진다.
그리고, 상기 절연막 패턴을 제거한 후 트렌치를 형성하기 전에, 상기 반도체기판에 LDD 영역을 형성하는 단계를 더 구비할 수 있으며, 상기 소오스/드레인 콘택 및 마스크층의 측면에 스페이서를 형성하는 단계를 더 구비할 수도 있다.
그리고, 상기 워드라인을 형성하는 단계는, 상기 게이트절연막이 형성된 반도체기판의 전면에 도전층을 증착하는 단계와, 상기 마스크층의 표면이 드러날 때까지 상기 도전층을 식각하는 단계와,사진식각 공정으로 상기 도전층을 패터닝하는 단계로 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하기로 한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
먼저, 도 1a를 참조하면, 통상의 소자분리 공정, 예를 들어 쉘로우 트렌치 분리(Shallow Trench Isolation; STI) 공정을 이용하여 반도체기판(2)의 비활성영역에 소자분리막(4)을 형성한다. 다음에, 상기 반도체기판(2) 위에 예를 들어 질화막(6)을 증착한 다음 이를 패터닝하여, 소오스/드레인이 형성될 영역의 반도체기판(2)을 노출시킨다.
도 1b를 참조하면, 질화막(6)에 의해 노출된 반도체기판(2)에 상기 반도체기판과 반대 도전형의 불순물이온을 주입한 다음, 열처리에 의해 불순물이온을 확산 시켜 반도체기판(2)에 소오스/드레인(8)을 형성한다. 다음, 결과물의 전면에 도전층으로써 예를 들어 도핑된 폴리실리콘을 증착한 다음, 증착된 폴리실리콘막에 대해 에치백 또는 화학-기계적 폴리슁(Chemical Mechanical Polishing; CMP)을 실시하여 소오스/드레인과 접속된 콘택을 형성하기 위한 도전층 패턴(10)을 형성한다.
도 1c를 참조하면, 상기 도전층 패턴(10)을 에치백하여 그 높이가 질화막(6)보다 낮게 한 다음, 결과물 위에 산화막을 증착한다. 이어서, 상기 산화막에 대해 CMP를 실시하여 도전층 패턴(10) 상부에 하드 마스크(12)를 형성한다. 이 하드 마스크(12)는 후속 공정에서 워드라인을 형성하기 위한 식각 공정에서 상기 도전층 패턴(10)을 보호하는 역할을 한다.
도 1d를 참조하면, 상기 질화막을 제거한 다음, 노출된 반도체기판(2)에 상기 소오스/드레인(8)과 동일한 도전형의 불순물을 주입하여 소오스/드레인과 인접하는 LDD영역(14)을 형성한다. 다음, 결과물의 전면에 예를 들어 산화막을 증착한 다음 이방성 식각하여 상기 도전층 패턴(10) 및 하드 마스크(12)의 측벽에 스페이서(16)를 형성한다.
상기 스페이서(16)는 도전층 패턴(10)과 후속 공정에서 형성된 워드라인을 절연시키는 역할을 한다. 그리고, 상기 스페이서(10)의 두께에 따라 그 사이에 노출되는 영역의 폭이 결정되므로, 후속 공정에서 형성될 워드라인의 폭이 결정되고, 결국 채널의 길이가 결정된다.
도 1e를 참조하면, 게이트전극이 형성될 부분을 만들기 위해 노출된 반도체기판(2)을 소정 깊이 식각한다. 반도체기판을 식각하는 깊이에 따라 워드라인의 높 이가 결정되므로, 식각 깊이를 이용하여 트랜지스터의 채널길이를 조절할 수 있다.
다음, 상기 반도체기판의 전면에, 트랜지스터의 문턱전압(threshold voltage)을 조절하기 위한 불순물이온을 주입한다. 다음에, 상기 반도체기판 위에 얇은 산화막을 성장시켜 게이트절연막(18)을 형성한다.
도 1f를 참조하면, 게이트절연막(18)이 형성된 결과물 상에 도전층으로써 도핑된 폴리실리콘막(20)을 증착한 다음, 상기 하드 마스크(12)를 식각 종료층으로 하는 CMP를 실시하여 상기 폴리실리콘막(20)의 표면을 평탄화한다.
도 1g를 참조하면, 사진식각 공정으로 게이트전극이 형성될 영역을 한정한 다음 상기 폴리실리콘막(도 1f의 20)을 패터닝하여 게이트전극(20a; G)을 형성한다. 상기 도전층 패턴은 각각 소오스(8)와 접속된 소오스 콘택(S) 및 드레인(8)과 접속된 드레인 콘택(D)이 된다.
도시된 바와 같이, 게이트전극(20a)이 소오스 콘택(S) 및 드레인 콘택(D) 사이에 매립된 형태이기 때문에 후속 공정에서 형성될 비트라인과의 단락이 발생하지 않게 된다.
상기한 바와 같이 본 발명은, 소오스/드레인 및 소오스/드레인 콘택을 먼저 형성한 다음에 워드라인을 형성하기 때문에 소오스 또는 드레인과 접속된 소오스콘택 또는 드레인 콘택을 형성하기 위한 식각공정시 발생하는 워드라인과의 단락을 방지할 수 있다. 그리고, 워드라인이 소오스 콘택 및 드레인 콘택 사이에 매립되도 록 형성되므로 후속 공정에서 형성될 비트라인과 워드라인 사이의 단락을 방지할 수 있다. 또한, 상기 소오스/드레인 콘택의 측면에 형성된 스페이서의 두께와 반도체기판을 식각하는 깊이를 이용하여 채널의 길이를 용이하게 조절할 수 있으며, 채널 이온주입층이 받는 영향을 감소시켜 소자의 특성을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (7)
- 반도체기판의 비활성영역에 소자분리막을 형성하는 단계;상기 반도체기판 상에, 소오스/드레인이 형성될 영역의 반도체기판을 노출시키는 절연막 패턴을 형성하는 단계;상기 반도체기판에 소오스/드레인을 형성하는 단계;상기 반도체기판 위에 절연막을 형성하고, 상기 소오스/드레인과 접속된 소오스/드레인 콘택을 형성하는 단계;상기 소오스/드레인 콘택 위에 마스크층을 형성하는 단계;상기 절연막 패턴을 제거한 후, 상기 소오스/드레인 콘택 사이의 노출된 반도체기판을 식각하여 트렌치를 형성하는 단계;상기 반도체기판에 채널 이온주입을 실시하는 단계;결과물 상에 게이트절연막을 형성하는 단계; 및상기 트렌치를 포함하는 영역에 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1항에 있어서, 상기 소오스/드레인 콘택을 형성하는 단계는,소오스/드레인이 형성된 상기 반도체기판의 전면에 도전층을 형성하는 단계와,상기 도전층을 식각하여 상기 절연막 패턴 사이에 매립되도록 하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 2항에 있어서, 상기 도전층을 식각하는 단계는,에치백 또는 CMP 방법으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1항에 있어서, 상기 마스크층을 형성하는 단계는,상기 소오스/드레인 콘택의 상부를 식각하는 단계와,결과물 상에 마스크용 절연막을 형성하는 단계, 및상기 마스크용 절연막을 이방성식각하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1항에 있어서, 상기 절연막 패턴을 제거한 후 트렌치를 형성하기 전에,상기 반도체기판에 LDD 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1항 또는 제 5항에 있어서, 상기 트렌치를 형성하기 전에,상기 소오스/드레인 콘택 및 마스크층의 측면에 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
- 제 1항에 있어서, 상기 워드라인을 형성하는 단계는,상기 게이트절연막이 형성된 반도체기판의 전면에 도전층을 증착하는 단계와,상기 마스크층의 표면이 드러날 때까지 상기 도전층을 식각하는 단계와,사진식각 공정으로 상기 도전층을 패터닝하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000020094A KR100687849B1 (ko) | 2000-04-17 | 2000-04-17 | 반도체 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000020094A KR100687849B1 (ko) | 2000-04-17 | 2000-04-17 | 반도체 메모리 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010096147A KR20010096147A (ko) | 2001-11-07 |
| KR100687849B1 true KR100687849B1 (ko) | 2007-02-27 |
Family
ID=19664847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000020094A KR100687849B1 (ko) | 2000-04-17 | 2000-04-17 | 반도체 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100687849B1 (ko) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03160761A (ja) * | 1989-11-17 | 1991-07-10 | Fujitsu Ltd | 半導体装置 |
| KR980005882A (ko) * | 1996-06-27 | 1998-03-30 | 김주용 | 모스 트랜지스터 및 그의 제조방법 |
| KR19980058385A (ko) * | 1996-12-30 | 1998-10-07 | 김영환 | 반도체 소자 및 그의 제조방법 |
| KR19990002490A (ko) * | 1997-06-20 | 1999-01-15 | 문정환 | 모스 전계효과 트랜지스터 제조방법 |
| US5972754A (en) * | 1998-06-10 | 1999-10-26 | Mosel Vitelic, Inc. | Method for fabricating MOSFET having increased effective gate length |
| JP2000058684A (ja) * | 1998-08-17 | 2000-02-25 | Nec Corp | 電界効果型半導体メモリ装置およびその製造方法 |
-
2000
- 2000-04-17 KR KR1020000020094A patent/KR100687849B1/ko not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03160761A (ja) * | 1989-11-17 | 1991-07-10 | Fujitsu Ltd | 半導体装置 |
| KR980005882A (ko) * | 1996-06-27 | 1998-03-30 | 김주용 | 모스 트랜지스터 및 그의 제조방법 |
| KR19980058385A (ko) * | 1996-12-30 | 1998-10-07 | 김영환 | 반도체 소자 및 그의 제조방법 |
| KR19990002490A (ko) * | 1997-06-20 | 1999-01-15 | 문정환 | 모스 전계효과 트랜지스터 제조방법 |
| US5972754A (en) * | 1998-06-10 | 1999-10-26 | Mosel Vitelic, Inc. | Method for fabricating MOSFET having increased effective gate length |
| JP2000058684A (ja) * | 1998-08-17 | 2000-02-25 | Nec Corp | 電界効果型半導体メモリ装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010096147A (ko) | 2001-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100464416B1 (ko) | 증가된 유효 채널 길이를 가지는 반도체 소자의 제조 방법 | |
| JP2003179227A (ja) | 半導体装置及びその製造方法 | |
| KR100223832B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JP3623869B2 (ja) | 半導体メモリ装置の製造方法 | |
| KR100687849B1 (ko) | 반도체 메모리 소자의 제조방법 | |
| KR100273296B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100406500B1 (ko) | 반도체소자의 제조방법 | |
| KR100336784B1 (ko) | 반도체소자의 제조방법 | |
| KR0183897B1 (ko) | 반도체장치의 콘택 형성방법 | |
| KR100486120B1 (ko) | Ｍｏｓ 트랜지스터의 형성 방법 | |
| KR100349351B1 (ko) | 반도체장치의 트랜지스터 제조방법 | |
| KR100762870B1 (ko) | 반도체 소자의 제조방법 | |
| KR100418090B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100477786B1 (ko) | 반도체소자의 콘택 형성 방법 | |
| KR100368971B1 (ko) | 에스오아이 소자의 게이트 및 그 제조방법 | |
| KR20020058512A (ko) | 반도체 소자의 제조 방법 | |
| KR19980057073A (ko) | 반도체 장치의 트랜지스터 제조방법 | |
| KR0172253B1 (ko) | 반도체 장치의 제조 방법 | |
| KR20070105730A (ko) | 반도체 소자의 제조 방법 | |
| KR20020024840A (ko) | 반도체장치의 콘택플러그 형성방법 | |
| KR20000045470A (ko) | 반도체소자의 제조방법 | |
| KR20000038331A (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR20040002218A (ko) | 반도체소자의 제조방법 | |
| KR19990010370A (ko) | 반도체 소자의 비아 콘택홀 형성 방법 | |
| KR20030050671A (ko) | 반도체소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |