KR100464416B1 - 증가된 유효 채널 길이를 가지는 반도체 소자의 제조 방법 - Google Patents

증가된 유효 채널 길이를 가지는 반도체 소자의 제조 방법 Download PDF

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Abstract

질화물로 이루어지는 절연 스페이서를 이용하여 유효 채널 길이 및 콘택 접촉 면적을 조절함으로써 콘택 저항 및 트랜지스터의 특성을 향상시켜 DRAM 셀의 동작 특성을 개선하기 위한 반도체 소자의 제조 방법에 대하여 개시한다. 본 발명에 따른 반도체 소자의 제조 방법에서는 반도체 기판상에 게이트 전극과, 상기 게이트 전극의 상면을 덮는 절연막으로 이루어지는 복수의 게이트 구조를 형성한다. 상기 게이트 구조를 마스크로 하여 상기 반도체 기판에 소스/드레인 형성을 위한 저농도 불순물 이온 주입을 행한다. 상기 게이트 구조의 측벽에 제1 절연 스페이서를 형성한다. 상기 제1 절연 스페이서의 노출면 위에 질화물로 이루어지는 제2 절연 스페이서를 형성한다. 상기 게이트 구조, 제1 절연 스페이서 및 제2 절연 스페이서를 마스크로 하여 상기 반도체 기판에 소스/드레인 형성을 위한 고농도 불순물 이온 주입을 행한다. 상기 제2 절연 스페이서를 완전히 제거한다.

Description

증가된 유효 채널 길이를 가지는 반도체 소자의 제조 방법{Method for manufacturing semiconductor device having increased effective channel length}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 디자인 룰이 0.2㎛ 이하인 고집적 반도체 소자를 제조하기 위하여 게이트 전극에 의하여 자기정렬(self-align)되는 콘택 플러그를 갖는 반도체 소자의 제조 공정에서, 콘택 저항 및 트랜지스터의 특성을 향상시켜 DRAM (dynamic random access memory) 셀의 동작 특성을 개선하기 위한 반도체 소자의 제조 방법에 관한 것이다.
DRAM과 같은 고집적 반도체 소자를 제조하는 데 있어서, 디자인 룰(design rule)이 감소함에 따라 셀 면적이 점차 작아지고 있다. 그에 따라, 접촉 저항의 증가 및 단채널 (short channel) 효과가 증대되어 셀 트랜지스터의 항복 전압 (breakdown voltage)이 감소되고, 그 결과 신뢰성있는 셀 트랜지스터를 형성하는 데 한계가 있다.
한편, DRAM과 같은 반도체 소자의 고집적화를 위하여 패턴간의 얼라인 정도(精度)에 영향을 받지 않고 고집적 반도체 소자에 필요한 미세한 소자를 형성할 수 있는 기술로서 자기정렬 방식으로 게이트 전극 사이에 콘택 플러그를 형성하는 기술이 개발되었다. 자기정렬 방식을 적용한 반도체 소자의 제조 방법에서는 LDD (lightly doped drain) 구조의 소스/드레인 영역을 형성하기 위하여, 먼저 게이트 전극을 패터닝한 후 저농도 불순물 이온 주입 공정을 행하고, 상기 게이트 전극의 측벽에 스페이서를 형성한 후 고농도 불순물 이온 주입 공정을 행한다. 또한, 디자인 룰이 0.2㎛ 이하인 소자를 제조하는 경우에는 소스/드레인 영역을 형성하기 위한 고농도 불순물 이온 주입 공정이 주로 자기정렬 콘택홀 형성을 위한 층간절연막 패터닝 공정 후에 행해지고 있다. 이 때, 고집적 반도체 소자에서 원하는 셀 트랜지스터의 동작 특성을 얻기 위한 충분한 항복 전압을 확보하기 위하여는 펀치스루 (punch-through)를 막기 위하여 기판에서의 도핑 농도를 높이거나, 충분한 유효 채널 길이를 확보하여야 한다. 그러나, 도핑 농도를 높이는 방법은 접합 누설 전류를 증가시키는 역효과를 초래하여 리텐션 타임(retension time)을 급격히 감소시키는 문제가 있다. 이와 같은 문제를 해결하기 위하여는 기판의 도핑 농도를 증가시키지 않고, 게이트 전극의 폭 또는 게이트 전극의 측벽에 형성되는 스페이서의 폭을 증가시켜 유효 채널 길이를 증가시켜야 한다. 그러나, 이와 같은 방법은 고집적 반도체 소자의 제조 공정에 적용하기 어려울 뿐 만 아니라, 콘택 플러그와 소스/드레인 영역과의 접촉 면적이 감소되어 접촉 저항이 증가하고, 그 결과 셀 페일(cell fail)이 다량 발생하게 되는 문제가 있다.
본 발명의 목적은 상기와 같은 종래 기술에서의 문제점을 해결하고자 하는 것으로, 미세한 디자인 룰을 가지는 고집적 반도체 소자에서 게이트 전극에 의하여 자기정렬되는 콘택 플러그와 소스/드레인간의 접촉 면적을 감소시키지 않고 유효 채널 길이를 증가시킴으로써 셀 트랜지스터의 신뢰성을 확보할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3e는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a 내지 도 4f는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a 내지 도 5f는 본 발명의 제5 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 12: 소자 분리 영역, 14: 채널 형성 예정 영역, 16: 소스/드레인 형성 예정 영역, 18: 게이트 절연막, 20: 게이트 구조, 22: 게이트 전극, 22a: 폴리실리콘층, 22b: 금속 실리사이드층, 24: 절연층, 30: 저농도 불순물 이온, 42: 제1 절연 스페이서, 48: 라이너, 48a: 제2 절연 스페이서, 50: 층간절연막, 50a: 층간절연막 패턴, 52: 포토레지스트막 패턴, 60: 콘택 플러그, 80: 고농도 불순물 이온, 110: 반도체 기판, 112: 소자 분리 영역, 114: 채널 형성 예정 영역, 116: 소스/드레인 형성 예정 영역, 118: 게이트 절연막, 120: 게이트 구조, 122: 게이트 전극, 124: 절연층, 142: 제1 절연 스페이서, 148: 라이너, 148a: 제2 절연 스페이서, 150a: 층간절연막 패턴, 160: 제3 절연 스페이서, 180: 고농도 불순물 이온.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는 반도체 기판상에 게이트 전극과, 상기 게이트 전극의 상면을 덮는 절연막으로 이루어지는 복수의 게이트 구조를 형성한다. 상기 게이트 구조를 마스크로 하여 상기 반도체 기판에 소스/드레인 형성을 위한 저농도 불순물 이온 주입을 행한다. 상기 게이트 구조의 측벽에 제1 절연 스페이서를 형성한다. 상기 게이트 구조 및 제1 절연 스페이서 위에 질화물 라이너를 형성하여 제1 절연 스페이서의 노출면 위에 제2 절연 스페이서를 형성한다. 인접한 2개의 상기 제2 절연 스페이서 사이에서 상기 반도체 기판을 노출시키는 홀을 한정하는 평탄화된 층간절연막 패턴을 상기 게이트 구조의 위에 형성한다. 상기 층간절연막 패턴 및 제2 절연 스페이서를 마스크로 하여 상기 반도체 기판에 소스/드레인 형성을 위한 고농도 불순물 이온 주입을 행한다. 상기 제2 절연 스페이서를 완전히 제거한다.
상기 제2 절연 스페이서를 제거하는 단계는 오존수를 이용하는 습식 식각 방법에 의하여 행해질 수 있다. 이를 위하여, 상기 제2 절연 스페이서를 제거하는 단계에서는 먼저 오존수와 HF 용액과의 혼합액으로 이루어지는 식각액을 이용하는제1 습식 식각 단계를 행한 후, 오존수 만으로 이루어지는 식각액을 이용하는 제2 습식 식각 단계를 행한다. 바람직하게는, 상기 오존수와 HF 용액과의 혼합액은 오존수 : HF 용액의 부피비가 1000 : 1 ∼ 1500 : 1이다.
상기 제2 절연 스페이서를 제거하는 단계는 O2및 CF4의 혼합 가스를 이용하는 다운-스트림(down-stream) 플라즈마 에칭 방법에 의하여 행해질 수도 있다. 상기 혼합 가스는 O2: CF4의 유량비가 10 : 1 ∼ 100 : 1인 범위에서 사용된다.
또한, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는 인접한 2개의 상기 제2 절연 스페이서 사이에서 상기 반도체 기판을 노출시키는 홀을 한정하는 평탄화된 층간절연막 패턴을 상기 게이트 구조의 위에 형성하는 단계와, 상기 층간절연막 패턴의 측벽과 상기 제2 절연 스페이서 위에 질화물로 이루어지는 제3 절연 스페이서를 형성하는 단계를 더 포함할 수 있다. 상기 고농도 불순물 이온 주입은 상기 층간절연막 패턴 및 제3 절연 스페이서를 마스크로 하여 행해진다. 상기 제2 절연 스페이서 및 상기 제3 절연 스페이서는 동시에 제거된다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서는 반도체 기판상에 게이트 전극과, 상기 게이트 전극의 상면을 덮는 절연막으로 이루어지는 복수의 게이트 구조를 형성한다. 상기 게이트 구조를 마스크로 하여 상기 반도체 기판에 소스/드레인 형성을 위한 저농도 불순물 이온 주입을 행한다. 상기 게이트 구조의 측벽에 제1 절연 스페이서를 형성한다. 상기 저농도 불순물 이온 주입된 반도체 기판을 노출시키는 홀을 한정하는 평탄화된 층간절연막 패턴을 상기 게이트 구조의 위에 형성한다. 상기 층간절연막 패턴의 측벽과 상기 제1 절연 스페이서 위에 질화물로 이루어지는 제2 절연 스페이서를 형성한다. 상기 층간절연막 패턴 및 제2 절연 스페이서를 마스크로 하여 상기 반도체 기판에 소스/드레인 형성을 위한 고농도 불순물 이온 주입을 행한다. 상기 제2 절연 스페이서를 완전히 제거한다.
상기 제1 절연 스페이서는 실리콘 질화막 만으로 이루어질 수 있다. 또는, 상기 제1 절연 스페이서는 상기 게이트 구조와 접하는 실리콘 질화막과, 상기 실리콘 질화막 위에 형성된 실리콘 산화막으로 이루어질 수도 있다.
본 발명의 제2 양태에 따른 반도체 소자의 제조 방법은 상기 제1 절연 스페이서를 형성한 후, 상기 게이트 구조 및 상기 제1 절연 스페이서를 마스크로 하여 상기 반도체 기판에 저농도 불순물 이온 추가 주입을 행하는 단계를 더 포함할 수 있다.
또한, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법은 상기 제1 절연 스페이서를 형성한 후, 상기 게이트 구조 및 제1 절연 스페이서 위에 산화물 라이너를 형성하는 단계와, 상기 산화물 라이너를 마스크로 하여 상기 반도체 기판에 저농도 불순물 이온 추가 주입을 행하는 단계를 더 포함할 수 있다.
상기 층간절연막 패턴을 형성하기 위하여, 상기 저농도 불순물 이온 추가 주입이 행해진 반도체 기판 및 상기 산화물 라이너 위에 평탄화된 층간절연막을 형성한 후, 상기 층간절연막을 패터닝하여 상기 홀을 형성한다. 이 때, 상기 층간절연막의 패터닝과 동시에 상기 제1 절연 스페이서를 노출시키도록 상기 산화물 라이너의 일부를 제거한다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제3 양태에 따른 반도체 소자의 제조 방법에서는 채널 형성 예정 영역인 제1 영역과 소스/드레인 형성 예정 영역인 제2 영역을 가지는 반도체 기판의 제1 영역상에 게이트 전극을 형성한다. 상기 게이트 전극을 마스크로 하여 상기 제2 영역에 저농도 불순물 이온 주입을 행한다. 상기 게이트 전극의 길이 방향에 직교하는 제1 방향으로 제1 폭 만큼 상기 제2 영역이 노출되도록 상기 게이트 전극의 측벽에 제1 절연 스페이서를 형성한다. 상기 게이트 전극 위에 상기 제1 절연 스페이서를 노출시키는 홀을 한정하는 평탄화된 층간절연막 패턴을 형성한다. 상기 제1 방향으로 상기 제1 폭 보다 작은 제2 폭 만큼 상기 제2 영역이 노출되도록 상기 층간절연막 패턴의 측벽과 상기 제1 절연 스페이서 위에 질화물로 이루어지는 제2 절연 스페이서를 형성한다. 상기 층간절연막 패턴 및 상기 제2 절연 스페이서를 마스크로 하여 상기 제2 영역에 고농도 불순물 이온 주입을 행한다. 상기 제1 방향으로 상기 제1 폭 만큼 상기 제2 영역이 노출되도록 상기 제2 절연 스페이서를 완전히 제거한다.
본 발명의 제3 양태에 따른 반도체 소자의 제조 방법은 상기 제1 방향으로 상기 제1 폭보다 더 큰 제3 폭 만큼 상기 제2 영역이 노출되도록 상기 제1 절연 스페이서의 일부를 제거하는 단계를 더 포함할 수 있다.
또한, 본 발명의 제3 양태에 따른 반도체 소자의 제조 방법은 상기 제1 방향으로 상기 제1 폭 보다 작은 제4 폭 만큼 상기 제2 영역을 노출시키도록 상기 제1 절연 스페이서 위에 질화물 라이너를 형성하는 단계를 더 포함할 수 있다. 이 때,상기 제2 절연 스페이서는 상기 질화물 라이너 위에 형성된다.
또한, 본 발명의 제3 양태에 따른 반도체 소자의 제조 방법은 상기 제1 방향으로 상기 제1 폭 보다 작은 제4 폭 만큼 상기 제2 영역을 노출시키도록 상기 제1 절연 스페이서 위에 산화물 라이너를 형성하는 단계와, 상기 산화물 라이너를 마스크로 하여 상기 제2 영역에 저농도 불순물 이온 추가 주입을 행하는 단계를 더 포함할 수 있다.
본 발명에 의하면, 게이트 전극에 의하여 자기정렬되는 콘택 플러그를 갖는 고집적 반도체 소자를 제조하는 데 있어서, 질화물로 이루어지는 절연 스페이서를 이용하여 유효 채널 길이 및 콘택 접촉 면적을 조절하므로, 반도체 소자의 접촉 저항을 증가시키지 않고 셀 트랜지스터의 신뢰성이 확보되어 DRAM 셀의 동작 특성을 개선할 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
먼저, 본 발명의 제1 실시예에 대하여 설명한다. 도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 예를 들면 p형 반도체 기판(10)에 STI (shallow trench isolation) 공정을 이용하여 활성 영역을 한정하는 소자 분리 영역(12)을 형성한다. 상기 활성 영역은 채널 형성 예정 영역(14) 및 소스/드레인 형성 예정 영역(16)을 포함한다. 그 후, 예를 들면 열산화법에 의해 게이트 절연막(18)을 형성한다. 상기 게이트 절연막(18) 위에 폴리실리콘층(22a)과 텅스텐 실리사이드 등과 같은 금속 실리사이드층(22b)을 차례로 형성하고, 그 위에 예를 들면 실리콘 질화막으로 이루어지는 절연층(24)을 형성한 후, 이들을 리소그래피 공정 및 이방성 에칭 공정을 이용하여 패터닝하여, 게이트 전극(22) 및 이를 덮고 있는 절연층(24)으로 이루어지는 복수의 게이트 구조(20)를 형성한다. 그 후, 에칭 공정에 따른 데미지(damage)를 치유하기 위하여 열산화법을 이용하여 상기 게이트 구조(20)의 측벽에 산화막(도시 생략)을 형성한다. 상기 게이트 구조(20) 각각의 사이에서는 상기 반도체 기판(10)의 소스/드레인 형성 예정 영역(16)이 노출된다.
그 후, 상기 게이트 구조(20)를 마스크로 하여 저농도 불순물 이온(30) 주입 공정을 행한다. 이를 위하여, 예를 들면 인(phosporous) 이온을 1.0 ×1013ions/㎠의 농도 및 30KeV의 에너지로 주입한다.
도 1b를 참조하면, 상기 게이트 구조(20)의 측벽에 실리콘 질화물로 이루어지는 제1 절연 스페이서(42)를 형성한다. 상기 제1 절연 스페이서(42)는 실리콘 질화물을 상기 게이트 구조(20) 전면에 증착하고 에치백하여 형성한다. 상기 제1 절연 스페이서(42)에 의하여 상기 반도체 기판(10)의 소스/드레인 형성 예정 영역(16)이 상기 게이트 전극(22)의 길이 방향에 직교하는 방향으로 제1 폭(A1) 만큼 노출된다.
도 1c를 참조하면, 상기 게이트 구조(20) 및 제1 절연 스페이서(42) 위에 실리콘 질화물로 이루어지는 라이너(48)를 형성한다. 상기 라이너(48)는 약 20 ∼ 200Å, 바람직하게는 약 100Å의 두께로 형성한다. 상기 라이너(48)에 의하여 상기 제1 절연 스페이서(42)의 노출면을 덮는 제2 절연 스페이서(48a)가 형성된다.
도 1d를 참조하면, 상기 라이너(48)가 형성된 결과물 위에 평탄화된 층간절연막(50)을 형성한다. 상기 층간절연막(50)은 예를 들면 BPSG (borophosphosilicate glass) 또는 HDP (high density plasma) 산화막으로 이루어질 수 있다. 그 후, 상기 층간절연막(50)을 패터닝하는 데 있어서 식각 마스크로 사용하기 위한 포토레지스트막 패턴(52)을 상기 층간절연막(50) 위에 형성한다.
도 1e를 참조하면, 상기 포토레지스트막 패턴(52)을 식각 마스크로 이용하여, 산화막과 질화막과의 식각 선택비를 이용하는 자기정렬 방식의 식각 공정에 의하여 상기 층간절연막(50)을 식각하여 상기 게이트 구조(20) 사이에 형성되는 홀(H1)을 한정하는 층간절연막 패턴(50a)을 형성한다. 이 때, 과도 식각에 의하여 상기 라이너(48)중 상기 반도체 기판(10)을 덮고 있는 부분을 제거함으로써, 상기 홀(H1)에 의하여 상기 제2 절연 스페이서(48a) 및 상기 반도체 기판(10)의 소스/드레인 형성 예정 영역(16)이 노출된다. 상기 반도체 기판(10)의 소스/드레인 형성 예정 영역(16)은 상기 홀(H1)을 통하여 노출되는 인접한 2개의 상기 제2 절연 스페이서(48a) 사이에서 상기 게이트 전극(22)의 길이 방향에 직교하는 방향으로 상기 제1 폭(A1) 보다 작은 제2 폭(A2) 만큼 노출된다.
도 1f를 참조하면, 상기 층간절연막 패턴(50a) 및 상기 제2 절연 스페이서(48a)를 마스크로 하여 고농도 불순물 이온(80) 주입 공정을 행한다. 이를 위하여, 예를 들면 인(phosporous) 이온을 4.0 ×1013ions/㎠의 농도 및 30KeV의 에너지로 주입한다. 그 결과, 상기 이온 주입에 노출되어 있는 상기 반도체 기판(10)의 소스/드레인 형성 예정 영역(16)이 제2 폭(A2)으로 좁아져 있으므로, 상기 채널 형성 예정 영역(14)에 형성될 유효 채널 길이를 상기 제2 절연 스페이서(148a)의 폭(W1)의 2배 만큼 증가시킬 수 있다.
도 1g를 참조하면, 상기 홀(H1)을 통하여 노출되는 상기 제2 절연 스페이서(48a)를 완전히 제거한다. 이를 위하여 등방성 식각 방법을 이용한다.
상기 제2 절연 스페이서(48a)를 등방성 식각 방법으로 제거하기 위한 하나의 예시적인 방법으로서, 오존수를 이용하는 습식 식각 방법을 이용할 수 있다. 즉, 오존수와 HF 용액을 각각 1000 : 1 ∼ 1500 : 1의 부피비로 혼합한 혼합액을 제조한 후, 이를 식각액으로 사용하여 약 25초 동안 습식 식각하고, 다시 오존수 만으로 이루어지는 식각액을 사용하여 약 20초 동안 습식 식각하면, 상기 제2 절연 스페이서(48a)를 효과적으로 제거할 수 있다. 바람직하게는, 상기 오존수와 HF용액과의 혼합액에서 오존수 : HF 용액의 부피비는 약 1380 : 1이다. 이와 같이 습식 식각 방법에 의하여 상기 제2 절연 스페이서(48a)가 완전히 제거된 후, 자연 산화막을 제거하기 위하여 HF를 사용하여 세정 공정을 행한다.
상기 제2 절연 스페이서(48a)를 등방성 식각 방법으로 제거하기 위한 다른 예시적인 방법으로서, O2및 CF4의 혼합 가스를 이용하는 다운-스트림(down-stream) 플라즈마 에칭 방법을 이용할 수 있다. 이는 통상의 애싱(ashing) 장비를 이용하여 행해질 수 있는 것으로, 바람직하게는 O2: CF4의 유량비가 약 10 : 1 ∼ 100 : 1인 범위로 되도록 상기 혼합 가스를 공급한다. 특히 바람직하게는, 약 250℃의 온도 및 약 1 토르의 압력 하에서 약 700W의 파워를 공급하면서 O2: CF4의 유량비가 약 40 : 1로 되도록 상기 혼합 가스를 공급하면서 다운-스트림 플라즈마 에칭 공정을 행한다.
상기 설명한 바와 같은 등방성 식각 방법으로 상기 제2 절연 스페이서(48a)를 완전히 제거함으로서, 상기 홀(H1)을 통하여 인접한 2개의 제1 절연 스페이서(42) 사이에서 상기 반도체 기판(10)의 소스/드레인 형성 예정 영역(16)이 상기 제2 폭(A2) 보다 큰 제3 폭(A3) 만큼 노출된다. 따라서, 상기 홀(H1)을 통하여 상기 반도체 기판(10)의 소스/드레인 형성 예정 영역(16)이 다시 넓은 면적으로 노출되므로, 후속 공정에서 상기 홀(H1) 내에 콘택 플러그가 형성되었을 때 상기 콘택플러그와 상기 반도체 기판(10)과의 접촉 면적이 증가되어, 증가된 유효 채널 길이는 확보하면서 콘택 저항의 증가를 억제할 수 있다.
상기 제2 절연 스페이서(48a)를 제거하는 데 있어서, 상기 제2 절연 스페이서(48a) 만을 제거함으로써, 상기 홀(H1)을 통하여 노출되는 상기 소스/드레인 형성 예정 영역(16)의 제3 폭(A3)의 크기를 상기 제1 폭(A1)과 동일하게 할 수 있다. 또는, 필요에 따라 콘택 저항 특성을 더욱 개선하기 위하여, 상기 제2 절연 스페이서(48a)의 제거와 동시에 상기 제1 절연 스페이서(42)의 일부를 함께 제거하여 상기 소스/드레인 형성 예정 영역(16)의 제3 폭(A3)의 크기를 상기 제1 폭(A1)보다 더 크게 하는 것도 가능하다. 상기 제3 폭(A3)의 크기는 공정 조건들을 고려하여 필요에 따라 조절 가능하다.
도 1h를 참조하면, 상기 홀(H1) 내에 예를 들면 도핑된 폴리실리콘과 같은 도전 물질을 채워 상기 게이트 구조(20)에 의하여 자기정렬되는 콘택 플러그(60)를 형성한다.
다음에, 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법에 대하여 도 2a 내지 도 2c를 참조하여 설명한다.
먼저 도 2a를 참조하면, 도 1a 및 도 1e를 참조하여 설명한 바와 같은 방법으로 반도체 기판(110)에 소자 분리 영역(112)을 형성하고, 활성 영역중 채널 형성 예정 영역(114)상에 게이트 절연막(118)과, 게이트 전극(122) 및 이를 덮고 있는 절연층(124)으로 이루어지는 게이트 구조(120)를 형성한다. 그 후, 상기 게이트 구조(120)를 마스크로 하여 저농도 불순물 이온 주입 공정을 행하고, 상기 게이트 구조(120)의 측벽에 실리콘 질화물로 이루어지는 제1 절연 스페이서(142)를 형성한다. 상기 제1 절연 스페이서(142)는 실리콘 질화물을 상기 게이트 구조(120) 전면에 증착하고 에치백하여 형성한다. 상기 제1 절연 스페이서(142)에 의하여 상기 반도체 기판(110)의 소스/드레인 형성 예정 영역(116)이 상기 게이트 전극(122)의 길이 방향에 직교하는 방향으로 제1 폭(B1) 만큼 노출된다. 그 후, 상기 게이트 구조(120) 및 제1 절연 스페이서(142) 위에 실리콘 질화물로 이루어지는 라이너(148)를 형성한다. 상기 라이너(148)에 의하여 상기 제1 절연 스페이서(142)의 노출면을 덮는 제2 절연 스페이서(148a)가 형성된다. 상기 라이너(148)가 형성된 결과물 위에 평탄화된 층간절연막을 형성하고, 실리콘 산화막과 실리콘 질화막과의 식각 선택비 차이를 이용하는 자기정렬 방식의 식각 공정을 거쳐 층간절연막 패턴(150a)을 형성한다. 상기 층간절연막 패턴(150a)에 의하여 상기 게이트 구조(120) 사이에 형성되는 홀(H2)이 한정된다. 이 때, 도시하지는 않았으나, 상기 홀(H2)의 저면에는 상기 반도체 기판(110)을 덮고 있는 상기 라이너(148)가 남아 있도록 한다.
상기 층간절연막 패턴(150a)이 형성된 결과물 위에 실리콘 질화막을 형성한 후 다시 에치백하여 상기 층간절연막 패턴(150a)의 측벽 및 상기 제2 절연 스페이서(148a) 위에 상기 실리콘 질화막으로 이루어지는 제3 절연 스페이서(160)를 형성한다. 그 결과, 상기 반도체 기판(110)의 소스/드레인 형성 예정 영역(116)은 상기홀(H2)을 통하여 노출되는 인접한 2개의 상기 제3 절연 스페이서(160) 사이에서 상기 게이트 전극(122)의 길이 방향에 직교하는 방향으로 상기 제1 폭(B1) 보다 작은 제2 폭(B2) 만큼 노출된다. 바람직하게는, 상기 제2 폭(B2)이 상기 제1 폭(B1) 보다 약 100 ∼ 300Å 만큼 더 작아지도록 상기 제2 절연 스페이서(148a)의 폭 및 상기 제3 절연 스페이서(160)의 폭을 조절한다.
도 2b를 참조하면, 상기 층간절연막 패턴(150a) 및 상기 제3 절연 스페이서(160)를 마스크로 하여 고농도 불순물 이온(180) 주입 공정을 행한다. 이를 위하여, 예를 들면 인(phosporous) 이온을 4.0 ×1013ions/㎠의 농도 및 30KeV의 에너지로 주입한다. 그 결과, 상기 이온 주입에 노출되어 있는 상기 반도체 기판(110)의 소스/드레인 형성 예정 영역(116)이 제2 폭(B2)으로 좁아져 있으므로, 상기 채널 형성 예정 영역(114)에 형성될 유효 채널 길이를 상기 제2 절연 스페이서(148a) 및 제3 절연 스페이서(160) 각각의 폭의 합의 2배 만큼 증가시킬 수 있다.
도 2c를 참조하면, 상기 홀(H2)을 통하여 노출되는 상기 제3 절연 스페이서(160) 및 제2 절연 스페이서(148a)를 완전히 제거한다. 이를 위하여 도 1g를 참조하여 상세히 설명한 바와 같은 등방성 식각 방법을 이용한다. 등방성 식각 방법으로 상기 제3 절연 스페이서(160) 및 제2 절연 스페이서(148a)를 완전히 제거함으로서, 상기 홀(H2)을 통하여 노출되는 인접한 2개의 제1 절연 스페이서(142) 사이에서 상기 반도체 기판(110)의 소스/드레인 형성 예정 영역(116)이 상기 제2 폭(B2) 보다 큰 제3 폭(B3) 만큼 노출된다. 따라서, 상기 홀(H2)을 통하여 상기 반도체 기판(110)의 소스/드레인 형성 예정 영역(116)이 다시 넓은 면적으로 노출되므로, 후속 공정에서 상기 홀(H2) 내에 콘택 플러그가 형성되었을 때 상기 콘택 플러그와 상기 반도체 기판(110)과의 접촉 면적이 증가되어, 증가된 유효 채널 길이는 확보하면서 콘택 저항의 증가를 억제할 수 있다.
상기 제2 절연 스페이서(148a) 및 제3 절연 스페이서(160)를 제거하는 데 있어서, 상기 제1 절연 스페이서(142)를 제거하지 않고, 상기 홀(H2)을 통하여 노출되는 상기 소스/드레인 형성 예정 영역(116)의 제3 폭(B3)의 크기를 상기 제1 폭(B1)과 동일하게 할 수 있다. 또는, 필요에 따라 콘택 저항 특성을 더욱 개선하기 위하여, 상기 제2 절연 스페이서(148a) 및 제3 절연 스페이서(160)의 제거와 동시에 상기 제1 절연 스페이서(142)의 일부를 함께 제거하여 상기 소스/드레인 형성 예정 영역(116)의 제3 폭(B3)의 크기를 상기 제1 폭(B1)보다 더 크게 하는 것도 가능하다. 상기 제3 폭(B3)의 크기는 공정 조건들을 고려하여 필요에 따라 조절 가능하다.
그 후, 도 1h를 참조하여 설명한 바와 같이, 홀(H2) 내에 도전 물질을 채워 상기 게이트 구조(120)에 의하여 자기정렬되는 콘택 플러그(도시 생략)를 형성한다.
다음에, 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법에 대하여 도3a 내지 도 3e를 참조하여 설명한다.
먼저 도 3a를 참조하면, 도 1a 및 도 1b를 참조하여 설명한 바와 같은 방법으로 반도체 기판(210)에 소자 분리 영역(212)을 형성하고, 활성 영역중 채널 형성 예정 영역(214)상에 게이트 절연막(218)과, 게이트 전극(222) 및 이를 덮고 있는 절연층(224)으로 이루어지는 게이트 구조(220)를 형성한다. 그 후, 상기 게이트 구조(220)를 마스크로 하여 저농도 불순물 이온 주입 공정을 행하고, 상기 게이트 구조(220)의 측벽에 실리콘 질화물로 이루어지는 제1 절연 스페이서(242)를 형성한다. 상기 제1 절연 스페이서(242)는 실리콘 질화물을 상기 게이트 구조(220) 전면에 증착하고 에치백하여 형성한다. 상기 제1 절연 스페이서(242)에 의하여 상기 반도체 기판(210)의 소스/드레인 형성 예정 영역(216)이 상기 게이트 전극(222)의 길이 방향에 직교하는 방향으로 제1 폭(C1) 만큼 노출된다. 그 후, 상기 제1 절연 스페이서(242)가 형성된 결과물 위에 산화막으로 이루어지는 평탄화된 층간절연막을 형성하고, 자기정렬 방식의 식각 공정을 거쳐 층간절연막 패턴(250a)을 형성한다. 상기 층간절연막 패턴(250a)에 의하여 상기 게이트 구조(220) 사이에 형성되는 홀(H3)이 한정되며, 상기 홀(H3)을 통하여 상기 반도체 기판(210) 및 제1 절연 스페이서(242)가 노출된다.
도 3b를 참조하면, 상기 층간절연막 패턴(250a)이 형성된 결과물 위에 실리콘 질화막을 형성한 후 다시 에치백하여 상기 층간절연막 패턴(250a)의 측벽 및 상기 제1 절연 스페이서(242) 위에 실리콘 질화막으로 이루어지는 제2 절연스페이서(260)를 형성한다. 그 결과, 상기 반도체 기판(210)의 소스/드레인 형성 예정 영역(216)은 상기 홀(H3)을 통하여 노출된 인접한 2개의 상기 제2 절연 스페이서(260) 사이에서 상기 게이트 전극(222)의 길이 방향에 직교하는 방향으로 상기 제1 폭(C1) 보다 작은 제2 폭(C2) 만큼 노출된다.
도 3c를 참조하면, 상기 층간절연막 패턴(250a) 및 상기 제2 절연 스페이서(260)를 마스크로 하여 고농도 불순물 이온(280) 주입 공정을 행한다. 이를 위하여, 예를 들면 인(phosporous) 이온을 4.0 ×1013ions/㎠의 농도 및 30KeV의 에너지로 주입한다. 그 결과, 상기 이온 주입에 노출되어 있는 상기 반도체 기판(210)의 소스/드레인 형성 예정 영역(216)이 제2 폭(C2)으로 좁아져 있으므로, 상기 채널 형성 예정 영역(214)에 형성될 유효 채널 길이를 상기 제2 절연 스페이서(260)의 폭의 2배 만큼 증가시킬 수 있다.
도 3d를 참조하면, 상기 홀(H3)을 통하여 노출되는 상기 제2 절연 스페이서(260)를 완전히 제거한다. 이를 위하여 도 1g를 참조하여 상세히 설명한 바와 같은 등방성 식각 방법을 이용한다. 등방성 식각 방법으로 상기 제2 절연 스페이서(260)를 제거함으로써, 상기 홀(H3)을 통하여 노출되는 인접한 2개의 제1 절연 스페이서(242) 사이에서 상기 반도체 기판(210)의 소스/드레인 형성 예정 영역(216)이 상기 제2 폭(C2) 보다 큰 제3 폭(C3) 만큼 노출된다. 따라서, 상기 홀(H3)을 통하여 상기 반도체 기판(210)의 소스/드레인 형성 예정 영역(216)이 다시넓은 면적으로 노출되므로, 상기 홀(H3) 내에 콘택 플러그가 형성되었을 때 상기 콘택 플러그와 상기 반도체 기판(210)과의 접촉 면적이 증가되어, 증가된 유효 채널 길이는 확보하면서 콘택 저항의 증가를 억제할 수 있다.
상기 제2 절연 스페이서(260)를 제거하는 데 있어서, 상기 제1 절연 스페이서(242)를 제거하지 않음으로써 상기 홀(H3)을 통하여 노출되는 상기 소스/드레인 형성 예정 영역(216)의 제3 폭(C3)의 크기를 상기 제1 폭(C1)과 동일하게 할 수 있다. 또는, 필요에 따라 상기 제2 절연 스페이서(260)의 제거와 동시에 상기 제1 절연 스페이서(242)의 일부를 제거하여 상기 소스/드레인 형성 예정 영역(216)의 제3 폭(C3)의 크기를 상기 제1 폭(C1)보다 더 크게 하는 것도 가능하다.
도 3e를 참조하면, 도 1h를 참조하여 설명한 바와 같이, 홀(H3) 내에 도전 물질을 채워 상기 게이트 구조(220)에 의하여 자기정렬되는 콘택 플러그(290)를 형성한다.
다음에, 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법에 대하여 도 4a 내지 도 4f를 참조하여 설명한다.
먼저 도 4a를 참조하면, 도 1a를 참조하여 설명한 바와 같은 방법으로 반도체 기판(310)에 소자 분리 영역(312)을 형성하고, 활성 영역중 채널 형성 예정 영역(314)상에 게이트 절연막(318)과, 게이트 전극(322) 및 이를 덮고 있는 절연층(324)으로 이루어지는 게이트 구조(320)를 형성한다. 그 후, 상기 게이트 구조(320)를 마스크로 하여 상기 반도체 기판(310)에 저농도 불순물 이온 주입 공정을 행한다.
그 후, 상기 게이트 구조(320)의 측벽에 실리콘 질화막(342) 및 실리콘 산화막(344)의 복합막으로 구성되는 제1 절연 스페이서(340)를 형성한다. 상기 제1절연 스페이서(340)를 형성하기 위하여, 먼저 실리콘 질화물을 상기 게이트 구조(320) 전면에 증착하고 에치백하여 상기 실리콘 질화막(342)을 형성한다. 그 후, 상기 실리콘 질화막(342) 위에 상기 실리콘 산화막(344)을 형성하기 위하여, 상기 실리콘 질화막(342)이 형성된 상기 게이트 구조(320) 전면에 실리콘 산화막을 증착하고 에치백한다. 상기 제1 절연 스페이서(340)를 구성하는 상기 실리콘 산화막(344)에 의하여 상기 반도체 기판(310)의 소스/드레인 형성 예정 영역(316)이 상기 게이트 전극(322)의 길이 방향에 직교하는 방향으로 제1 폭(D1) 만큼 노출된다. 상기 제1 폭(D1)은 상기 게이트 전극(322) 사이에서 상기 제1 절연 스페이서(340)의 실리콘 질화막(342)에 의하여 한정되는 제2 폭(D2)보다 작은 폭으로서, 후속 공정에서 상기 게이트 전극(322) 사이에 형성하고자 콘택 플러그의 폭 보다 훨씬 작다.
도 4b를 참조하면, 상기 게이트 구조(320) 및 상기 제1 절연 스페이서(340)를 마스크로 하여 상기 반도체 기판(310)에 저농도 불순물 이온(346)의 추가 주입 공정을 행한다. 상기 저농도 불순물 이온(346)의 추가 주입 공정은 도 4a를 참조하여 설명한 바와 같은 저농도 불순물 이온 주입 공정과 동일한 조건하에서 행해질 수 있다. 상기한 바와 같이, 저농도 불순물 이온(346)의 추가 주입 공정이 제1 폭(D1)으로 좁아진 영역에만 행해지므로 상기 채널 형성 예정 영역(314)에 형성되는유효 채널 길이를 증가시킬 수 있다.
도 4c를 참조하면, 상기 저농도 불순물 이온(346)이 추가 주입된 결과물상에 도 1d를 참조하여 설명한 바와 같은 방법으로 산화막으로 이루어지는 평탄화된 층간절연막(350)을 형성한다.
도 4d를 참조하면, 포토레지스트막 패턴(도시 생략)을 이용하여 상기 층간절연막(350)을 실리콘 산화막과 실리콘 질화막과의 식각 선택비 차이를 이용한 자기정렬 방식의 식각 방법에 의해 식각하여 평탄화된 층간절연막 패턴(350a)을 형성한다. 이 때, 실리콘 산화막과 실리콘 질화막과의 식각 선택비 차이를 이용하여 식각 공정을 행하므로, 상기 층간절연막 패턴(350a)의 형성과 동시에 상기 제1 절연 스페이서(340)중 실리콘 산화막(344)이 제거된다. 그 결과, 상기 층간절연막 패턴(350a)에 의하여 상기 게이트 구조(320) 사이에 형성되는 홀(H4)을 통하여 상기 반도체 기판(310) 및 제1 절연 스페이서(340)의 실리콘 질화막(342)이 노출된다. 또한, 상기 반도체 기판(310)의 소스/드레인 형성 예정 영역(316)은 상기 홀(H4)을 통하여 노출되는 인접한 2개의 상기 실리콘 질화막(342) 사이에서 상기 게이트 전극(322)의 길이 방향에 직교하는 방향으로 상기 제1 폭(D1) 보다 큰 제2 폭(D2) 만큼 노출된다.
도 4e를 참조하면, 상기 층간절연막 패턴(350a)이 형성된 결과물 위에 실리콘 질화막을 형성한 후 다시 에치백하여 상기 층간절연막 패턴(350a)의 측벽 및 상기 제1 절연 스페이서(340)의 실리콘 질화막(342) 위에 실리콘 질화막으로 이루어지는 제2 절연 스페이서(360)를 형성한다. 그 결과, 상기 반도체 기판(310)의 소스/드레인 형성 예정 영역(316)은 상기 홀(H4)을 통하여 노출된 인접한 2개의 상기 제2 절연 스페이서(360) 사이에서 상기 게이트 전극(322)의 길이 방향에 직교하는 방향으로 상기 제2 폭(D2) 보다 작은 제3 폭(D3) 만큼 노출된다.
그 후, 상기 층간절연막 패턴(350a) 및 상기 제2 절연 스페이서(360)를 마스크로 하여 고농도 불순물 이온(380) 주입 공정을 행한다. 이를 위하여, 예를 들면 인(phosporous) 이온을 4.0 ×1013ions/㎠의 농도 및 30KeV의 에너지로 주입한다. 그 결과, 상기 이온 주입에 노출되어 있는 상기 반도체 기판(310)의 소스/드레인 형성 예정 영역(316)이 제3 폭(D3)으로 좁아져 있으므로, 상기 채널 형성 예정 영역(314)에 형성될 유효 채널 길이를 상기 제2 절연 스페이서(360)의 폭의 2배 만큼 증가시킬 수 있다.
도 4f를 참조하면, 상기 홀(H4)을 통하여 노출되는 상기 제2 절연 스페이서(360)를 완전히 제거한다. 이를 위하여 도 1g를 참조하여 상세히 설명한 바와 같은 등방성 식각 방법을 이용한다. 등방성 식각 방법으로 상기 제2 절연 스페이서(360)를 제거함으로서, 상기 홀(H4)을 통하여 노출된 인접한 2개의 실리콘 질화막(342) 사이에서 상기 반도체 기판(310)의 소스/드레인 형성 예정 영역(316)이 상기 제3 폭(D3) 보다 큰 제4 폭(D4) 만큼 노출된다. 원하는 바에 따라 상기 제4 폭(D4)의 크기는 상기 제2 폭(D2)과 같거나 크게 조절할 수 있다. 이와 같이, 상기홀(H4)을 통하여 상기 반도체 기판(310)의 소스/드레인 형성 예정 영역(316)이 다시 넓은 면적으로 노출되므로, 상기 홀(H4) 내에 콘택 플러그(390)를 형성하였을 때 상기 콘택 플러그와 상기 반도체 기판(310)과의 접촉 면적이 증가되어, 증가된 유효 채널 길이는 확보하면서 콘택 저항의 증가를 억제할 수 있다.
다음에, 본 발명의 제5 실시예에 따른 반도체 소자의 제조 방법에 대하여 도 5a 내지 도 5f를 참조하여 설명한다.
먼저 도 5a를 참조하면, 도 1a를 참조하여 설명한 바와 같은 방법으로 반도체 기판(410)에 소자 분리 영역(412)을 형성하고, 활성 영역중 채널 형성 예정 영역(414)상에 게이트 절연막(418)과, 게이트 전극(422) 및 이를 덮고 있는 절연층(424)으로 이루어지는 게이트 구조(420)를 형성한다. 그 후, 상기 게이트 구조(420)를 마스크로 하여 상기 반도체 기판(410)에 저농도 불순물 이온 주입 공정을 행한다.
그 후, 상기 게이트 구조(420)의 측벽에 실리콘 질화물로 이루어지는 제1 절연 스페이서(442)를 형성한다. 상기 제1절연 스페이서(442)는 실리콘 질화물을 상기 게이트 구조(420) 전면에 증착하고 에치백하여 형성한다. 상기 게이트 구조(420) 및 제1 절연 스페이서(442) 위에 실리콘 산화물로 이루어지는 라이너(444)를 형성한다. 상기 라이너(444)는 약 20 ∼ 200Å, 바람직하게는 약 100Å의 두께로 형성될 수 있다. 상기 라이너(444)에 의하여 상기 반도체 기판(410)의 소스/드레인 형성 예정 영역(416)이 상기 게이트 전극(422)의 길이 방향에 직교하는 방향으로 제1 폭(E1) 만큼 노출된다. 상기 제1 폭(E1)은 상기 게이트 전극(422) 사이에서 상기 제1 절연 스페이서(442)에 의하여 한정되는 제2 폭(E2)보다 작은 폭으로서, 후속 공정에서 상기 게이트 전극(422) 사이에 형성하고자 콘택 플러그의 폭 보다 훨씬 작다.
도 5b를 참조하면, 상기 게이트 구조(420) 및 상기 제1 절연 스페이서(442) 위에 형성된 상기 라이너(444)를 마스크로 하여 상기 반도체 기판(410)에 저농도 불순물 이온(446)의 추가 주입 공정을 행한다. 상기 저농도 불순물 이온(446)의 추가 주입 공정은 도 5a를 참조하여 설명한 바와 같은 저농도 불순물 이온 주입 공정과 동일한 조건하에서 행해질 수 있다. 상기 설명한 바와 같이, 저농도 불순물 이온(446)의 추가 주입 공정은 제1 폭(E1)으로 좁아진 영역에만 행해지므로, 상기 채널 형성 예정 영역(414)에 형성되는 유효 채널 길이를 증가시킬 수 있다.
도 5c를 참조하면, 상기 저농도 불순물 이온(446)의 추가 주입된 결과물상에 도 1d를 참조하여 설명한 바와 같은 방법으로 산화막으로 이루어지는 평탄화된 층간절연막(450)을 형성한다.
도 5d를 참조하면, 포토레지스트막 패턴(도시 생략)을 이용하여 상기 층간절연막(450)을 실리콘 산화막과 실리콘 질화막과의 식각 선택비 차이를 이용한 자기정렬 방식의 식각 방법에 의해 식각하여 평탄화된 층간절연막 패턴(450a)을 형성한다. 이 때, 실리콘 산화막과 실리콘 질화막과의 식각 선택비 차이를 이용하여 식각 공정을 행하므로, 상기 층간절연막 패턴(450a)이 형성됨과 동시에 상기라이너(444)중 일부, 즉 상기 제1 절연 스페이서(442) 위에 형성되어 식각 가스에 노출되는 부분이 제거된다. 그 결과, 상기 층간절연막 패턴(450a)에 의하여 상기 게이트 구조(420) 사이에서 한정되는 홀(H5)을 통하여 상기 반도체 기판(410) 및 제1 절연 스페이서(442)가 노출된다. 또한, 상기 반도체 기판(410)의 소스/드레인 형성 예정 영역(416)은 상기 홀(H5)을 통하여 노출되는 인접한 2개의 상기 제1 절연 스페이서(442) 사이에서 상기 게이트 전극(422)의 길이 방향에 직교하는 방향으로 상기 제1 폭(E1) 보다 큰 제2 폭(E2) 만큼 노출된다.
도 5e를 참조하면, 상기 층간절연막 패턴(450a)이 형성된 결과물 위에 실리콘 질화막을 형성한 후 다시 에치백하여 상기 층간절연막 패턴(450a)의 측벽 및 상기 제1 절연 스페이서(442) 위에 실리콘 질화막으로 이루어지는 제2 절연 스페이서(460)를 형성한다. 그 결과, 상기 반도체 기판(410)의 소스/드레인 형성 예정 영역(416)은 상기 홀(H5)을 통하여 노출된 인접한 2개의 상기 제2 절연 스페이서(460) 사이에서 상기 게이트 전극(422)의 길이 방향에 직교하는 방향으로 상기 제2 폭(E2) 보다 작은 제3 폭(E3) 만큼 노출된다.
그 후, 상기 층간절연막 패턴(450a) 및 상기 제2 절연 스페이서(460)를 마스크로 하여 고농도 불순물 이온(480) 주입 공정을 행한다. 이를 위하여, 예를 들면 인(phosporous) 이온을 4.0 ×1013ions/㎠의 농도 및 30KeV의 에너지로 주입한다. 그 결과, 상기 이온 주입에 노출되어 있는 상기 반도체 기판(410)의 소스/드레인형성 예정 영역(416)이 제3 폭(E3)으로 좁아져 있으므로, 상기 채널 형성 예정 영역(414)에 형성될 유효 채널 길이를 상기 제2 절연 스페이서(460)의 폭의 2배 만큼 증가시킬 수 있다.
도 5f를 참조하면, 상기 홀(H5)을 통하여 노출되는 상기 제2 절연 스페이서(460)를 완전히 제거한다. 이를 위하여 도 1g를 참조하여 상세히 설명한 바와 같은 등방성 식각 방법을 이용한다. 등방성 식각 방법으로 상기 제2 절연 스페이서(460)를 제거함으로서, 상기 홀(H5)을 통하여 노출된 인접한 2개의 제1 절연 스페이서(442) 사이에서 상기 반도체 기판(410)의 소스/드레인 형성 예정 영역(416)이 상기 제3 폭(E3) 보다 큰 제4 폭(E4) 만큼 노출된다. 원하는 바에 따라 상기 제4 폭(E4)의 크기는 상기 제2 폭(E2)과 같거나 크게 조절할 수 있다. 이와 같이, 상기 홀(H5)을 통하여 상기 반도체 기판(410)의 소스/드레인 형성 예정 영역(416)이 다시 넓은 면적으로 노출되므로, 상기 홀(H5) 내에 콘택 플러그(490)를 형성하였을 때 상기 콘택 플러그와 상기 반도체 기판(410)과의 접촉 면적이 증가되어, 증가된 유효 채널 길이를 확보하면서 콘택 저항의 증가를 억제할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법에서는 트랜지스터의 유효 채널 길이를 증가시키면서 콘택 저항 특성을 개선할 수 있도록 소스/드레인 영역과 콘택 플러그와의 충분한 접촉 면적을 확보하기 위하여, 게이트 구조 및 층간절연막 패턴의 측벽에 형성되는 절연 스페이서를 이용한다. 즉, 소스/드레인 영역 형성을 위한 고농도 불순물 이온의 주입 공정 전에 소스/드레인 형성 예정 영역의 노출 면적을 좁히기 위한 질화물 스페이서를 형성함으로써 반도체 기판의 노출 면적을 최소화하여, 채널 형성 예정 영역에서 증가된 채널 길이를 확보한다. 그리고, 소스/드레인 영역 형성을 위한 고농도 불순물 이온의 주입 공정이 완료된 후에는 등방성 식각 방법을 이용하여 상기 질화물 스페이서를 완전히 제거함으로써, 소스/드레인 영역과, 그 위에 형성되는 콘택 플러그와의 접촉 면적을 증가시킴으로써 접촉 저항 특성을 향상시킨다.
본 발명에 의하면, 디자인 룰이 0.2 ㎛ 이하인 고집적 반도체 소자로서 게이트 전극에 의하여 자기정렬되는 콘택 플러그를 갖는 반도체 소자를 제조하는 데 있어서, 질화물로 이루어지는 절연 스페이서를 이용하여 유효 채널 길이 및 콘택 접촉 면적을 조절하므로, 반도체 소자의 접촉 저항을 증가시키지 않고 셀 트랜지스터의 신뢰성이 확보되어 DRAM 셀의 동작 특성을 개선할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (34)

  1. 반도체 기판상에 게이트 전극과, 상기 게이트 전극의 상면을 덮는 절연막으로 이루어지는 복수의 게이트 구조를 형성하는 단계와,
    상기 게이트 구조를 마스크로 하여 상기 반도체 기판에 소스/드레인 형성을 위한 저농도 불순물 이온 주입을 행하는 단계와,
    상기 게이트 구조의 측벽에 제1 절연 스페이서를 형성하는 단계와,
    상기 게이트 구조 및 제1 절연 스페이서 위에 질화물 라이너를 형성하여 제1 절연 스페이서의 노출면 위에 제2 절연 스페이서를 형성하는 단계와,
    인접한 2개의 상기 제2 절연 스페이서 사이에서 상기 반도체 기판을 노출시키는 홀을 한정하는 평탄화된 층간절연막 패턴을 상기 게이트 구조의 위에 형성하는 단계와;
    상기 층간절연막 패턴 및 제2 절연 스페이서를 마스크로 하여 상기 반도체 기판에 소스/드레인 형성을 위한 고농도 불순물 이온 주입을 행하는 단계와,
    상기 제2 절연 스페이서를 완전히 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 절연 스페이서를 제거하는 단계는 오존수를 이용하는 습식 식각 방법에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제2 절연 스페이서를 제거하는 단계는
    오존수와 HF 용액과의 혼합액으로 이루어지는 식각액을 이용하는 제1 습식식각 단계와,
    오존수 만으로 이루어지는 식각액을 이용하는 제2 습식 식각 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 오존수와 HF 용액과의 혼합액은 오존수 : HF 용액의 부피비가 1000 : 1 ∼ 1500 : 1인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 제2 절연 스페이서를 제거하는 단계는 O2및 CF4의 혼합 가스를 이용하는 다운-스트림(down-stream) 플라즈마 에칭 방법에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 혼합 가스는 O2: CF4의 유량비가 10 : 1 ∼ 100 : 1인 범위에서 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 층간절연막 패턴은 BPSG (borophosphosilicate glass) 또는 HDP (highdensity plasma) 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    인접한 2개의 상기 제2 절연 스페이서 사이에서 상기 반도체 기판을 노출시키는 홀을 한정하는 평탄화된 층간절연막 패턴을 상기 게이트 구조의 위에 형성하는 단계와,
    상기 층간절연막 패턴의 측벽과 상기 제2 절연 스페이서 위에 질화물로 이루어지는 제3 절연 스페이서를 형성하는 단계를 더 포함하고,
    상기 고농도 불순물 이온 주입은 상기 층간절연막 패턴 및 제3 절연 스페이서를 마스크로 하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 절연 스페이서 및 상기 제3 절연 스페이서를 동시에 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 절연 스페이서 및 제3 절연 스페이서를 제거하는 단계는 오존수를 이용하는 습식 식각 방법에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 제2 절연 스페이서 및 제3 절연 스페이서를 제거하는 단계는
    오존수와 HF 용액과의 혼합액으로 이루어지는 식각액을 이용하는 제1 습식 식각 단계와,
    오존수 만으로 이루어지는 식각액을 이용하는 제2 습식 식각 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 오존수와 HF 용액과의 혼합액은 오존수 : HF 용액의 부피비가 1000 : 1 ∼ 1500 : 1인 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제9항에 있어서,
    상기 제2 절연 스페이서 및 제3 절연 스페이서를 제거하는 단계는 O2및 CF4의 혼합 가스를 이용하는 다운-스트림(down-stream) 플라즈마 에칭 방법에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 혼합 가스는 O2: CF4의 유량비가 10 : 1 ∼ 100 : 1인 범위에서 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제8항에 있어서,
    상기 층간절연막 패턴은 BPSG (borophosphosilicate glass) 또는 HDP (high density plasma) 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 반도체 기판상에 게이트 전극과, 상기 게이트 전극의 상면을 덮는 절연막으로 이루어지는 복수의 게이트 구조를 형성하는 단계와,
    상기 게이트 구조를 마스크로 하여 상기 반도체 기판에 소스/드레인 형성을 위한 저농도 불순물 이온 주입을 행하는 단계와,
    상기 게이트 구조의 측벽에 제1 절연 스페이서를 형성하는 단계와,
    상기 저농도 불순물 이온 주입된 반도체 기판을 노출시키는 홀을 한정하는 평탄화된 층간절연막 패턴을 상기 게이트 구조의 위에 형성하는 단계와,
    상기 층간절연막 패턴의 측벽과 상기 제1 절연 스페이서 위에 질화물로 이루어지는 제2 절연 스페이서를 형성하는 단계와,
    상기 층간절연막 패턴 및 제2 절연 스페이서를 마스크로 하여 상기 반도체 기판에 소스/드레인 형성을 위한 고농도 불순물 이온 주입을 행하는 단계와,
    상기 제2 절연 스페이서를 완전히 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제2 절연 스페이서를 제거하는 단계는 오존수를 이용하는 습식 식각 방법에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 제2 절연 스페이서를 제거하는 단계는
    오존수와 HF 용액과의 혼합액으로 이루어지는 식각액을 이용하는 제1 습식 식각 단계와,
    오존수 만으로 이루어지는 식각액을 이용하는 제2 습식 식각 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 오존수와 HF 용액과의 혼합액은 오존수 : HF 용액의 부피비가 1000 : 1 ∼ 1500 : 1인 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제16항에 있어서,
    상기 제2 절연 스페이서를 제거하는 단계는 O2및 CF4의 혼합 가스를 이용하는 다운-스트림(down-stream) 플라즈마 에칭 방법에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제20항에 있어서,
    상기 혼합 가스는 O2: CF4의 유량비가 10 : 1 ∼ 100 : 1인 범위에서 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제16항에 있어서,
    상기 층간절연막 패턴은 BPSG (borophosphosilicate glass) 또는 HDP (high density plasma) 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제16항에 있어서,
    상기 제1 절연 스페이서는 실리콘 질화막 만으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제16항에 있어서,
    상기 제1 절연 스페이서는 상기 게이트 구조와 접하는 실리콘 질화막과, 상기 실리콘 질화막 위에 형성된 실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제24항에 있어서,
    상기 제1 절연 스페이서를 형성한 후, 상기 게이트 구조 및 상기 제1 절연 스페이서를 마스크로 하여 상기 반도체 기판에 저농도 불순물 이온 추가 주입을 행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제16항에 있어서,
    상기 제1 절연 스페이서를 형성한 후, 상기 게이트 구조 및 제1 절연 스페이서 위에 산화물 라이너를 형성하는 단계와,
    상기 산화물 라이너를 마스크로 하여 상기 반도체 기판에 저농도 불순물 이온 추가 주입을 행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 제26항에 있어서, 상기 층간절연막 패턴을 형성하는 단계는
    상기 저농도 불순물 이온 추가 주입이 행해진 반도체 기판 및 상기 산화물 라이너 위에 평탄화된 층간절연막을 형성하는 단계와,
    상기 층간절연막을 패터닝하여 상기 홀을 형성하는 단계와,
    상기 층간절연막의 패터닝과 동시에 상기 제1 절연 스페이서를 노출시키도록 상기 산화물 라이너의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 채널 형성 예정 영역인 제1 영역과 소스/드레인 형성 예정 영역인 제2 영역을 가지는 반도체 기판의 제1 영역상에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극을 마스크로 하여 상기 제2 영역에 저농도 불순물 이온 주입을 행하는 단계와,
    상기 게이트 전극의 길이 방향에 직교하는 제1 방향으로 제1 폭 만큼 상기 제2 영역이 노출되도록 상기 게이트 전극의 측벽에 제1 절연 스페이서를 형성하는 단계와,
    상기 게이트 전극 위에 상기 제1 절연 스페이서를 노출시키는 홀을 한정하는 평탄화된 층간절연막 패턴을 형성하는 단계와,
    상기 제1 방향으로 상기 제1 폭 보다 작은 제2 폭 만큼 상기 제2 영역이 노출되도록 상기 층간절연막 패턴의 측벽과 상기 제1 절연 스페이서 위에 질화물로 이루어지는 제2 절연 스페이서를 형성하는 단계와,
    상기 층간절연막 패턴 및 상기 제2 절연 스페이서를 마스크로 하여 상기 제2 영역에 고농도 불순물 이온 주입을 행하는 단계와,
    상기 제1 방향으로 상기 제1 폭 만큼 상기 제2 영역이 노출되도록 상기 제2 절연 스페이서를 완전히 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제28항에 있어서,
    상기 제1 방향으로 상기 제1 폭보다 더 큰 제3 폭 만큼 상기 제2 영역이 노출되도록 상기 제1 절연 스페이서의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제28항에 있어서,
    상기 제2 절연 스페이서를 제거하는 단계는 오존수와 HF 용액과의 혼합액으로 이루어지는 식각액을 이용하는 습식 식각 방법으로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  31. 제28항에 있어서,
    상기 제2 절연 스페이서를 제거하는 단계는 O2및 CF4의 혼합 가스를 이용하는 다운-스트림(down-stream) 플라즈마 에칭 방법에 의하여 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  32. 제28항에 있어서,
    상기 제1 방향으로 상기 제1 폭 보다 작은 제4 폭 만큼 상기 제2 영역을 노출시키도록 상기 제1 절연 스페이서 위에 질화물 라이너를 형성하는 단계를 더 포함하고,
    상기 제2 절연 스페이서는 상기 질화물 라이너 위에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  33. 제28항에 있어서,
    상기 제1 방향으로 상기 제1 폭 보다 작은 제4 폭 만큼 상기 제2 영역을 노출시키도록 상기 제1 절연 스페이서 위에 산화물 라이너를 형성하는 단계와,
    상기 산화물 라이너를 마스크로 하여 상기 제2 영역에 저농도 불순물 이온 추가 주입을 행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  34. 제33항에 있어서,
    층간절연막 패턴을 형성하기 위하여 상기 산화물 라이너 및 상기 제2 영역 위에 평탄화된 층간절연막을 형성하는 단계와,
    상기 층간절연막을 패터닝하여 상기 제2 영역을 노출시키는 홀을 형성하는 단계와,
    상기 층간절연막의 패터닝과 동시에 상기 제1 절연 스페이서가 노출되도록 상기 산화물 라이너를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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