JP4313082B2 - 半導体素子の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特にデザインルールが０．２μｍ以下の高集積半導体素子を製造するためにゲート電極によって自己整列されるコンタクトプラグを有する半導体素子の製造工程において、接触抵抗（コンタクト抵抗）の増加を防止しつつトランジスタの特性を向上させ、ＤＲＡＭセルの動作特性を改善するための半導体素子の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭのような高集積半導体素子の製造では、デザインルールが減少するにつれてセル面積も次第に縮まっている。それにより、接触抵抗の増加が生じるとともに、短チャンネル効果が増大してセルトランジスタの降伏電圧が減少し、その結果、信頼性あるセルトランジスタを形成するのに限界がある。
【０００３】
一方、ＤＲＡＭのような半導体素子の高集積化のためにパターン間のアラインメント精度の影響を受けず、高集積半導体素子に必要な微細な素子を形成できる技術として、自己整列方式（セルフアライメント方式）でゲート電極間にコンタクトプラグを形成する技術が開発されている。自己整列方式を適用した半導体素子の製造方法ではＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造のソース／ドレーン領域を形成するために、まずゲート電極をパターニングした後、低濃度不純物イオン注入工程を行い、次に、前記ゲート電極の側壁にスペーサを形成した後、高濃度不純物イオン注入工程を行う。また、デザインルールが０．２μｍ以下である素子を製造する場合にはソース／ドレーン領域を形成するための高濃度不純物イオン注入工程は、主に自己整列コンタクトホールの形成のための層間絶縁膜のパターニング工程後に行われている。この際、高集積半導体素子では、所望のセルトランジスタの動作特性を得るための十分な降伏電圧を確保する必要がある。そのためには、パンチスルー現象を防止するために基板でのドーピング濃度を高め、あるいは十分な有効チャンネル長を確保せねばならない。しかし、ドーピング濃度を高める方法は、接合漏れ電流を増加させる効果を招くので、保持時間（ｒｅｔｅｎｓｉｏｎ ｔｉｍｅ）を短くしてしまうという問題が生じるおそれがある。したがって、かかる問題を解決するためには基板のドーピング濃度を増加させず、ゲート電極の幅またはゲート電極の側壁に形成されるスペーサの幅を広げて有効チャンネル長を延ばさなければならない。しかし、このような方法は高集積半導体素子の製造工程に適用しにくいだけでなく、ゲート電極およびスペーサの幅を増やすのにともなって、コンタクトホールの開口が形成される空間が狭められてしまい、コンタクトプラグとソース／ドレーン領域との接触面積が減少して、接触抵抗が増加し、その結果、セルの不具合（ｃｅｌｌ ｆａｉｌ）が多発するといった問題がある。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、前記問題点を解決するためのものであって、微細なデザインルールを有する高集積半導体素子において、ゲート電極によって自己整列されるコンタクトプラグとソース／ドレーン間の接触面積を減少させることなく、有効チャンネル長を延ばすことによって、セルトランジスタの信頼性を確保しうる半導体素子の製造方法を提供することである。
【０００５】
【課題を解決するための手段】
前記目的を達成するために本発明の第１態様による半導体素子の製造方法では、半導体基板上に、ゲート電極と、前記ゲート電極の上面を覆う絶縁膜とよりなる複数のゲート構造を形成する。前記ゲート構造をマスクとして前記半導体基板にソース／ドレーンを形成するために第１濃度で不純物イオン注入を行う。そして、前記ゲート構造の側壁に第１絶縁スペーサを形成する。さらに、前記ゲート構造及び第１絶縁スペーサ上にシリコン窒化物からなるライナを形成することによって、第１絶縁スペーサの露出面上に第２絶縁スペーサを形成する。そして、隣接した２つの前記第２絶縁スペーサの間で前記半導体基板を露出する開口を画定する平坦化された層間絶縁膜パターンを前記ゲート構造上に形成する。前記層間絶縁膜パターン及び第２絶縁スペーサをマスクとして前記半導体基板にソース／ドレーンを形成するために第１濃度より高い第２濃度で不純物イオン注入を行う。そして、前記第２絶縁スペーサを完全に除去する。
【０００６】
前記第２絶縁スペーサを除去する段階は、オゾン水を用いるウェットエッチング法によって行われうる。このために、前記第２絶縁スペーサを除去する段階では、まずオゾン水とＨＦ溶液との混合液よりなるエッチング液を用いる第１ウェットエッチング段階を行った後、オゾン水のみからなるエッチング液を用いる第２ウェットエッチング段階を行う。望ましくは、前記オゾン水とＨＦ溶液との混合液はオゾン水：ＨＦ溶液の体積比が１０００：１〜１５００：１である。
【０００７】
前記第２絶縁スペーサを除去する段階は、Ｏ2及びＣＦ4の混合ガスを用いるダウンストリーム型プラズマエッチング法によって行われうる。前記混合ガスはＯ2：ＣＦ4の流量比が１０：１〜１００：１の範囲で使われる。
【０００８】
また、本発明の第１態様による半導体素子の製造方法では、隣接した２つの前記第２絶縁スペーサの間で前記半導体基板を露出する開口を画定する平坦化された層間絶縁膜パターンを前記ゲート構造上に形成する段階の後に、前記層間絶縁膜パターンの側壁と前記第２絶縁スペーサ上にシリコン窒化物よりなる第３絶縁スペーサを形成する段階と、をさらに含みうる。前記高濃度不純物イオン注入は前記層間絶縁膜パターン及び第３絶縁スペーサをマスクとして行われる。前記第２絶縁スペーサ及び前記第３絶縁スペーサは同時に除去される。
【０００９】
また、前記目的を達成するために本発明の第２態様による半導体素子の製造方法では、半導体基板上にゲート電極と、前記ゲート電極の上面を覆う絶縁膜よりなる複数のゲート構造を形成する。前記ゲート構造をマスクとして前記半導体基板にソース／ドレーンを形成するために第１濃度で不純物イオン注入を行う。そして、前記ゲート構造の側壁に第１絶縁スペーサを形成する。前記第１濃度で不純物イオン注入された半導体基板を露出する開口を画定する平坦化された層間絶縁膜パターンを前記ゲート構造上に形成する。前記層間絶縁膜パターンの側壁と前記第１絶縁スペーサ上にシリコン窒化物よりなる第２絶縁スペーサを形成する。前記層間絶縁膜パターン及び第２絶縁スペーサをマスクとして前記半導体基板にソース／ドレーンを形成するために第１濃度より高い第２濃度で不純物イオン注入を行う。そして、前記第２絶縁スペーサを完全に除去する。
【００１０】
前記第１絶縁スペーサはシリコン窒化膜のみからなりうる。または、前記第１絶縁スペーサは、前記ゲート構造と接するシリコン窒化膜と、前記シリコン窒化膜上に形成されたシリコン酸化膜よりなりうる。
【００１１】
本発明の第２態様による半導体素子の製造方法は、前記第１絶縁スペーサを形成した後、前記ゲート構造及び前記第１絶縁スペーサをマスクとして前記半導体基板に第２濃度より低い第３濃度で不純物イオンを追加注入する段階をさらに含みうる。
【００１２】
また、本発明の第２態様による半導体素子の製造方法は、前記第１絶縁スペーサを形成した後、前記ゲート構造及び第１絶縁スペーサ上にシリコン酸化物からなるライナを形成する段階と、前記シリコン酸化物からなるライナをマスクとして前記半導体基板に第２濃度より低い第３濃度で不純物イオンを追加注入する段階をさらに含みうる。
【００１３】
前記層間絶縁膜パターンを形成するために、前記第３濃度で不純物イオン追加注入が行われた半導体基板及び前記シリコン酸化物からなるライナ上に平坦化された層間絶縁膜を形成した後、前記層間絶縁膜をパターニングして前記開口を形成する。この際、前記層間絶縁膜のパターニングと同時に前記第１絶縁スペーサを露出すべく前記シリコン酸化物からなるライナの一部を除去する。
【００１４】
また、前記目的を達成するために、本発明の第３態様による半導体素子の製造方法では、チャンネル形成予定領域の第１領域とソース／ドレーン形成予定領域の第２領域とを有する半導体基板の第１領域上にゲート電極を形成する。前記ゲート電極をマスクとして前記第２領域に第１濃度で不純物イオン注入を行う。前記ゲート電極の長手方向に直交する第１方向に第１幅にわたって前記第２領域が露出されるべく前記ゲート電極の側壁に第１絶縁スペーサを形成する。前記ゲート電極上に前記第１絶縁スペーサを露出する開口を画定する平坦化された層間絶縁膜パターンを形成する。前記第１方向に前記第１幅より狭い第２幅にわたって前記第２領域が露出されるべく前記層間絶縁膜パターンの側壁と前記第１絶縁スペーサ上にシリコン窒化物よりなる第２絶縁スペーサを形成する。前記層間絶縁膜パターン及び前記第２絶縁スペーサをマスクとして前記第２領域に前記第１濃度より高い第２濃度で不純物イオン注入を行う。そして、前記第１方向に前記第１幅にわたって前記第２領域が露出されるべく前記第２絶縁スペーサを完全に除去する。
【００１５】
本発明の第３態様による半導体素子の製造方法は、前記第１方向に前記第１幅より広い第３幅だけ前記第２領域が露出されるべく前記第１絶縁スペーサの一部を除去する段階をさらに含みうる。
【００１６】
また、本発明の第３態様による半導体素子の製造方法は、前記第１方向に前記第１幅より狭い第４幅にわたって前記第２領域を露出すべく前記第１絶縁スペーサ上にシリコン窒化物からなるライナを形成する段階をさらに含みうる。この際、前記第２絶縁スペーサは前記シリコン窒化物からなるライナ上に形成される。
【００１７】
また、本発明の第３態様による半導体素子の製造方法は、前記第１方向に前記第１幅より狭い第４幅にわたって前記第２領域を露出すべく前記第１絶縁スペーサ上にシリコン酸化物からなるライナを形成する段階と、前記シリコン酸化物からなるライナをマスクとして前記第２領域に第２濃度より低い第３濃度で不純物イオンを追加注入する段階をさらに含みうる。また、前記開口内には、導電性プラグが形成されうる。
【００１８】
本発明によれば、ゲート電極によって自己整列されるコンタクトプラグを有する高集積半導体素子を製造するに当って、シリコン窒化物よりなる絶縁スペーサを用いて有効チャンネル長及びコンタクト接触面積を調節するので、半導体素子の接触抵抗を増加させることなく、セルトランジスタの信頼性が確保されてＤＲＡＭセルの動作特性を改善しうる。
【００１９】
【発明の実施の形態】
次に例示する実施例は多様な他の形に変形でき、本発明の範囲が後述する実施例に限定されることを意味するものではない。本発明の実施例は当業者に本発明をさらに完全に説明するために提供されるものである。添付図面において膜または領域の大きさまたは厚さは明細書の明確性のために誇張されたものである。また、ある膜が他の膜または基板の“上”にあると記載された場合、前記ある膜が前記他の膜の上に直接存在しても、その間に第３の他の膜が介在されても良い。
【００２０】
まず、本発明の第１実施例について説明する。図１ないし図８は、本発明の第１実施例に係る半導体素子の製造方法を説明するために工程順序によって示す断面図である。
【００２１】
図１を参照すれば、例えばｐ型半導体基板１０にＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）工程を用いて活性領域を限定するための素子分離領域１２を形成する。前記活性領域はチャンネル形成予定領域１４及びソース／ドレーン形成予定領域１６を含む。その後、例えば熱酸化法によりゲート絶縁膜１８を形成する。前記ゲート絶縁膜１８上にポリシリコン層２２ａと、タングステンシリサイドのような金属シリサイド層２２ｂとを順次に形成し、その上に、例えばシリコン窒化膜よりなる絶縁層２４を形成した後、これらをリソグラフフィー工程及び異方性エッチング工程を用いてパターニングし、ゲート電極２２及びこれを覆っている絶縁層２４よりなる複数のゲート構造２０を形成する。次いで、エッチング工程による損傷を治すために熱酸化法を用いて前記ゲート構造２０の側壁に酸化膜（図示せず）を形成する。前記各ゲート構造２０それぞれの間では前記半導体基板１０のソース／ドレーン形成予定領域１６が露出される。
【００２２】
次いで、前記ゲート構造２０をマスクとして低濃度不純物イオン３０注入工程を行う。ここで、低濃度不純物イオン３０注入とは、所定の第１濃度での不純物イオンの注入を意味する。このために、例えば燐イオンを１．０×１０13ｉｏｎｓ／ｃｍ2の濃度及び３０ＫｅＶのエネルギーで注入する。
【００２３】
図２を参照すれば、前記ゲート構造２０の側壁にシリコン窒化物よりなる第１絶縁スペーサ４２を形成する。前記第１絶縁スペーサ４２はシリコン窒化物を前記ゲート構造２０の全面に蒸着し、エッチバックして形成する。前記第１絶縁スペーサ４２によって、前記半導体基板１０のソース／ドレーン形成予定領域１６が前記ゲート電極２２の長手方向に直交する方向に第１幅Ａ1にわたって露出される。
【００２４】
図３を参照すれば、前記ゲート構造２０及び第１絶縁スペーサ４２上にシリコン窒化物よりなるライナ４８を形成する。前記ライナ４８は約２０〜２００Å、望ましくは約１００Åの厚さに形成する。前記ライナ４８を形成することによって前記第１絶縁スペーサ４２の露出面を覆う第２絶縁スペーサ４８ａが形成される。
【００２５】
図４を参照すれば、前記ライナ４８が形成された結果物上に平坦化された層間絶縁膜５０を形成する。前記層間絶縁膜５０は、例えば、Ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ−ｇｌａｓｓ（ＢＰＳＧ）膜、またはＨＤＰ（高密度プラズマ：ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）酸化膜からなる。Ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ−ｇｌａｓｓ（ＢＰＳＧ）膜は、Ｂ（ボロン）とＰ（リン）の酸化物であるＢ2Ｏ3とＰ2Ｏ5（Ｐ2Ｏ3）を添加したＳｉＯ2膜（シリコン酸化膜）である。一方、ＨＤＰ酸化膜は、高密度プラズマＣＶＤ法を用いて形成された酸化膜である。次いで、前記層間絶縁膜５０をパターニングするに当ってエッチングマスクとして使用するためのフォトレジスト膜パターン５２を前記層間絶縁膜５０上に形成する。
【００２６】
図５を参照すれば、前記フォトレジスト膜パターン５２をエッチングマスクとして用いて、酸化膜と窒化膜とのエッチング選択比差を用いる自己整列方式のエッチング工程によって前記層間絶縁膜５０をエッチングして前記ゲート構造２０間に形成される開口Ｈ1を画定する層間絶縁膜パターン５０ａを形成する。この際、過度エッチングによって前記ライナ４８のうち前記半導体基板１０を覆っている部分を除去する。この結果、前記開口Ｈ1によって前記第２絶縁スペーサ４８ａ及び前記半導体基板１０のソース／ドレーン形成予定領域１６が露出される。前記半導体基板１０のソース／ドレーンン形成予定領域１６は前記開口Ｈ1を通じて露出される隣接した２つの前記第２絶縁スペーサ４８ａ間で前記ゲート電極２２の長手方向に直交する方向に前記第１幅Ａ1より狭い第２幅Ａ2にわたって露出される。
【００２７】
図６を参照すれば、前記層間絶縁膜パターン５０ａ及び前記第２絶縁スペーサ４８ａをマスクとして、高濃度不純物イオン８０注入工程を行う。ここで、高濃度不純物イオン８０注入とは、上記の第１濃度より高い第２濃度での不純物イオンの注入を意味する。このために、例えば燐イオンを４．０×１０13ｉｏｎｓ／ｃｍ2の濃度及び３０ＫｅＶのエネルギーで注入する。この際に、前記イオン注入に露出されている前記半導体基板１０のソース／ドレーン形成予定領域１６が第２幅Ａ2に狭まっているので、前記チャンネル形成予定領域１４に形成される有効チャンネル長を前記第２絶縁スペーサ１４８ａの幅Ｗ1の２倍だけ増加させることができる。
【００２８】
図７を参照すれば、前記開口Ｈ1を通じて露出される前記第２絶縁スペーサ４８ａを完全に除去する。このために等方性エッチング法を用いる。
【００２９】
前記第２絶縁スペーサ４８ａを等方性エッチング法で除去するための１つの例示的な方法として、オゾン水を用いるウェットエッチング法を用いられる。ここで、オゾン水とは、オゾン添加超純水ともよばれ、微量（ｐｐｍオーダー）のオゾンを添加した純水である。たとえば、オゾン水とＨＦ溶液とを各々１０００：１〜１５００：１の体積比で混合した混合液を製造した後、これをエッチング液として使用して約２５秒間ウェットエッチングし、再びオゾン水のみからなるエッチング液を使用して約２０秒間ウェットエッチングすれば、前記第２絶縁スペーサ４８ａを効率よく除去しうる。望ましくは、前記オゾン水とＨＦ溶液との混合液でオゾン水：ＨＦ溶液の体積比は約１３８０：１である。このようにウェットエッチング法によって前記第２絶縁スペーサ４８ａが完全に除去された後、自然酸化膜を除去するためにＨＦを使用して洗浄工程を行う。
【００３０】
前記第２絶縁スペーサ４８ａを等方性エッチング法で除去するための他の例示的な方法として、Ｏ2及びＣＦ4の混合ガスを用いるダウンストリーム型プラズマエッチング法を用いられる。これは通常のダウンストリーム型アッシング装備を用いて行われるが、望ましくはＯ2：ＣＦ4の流量比が約１０：１〜１００：１の範囲になるように前記混合ガスを供給する。特に望ましくは、約２５０℃の温度及び約１Ｔｏｒｒ（約１００Ｐａ）の圧力下で約７００Ｗのパワーを供給しつつＯ2：ＣＦ4の流量比が約４０：１になるように前記混合ガスを供給してダウンストリーム型プラズマエッチング工程を行う。
【００３１】
前述したような等方性エッチング法で前記第２絶縁スペーサ４８ａを完全に除去することによって、前記開口Ｈ1を通じて隣接した２つの第１絶縁スペーサ４２間で前記半導体基板１０のソース／ドレーン形成予定領域１６が前記第２幅Ａ2より広い第３幅Ａ3にわたって露出される。したがって、前記開口Ｈ1を通じて前記半導体基板１０のソース／ドレーン形成予定領域１６が再び広い面積にわたって露出されるので、後続工程で前記開口Ｈ1内にコンタクトプラグが形成された時、前記コンタクトプラグと前記半導体基板１０との接触面積が増加し、延ばした有効チャンネル長は確保しつつ接触抵抗（コンタクト抵抗）の増加を抑制しうる。
【００３２】
前記第２絶縁スペーサ４８ａの除去に際して、前記第２絶縁スペーサ４８ａのみを除去することによって、前記開口Ｈ1を通じて露出される前記ソース／ドレーン形成予定領域１６の第３幅Ａ3を前記第１幅Ａ1と同一にすることができる。または、必要に応じてコンタクト抵抗の特性をさらに改善するために、前記第２絶縁スペーサ４８ａの除去と同時に前記第１絶縁スペーサ４２の一部についても除去して前記ソース／ドレーン形成予定領域１６の第３幅Ａ3を前記第１幅Ａ1よりも広げてもよい。前記第３幅Ａ3は工程条件を考慮して必要に応じて調節できる。
【００３３】
図８を参照すれば、前記開口Ｈ1内に、例えばドーピングされたポリシリコンのような導電物質を充填して、前記ゲート構造２０によって自己整列されるコンタクトプラグ６０を形成する。
【００３４】
次いで、本発明の第２実施例に係る半導体素子の製造方法について図９ないし図１１を参照して説明する。
【００３５】
まず、図９を参照すれば、図１ないし図５の説明と同一な方法で半導体基板１１０に素子分離領域１１２を形成し、活性領域のうちチャンネル形成予定領域１１４上にゲート絶縁膜１１８と、ゲート電極１２２及びこれを覆っている絶縁層１２４よりなるゲート構造１２０を形成する。その後、前記ゲート構造１２０をマスクとして低濃度不純物イオン注入工程を行い、前記ゲート構造１２０の側壁にシリコン窒化物よりなる第１絶縁スペーサ１４２を形成する。前記第１絶縁スペーサ１４２はシリコン窒化物を前記ゲート構造１２０全面に蒸着してエッチバックして形成する。前記第１絶縁スペーサ１４２によって前記半導体基板１１０のソース／ドレーン形成予定領域１１６が前記ゲート電極１２２の長手方向に直交する方向に第１幅Ｂ1にわたって露出される。次いで、前記ゲート構造１２０及び第１絶縁スペーサ１４２上にシリコン窒化物よりなるライナ１４８を形成する。前記ライナ１４８を形成することによって、前記第１絶縁スペーサ１４２の露出面を覆う第２絶縁スペーサ１４８ａが形成される。前記ライナ１４８が形成された結果物上に平坦化された層間絶縁膜を形成し、シリコン酸化膜とシリコン窒化膜とのエッチング選択比差を用いる自己整列方式のエッチング工程を経て層間絶縁膜パターン１５０ａを形成する。前記層間絶縁膜パターン１５０ａによって前記ゲート構造１２０の間に形成される開口Ｈ2が画定される。この際、図示しないが、前記開口Ｈ2の底面には前記半導体基板１１０を覆っている前記ライナ１４８を残す。
【００３６】
前記層間絶縁膜パターン１５０ａが形成された結果物上にシリコン窒化膜を形成した後、再びエッチバックして前記層間絶縁膜パターン１５０ａの側壁及び前記第２絶縁スペーサ１４８ａ上に前記シリコン窒化膜よりなる第３絶縁スペーサ１６０を形成する。その結果、前記半導体基板１１０のソース／ドレーン形成予定領域１１６は前記開口Ｈ2を通じて露出される隣接した２つの前記第３絶縁スペーサ１６０の間で前記ゲート電極１２２の長手方向に直交する方向に前記第１幅Ｂ1より狭い第２幅Ｂ2にわたって露出される。望ましくは、前記第２幅Ｂ2が前記第１幅Ｂ1より約１００〜３００Åだけさらに狭くなるように前記第２絶縁スペーサ１４８ａの幅及び前記第３絶縁スペーサ１６０の幅を調節する。
【００３７】
図１０を参照すれば、前記層間絶縁膜パターン１５０ａ及び前記第３絶縁スペーサ１６０をマスクとして高濃度不純物イオン１８０の注入工程を行う。このために、例えば燐イオンを４．０×１０13ｉｏｎｓ／ｃｍ2の濃度及び３０ＫｅＶのエネルギーで注入する。この際、前記イオン注入に露出されている前記半導体基板１１０のソース／ドレーン形成予定領域１１６が第２幅Ｂ2に狭まっているので、前記チャンネル形成予定領域１１４に形成される有効チャンネル長を前記第２絶縁スペーサ１４８ａの幅と第３絶縁スペーサ１６０の幅との和の２倍だけ延ばせる。
【００３８】
図１１を参照すれば、前記開口Ｈ2を通じて露出される前記第３絶縁スペーサ１６０及び第２絶縁スペーサ１４８ａを完全に除去する。このために図７に説明したような等方性エッチング法を用いる。等方性エッチング法で前記第３絶縁スペーサ１６０及び第２絶縁スペーサ１４８ａを完全に除去することによって、前記開口Ｈ2を通じて露出される隣接した２つの第１絶縁スペーサ１４２の間で前記半導体基板１１０のソース／ドレーン形成予定領域１１６が前記第２幅Ｂ2より広い第３幅Ｂ3にわたって露出される。したがって、前記開口Ｈ2を通じて前記半導体基板１１０のソース／ドレーン形成予定領域１１６が再び広い面積に露出されるので、後続工程において前記開口Ｈ2内にコンタクトプラグが形成された時、前記コンタクトプラグと前記半導体基板１１０との接触面積が増加し、延びた有効チャンネル長は確保しつつ接触抵抗（コンタクト抵抗）の増加を抑制しうる。
【００３９】
前記第２絶縁スペーサ１４８ａ及び第３絶縁スペーサ１６０を除去するに当って、前記第１絶縁スペーサ１４２を除去せず、前記開口Ｈ2を通じて露出される前記ソース／ドレーン形成予定領域１１６の第３幅Ｂ3を前記第１幅Ｂ1と同一にできる。または、必要に応じて接触抵抗（コンタクト抵抗）の特性をさらに改善するために、前記第２絶縁スペーサ１４８ａ及び第３絶縁スペーサ１６０の除去と同時に前記第１絶縁スペーサ１４２の一部を共に除去して前記ソース／ドレーン形成予定領域１１６の第３幅Ｂ3を前記第１幅Ｂ1より広げることもできる。前記第３幅Ｂ3は工程条件を考慮して必要に応じて調節可能である。
【００４０】
引き続き、図８を参照して説明したように、開口Ｈ2内に導電物質を充填して、前記ゲート構造１２０によって自己整列されるコンタクトプラグ（図示せず）を形成する。
【００４１】
次いで、本発明の第３実施例に係る半導体素子の製造方法について図１２ないし図１６を参照して説明する。
【００４２】
まず、図１２を参照すれば、図１及び図２の説明と同じ方法で半導体基板２１０に素子分離領域２１２を形成し、活性領域のうちチャンネル形成予定領域２１４上にゲート絶縁膜２１８と、ゲート電極２２２及びこれを覆っている絶縁層２２４よりなるゲート構造２２０を形成する。引き続き、前記ゲート構造２２０をマスクとして低濃度不純物イオン注入工程を行い、前記ゲート構造２２０の側壁にシリコン窒化物よりなる第１絶縁スペーサ２４２を形成する。前記第１絶縁スペーサ２４２はシリコン窒化物を前記ゲート構造２２０の全面に蒸着し、エッチバックして形成する。前記第１絶縁スペーサ２４２によって前記半導体基板２１０のソース／ドレーン形成予定領域２１６が前記ゲート電極２２２の長手方向に直交する方向に第１幅Ｃ1にわたって露出される。その後、前記第１絶縁スペーサ２４２が形成された結果物上に酸化膜よりなる平坦化された層間絶縁膜を形成し、自己整列方式のエッチング工程を経て層間絶縁膜パターン２５０ａを形成する。前記層間絶縁膜パターン２５０ａは、前記ゲート構造２２０間に形成される開口Ｈ3を有しており、前記開口Ｈ3を通じて前記半導体基板２１０及び第１絶縁スペーサ２４２が露出される。
【００４３】
図１３を参照すれば、前記層間絶縁膜パターン２５０ａが形成された結果物上にシリコン窒化膜を形成した後、再びエッチバックして前記層間絶縁膜パターン２５０ａの側壁及び前記第１絶縁スペーサ２４２上にシリコン窒化膜よりなる第２絶縁スペーサ２６０を形成する。その結果、前記半導体基板２１０のソース／ドレーン形成予定領域２１６は前記開口Ｈ3を通じて露出された隣接した２つの前記第２絶縁スペーサ２６０の間で前記ゲート電極２２２の長手方向に直交する方向に前記第１幅Ｃ1より狭い第２幅Ｃ2にわたって露出される。
【００４４】
図１４を参照すれば、前記層間絶縁膜パターン２５０ａ及び前記第２絶縁スペーサ２６０をマスクとして高濃度不純物イオン２８０注入工程を行う。このために、例えば燐イオンを４．０×１０13ｉｏｎｓ／ｃｍ2の濃度及び３０ＫｅＶのエネルギーで注入する。その際、前記イオン注入に露出されている前記半導体基板２１０のソース／ドレーン形成予定領域２１６が第２幅Ｃ2に狭まっているので、前記チャンネル形成予定領域２１４に形成される有効チャンネル長を前記第２絶縁スペーサ２６０幅の２倍だけ延ばせる。
【００４５】
図１５を参照すれば、前記開口Ｈ3を通じて露出される前記第２絶縁スペーサ２６０を完全に除去する。このために図７を参照して詳細に説明したような等方性エッチング法を用いる。等方性エッチング法で前記第２絶縁スペーサ２６０を除去することによって、前記開口Ｈ3を通じて露出される隣接した２つの第１絶縁スペーサ２４２の間で前記半導体基板２１０のソース／ドレーン形成予定領域２１６が前記第２幅Ｃ2より広い第３幅Ｃ3にわたって露出される。したがって、前記開口Ｈ3を通じて前記半導体基板２１０のソース／ドレーン形成予定領域２１６が再び広い面積に露出されるので、前記開口Ｈ3内にコンタクトプラグが形成された時、前記コンタクトプラグと前記半導体基板２１０との接触面積が増加する。この結果、増加した有効チャンネル長は確保しつつコンタクト抵抗の増加を抑制しうる。
【００４６】
前記第２絶縁スペーサ２６０を除去するに当って、前記第１絶縁スペーサ２４２を除去しないことによって、前記開口Ｈ3を通じて露出される前記ソース／ドレーン形成予定領域２１６の第３幅Ｃ3を前記第１幅Ｃ1と同一にしうる。または、必要に応じて前記第２絶縁スペーサ２６０の除去と同時に前記第１絶縁スペーサ２４２の一部を除去して前記ソース／ドレーン形成予定領域２１６の第３幅Ｃ3を前記第１幅Ｃ1より広げることもできる。
【００４７】
図１６を参照すれば、図８に説明したように、開口Ｈ3内に導電物質を充填して前記ゲート構造２２０によって自己整列されるコンタクトプラグ２９０を形成する。
【００４８】
次いで、本発明の第４実施例に係る半導体素子の製造方法について図１７ないし図２２を参照して説明する。
【００４９】
まず、図１７を参照すれば、図１を参照して説明したような方法で半導体基板３１０に素子分離領域３１２を形成し、活性領域のうちチャンネル形成予定領域３１４上にゲート絶縁膜３１８と、ゲート電極３２２及びこれを覆っている絶縁層３２４よりなるゲート構造３２０を形成する。その後、前記ゲート構造３２０をマスクとして前記半導体基板３１０に低濃度不純物イオン注入工程を行う。
【００５０】
次いで、前記ゲート構造３２０の側壁にシリコン窒化膜３４２及びシリコン酸化膜３４４の複合膜より構成される第１絶縁スペーサ３４０を形成する。前記第１絶縁スペーサ３４０を形成するために、まずシリコン窒化物を前記ゲート構造３２０の全面に蒸着し、エッチバックして前記シリコン窒化膜３４２を形成する。引き続き、前記シリコン窒化膜３４２上に前記シリコン酸化膜３４４を形成するために、前記シリコン窒化膜３４２が形成された前記ゲート構造３２０の全面にシリコン酸化膜を蒸着し、エッチバックする。前記第１絶縁スペーサ３４０を構成する前記シリコン酸化膜３４４によって前記半導体基板３１０のソース／ドレーン形成予定領域３１６が前記ゲート電極３２２の長手方向に直交する方向に第１幅Ｄ1にわたって露出される。前記第１幅Ｄ1は前記ゲート電極３２２の間で前記第１絶縁スペーサ３４０のシリコン窒化膜３４２によって画定される第２幅Ｄ2より狭い幅であって、後続工程で前記ゲート電極３２２間に形成されるコンタクトプラグの幅より非常に狭い。
【００５１】
図１８を参照すれば、前記ゲート構造３２０及び前記第１絶縁スペーサ３４０をマスクとして前記半導体基板３１０に低濃度不純物イオン３４６の追加注入工程を行う。前記低濃度不純物イオン３４６の追加注入工程は図１７を参照して説明したような低濃度不純物イオン注入工程と同じ条件下で行われうる。すなわち、高濃度不純物イオンの注入の際の第２濃度よりも低い第３濃度でイオン注入がされる。前述したように、低濃度不純物イオン３４６の追加注入工程が第１幅Ｄ1に狭くなった領域にのみ行われるので、前記チャンネル形成予定領域３１４に形成される有効チャンネル長を延ばせる。
【００５２】
図１９を参照すれば、前記低濃度不純物イオン３４６が追加注入された結果物上に図４を参照して説明したような方法で酸化膜よりなる平坦化された層間絶縁膜３５０を形成する。
【００５３】
図２０を参照すれば、フォトレジスト膜パターン（図示せず）を用いて前記層間絶縁膜３５０をシリコン酸化膜とシリコン窒化膜とのエッチング選択比差を用いた自己整列方式のエッチング法によりエッチングして平坦化された層間絶縁膜パターン３５０ａを形成する。この際、シリコン酸化膜とシリコン窒化膜とのエッチング選択比差を用いてエッチング工程を行うので、前記層間絶縁膜パターン３５０ａの形成と同時に前記第１絶縁スペーサ３４０のうちシリコン酸化膜３４４が除去される。その結果、前記層間絶縁膜パターン３５０ａによって前記ゲート構造３２０間に形成される開口Ｈ4を通じて前記半導体基板３１０及び第１絶縁スペーサ３４０のシリコン窒化膜３４２が露出される。また、前記半導体基板３１０のソース／ドレーン形成予定領域３１６は前記開口Ｈ4を通じて露出される隣接した２つの前記シリコン窒化膜３４２間で前記ゲート電極３２２の長手方向に直交する方向に前記第１幅Ｄ1より広い第２幅Ｄ2にわたって露出される。
【００５４】
図２１を参照すれば、前記層間絶縁膜パターン３５０ａが形成された結果物上にシリコン窒化膜を形成した後、再びエッチバックして前記層間絶縁膜パターン３５０ａの側壁及び前記第１絶縁スペーサ３４０のシリコン窒化膜３４２上にシリコン窒化膜よりなる第２絶縁スペーサ３６０を形成する。その結果、前記半導体基板３１０のソース／ドレーン形成予定領域３１６は前記開口Ｈ4を通じて露出された隣接した２つの前記第２絶縁スペーサ３６０の間で前記ゲート電極３２２の長手方向に直交する方向に前記第２幅Ｄ2より狭い第３幅Ｄ3にわたって露出される。
【００５５】
次いで、前記層間絶縁膜パターン３５０ａ及び前記第２絶縁スペーサ３６０をマスクとして高濃度不純物イオン３８０注入工程を行う。このために、例えば燐イオンを４．０×１０13ｉｏｎｓ／ｃｍ2の濃度及び３０ＫｅＶのエネルギーで注入する。その結果、前記イオン注入に露出されている前記半導体基板３１０のソース／ドレーン形成予定領域３１６が第３幅Ｄ3に狭まっているので、前記チャンネル形成予定領域３１４に形成される有効チャンネル長を前記第２絶縁スペーサ３６０の幅の２倍だけ延ばせる。
【００５６】
図２２を参照すれば、前記開口Ｈ4を通じて露出される前記第２絶縁スペーサ３６０を完全に除去する。このために図７を参照して詳細に説明したような等方性エッチング法を用いる。等方性エッチング法で前記第２絶縁スペーサ３６０を除去することによって、前記開口Ｈ4を通じて露出された隣接した２つのシリコン窒化膜３４２の間で前記半導体基板３１０のソース／ドレーン形成予定領域３１６が前記第３幅Ｄ3より広い第４幅Ｄ4だけ露出される。前記第４幅Ｄ4は前記第２幅Ｄ2と同一か広く調節しうる。このように、前記開口Ｈ4を通じて前記半導体基板３１０のソース／ドレーン形成予定領域３１６が再び広い面積に露出されるので、前記開口Ｈ4内にコンタクトプラグ３９０を形成した時、前記コンタクトプラグと前記半導体基板３１０との接触面積が増加する。この結果、延びた有効チャンネル長は確保しつつコンタクト抵抗の増加を抑制しうる。
【００５７】
次いで、本発明の第５実施例に係る半導体素子の製造方法について図２３ないし図２８を参照して説明する。
【００５８】
まず、図２３を参照すれば、図１を参照して説明したような方法で半導体基板４１０に素子分離領域４１２を形成し、活性領域のうちチャンネル形成予定領域４１４上にゲート絶縁膜４１８と、ゲート電極４２２及びこれを覆っている絶縁層４２４よりなるゲート構造４２０を形成する。引き続き、前記ゲート構造４２０をマスクとして前記半導体基板４１０に低濃度不純物イオン注入工程を行う。
【００５９】
次いで、前記ゲート構造４２０の側壁にシリコン窒化物よりなる第１絶縁スペーサ４４２を形成する。前記第１絶縁スペーサ４４２はシリコン窒化物を前記ゲート構造４２０の全面に蒸着し、エッチバックして形成する。前記ゲート構造４２０及び第１絶縁スペーサ４４２上にシリコン酸化物よりなるライナ４４４を形成する。前記ライナ４４４は約２０〜２００Å、望ましくは約１００Åの厚さに形成されうる。前記ライナ４４４によって前記半導体基板４１０のソース／ドレーン形成予定領域４１６が前記ゲート電極４２２の長手方向に直交する方向に第１幅Ｅ1にわたって露出される。前記第１幅Ｅ1は前記ゲート電極４２２間で前記第１絶縁スペーサ４４２によって限定される第２幅Ｅ2より狭い幅であって、後続工程で前記ゲート電極４２２間に形成するためにコンタクトプラグの幅より非常に狭い。
【００６０】
図２４を参照すれば、前記ゲート構造４２０及び前記第１絶縁スペーサ４４２上に形成された前記ライナ４４４をマスクとして前記半導体基板４１０に低濃度不純物イオン４４６の追加注入工程を行う。前記低濃度不純物イオン４４６の追加注入工程は図２３を参照して説明したような低濃度不純物イオン注入工程と同じ条件下で行われうる。前述したように、低濃度不純物イオン４４６の追加注入工程は第１幅Ｅ1に狭まった領域にのみ行われるので、前記チャンネル形成予定領域４１４に形成される有効チャンネル長を延ばせる。
【００６１】
図２５を参照すれば、前記低濃度不純物イオン４４６の追加注入された結果物上に、図４の説明と同じ方法で酸化膜よりなる平坦化された層間絶縁膜４５０を形成する。
【００６２】
図２６を参照すれば、フォトレジスト膜パターン（図示せず）を用いて前記層間絶縁膜４５０をシリコン酸化膜とシリコン窒化膜とのエッチング選択比差を用いた自己整列方式のエッチング法によりエッチングして平坦化された層間絶縁膜パターン４５０ａを形成する。この際、シリコン酸化膜とシリコン窒化膜とのエッチング選択比差を用いてエッチング工程を行うので、前記層間絶縁膜パターン４５０ａが形成されると同時に前記ライナ４４４のうち一部、すなわち前記第１絶縁スペーサ４４２上に形成されてエッチングガスに露出される部分が除去される。その結果、前記層間絶縁膜パターン４５０ａによって前記ゲート構造４２０間で画定される開口Ｈ5を通じて前記半導体基板４１０及び第１絶縁スペーサ４４２が露出される。また、前記半導体基板４１０のソース／ドレーン形成予定領域４１６は前記開口Ｈ5を通じて露出される隣接した２つの前記第１絶縁スペーサ４４２の間で前記ゲート電極４２２の長手方向に直交する方向に前記第１幅Ｅ1より広い第２幅Ｅ2にわたって露出される。
【００６３】
図２７を参照すれば、前記層間絶縁膜パターン４５０ａが形成された結果物上にシリコン窒化膜を形成した後、再びエッチバックして前記層間絶縁膜パターン４５０ａの側壁及び前記第１絶縁スペーサ４４２上にシリコン窒化膜よりなる第２絶縁スペーサ４６０を形成する。その結果、前記半導体基板４１０のソース／ドレーン形成予定領域４１６は前記開口Ｈ5を通じて露出された隣接した２つの前記第２絶縁スペーサ４６０間で前記ゲート電極４２２の長手方向に直交する方向に前記第２幅Ｅ2より狭い第３幅Ｅ3にわたって露出される。
【００６４】
次いで、前記層間絶縁膜パターン４５０ａ及び前記第２絶縁スペーサ４６０をマスクとして高濃度不純物イオン４８０注入工程を行う。このために、例えば燐イオンを４．０×１０13ｉｏｎｓ／ｃｍ2の濃度及び３０ＫｅＶのエネルギーで注入する。その結果、前記イオン注入に露出されている前記半導体基板４１０のソース／ドレーン形成予定領域４１６が第３幅Ｅ3に狭まっているので、前記チャンネル形成予定領域４１４に形成される有効チャンネル長を前記第２絶縁スペーサ４６０の幅の２倍だけ延ばせる。
【００６５】
図２８を参照すれば、前記開口Ｈ5を通じて露出される前記第２絶縁スペーサ４６０を完全に除去する。このために図７を参照して詳細に説明したような等方性エッチング法を用いる。等方性エッチング法で前記第２絶縁スペーサ４６０を除去することによって、前記開口Ｈ5を通じて露出された隣接した２つの第１絶縁スペーサ４４２の間で前記半導体基板４１０のソース／ドレーン形成予定領域４１６が前記第３幅Ｅ3より広い第４幅Ｅ4にわたって露出される。前記第４幅Ｅ4は、所望通り前記第２幅Ｅ2と同一か前記第２幅Ｅ2より広く調節しうる。このように、前記開口Ｈ5を通じて前記半導体基板４１０のソース／ドレーン形成予定領域４１６が再び広い面積に露出されるので、前記開口Ｈ5内にコンタクトプラグ４９０を形成した時、前記コンタクトプラグと前記半導体基板４１０との接触面積が増加し、延びた有効チャンネル長を確保しつつ接触抵抗（コンタクト抵抗）の増加を抑制しうる。
【００６６】
本発明に係る半導体素子の製造方法では、トランジスタの有効チャンネル長を延ばしつつ、接触抵抗（コンタクト抵抗）特性を改善できるようにソース／ドレーン領域とコンタクトプラグとの十分な接触面積を確保するために、ゲート構造及び層間絶縁膜パターンの側壁に形成される絶縁スペーサを用いる。すなわち、ソース／ドレーン領域の形成のための高濃度不純物イオンの注入工程前にソース／ドレーン形成予定領域の露出面積を狭めるための窒化物スペーサを形成することによって半導体基板の露出面積を最小化し、チャンネル形成予定領域で延びたチャンネル長を確保する。そして、ソース／ドレーン領域の形成のための高濃度不純物イオンの注入工程が完了した後には等方性エッチング法を用いて前記窒化物スペーサを完全に除去することによって、ソース／ドレーン領域と、その上に形成されるコンタクトプラグとの接触面積を増加させることによって接触抵抗特性を向上させる。
【００６７】
本発明によれば、デザインルールが０．２μｍ以下である高集積半導体素子としてゲート電極によって自己整列されるコンタクトプラグを有する半導体素子の製造に際して、シリコン窒化物よりなる絶縁スペーサを用いて有効チャンネル長及びコンタクト接触面積を調節するので、半導体素子の接触抵抗を増加させずにセルトランジスタの信頼性が確保されてＤＲＡＭセルの動作特性を改善しうる。
【００６８】
以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で当業者によって多様な変形が可能である。
【図面の簡単な説明】
【図１】 本発明の第１実施例に係る半導体素子の製造方法を工程順序にしたがって説明するための断面図である。
【図２】 図１に後続する工程を示す断面図である。
【図３】 図２に後続する工程を示す断面図である。
【図４】 図３に後続する工程を示す断面図である。
【図５】 図４に後続する工程を示す断面図である。
【図６】 図５に後続する工程を示す断面図である。
【図７】 図６に後続する工程を示す断面図である。
【図８】 図７に後続する工程を示す断面図である。
【図９】 本発明の第２実施例に係る半導体素子の製造方法を工程順序にしたがって説明するための断面図である。
【図１０】 図９に後続する工程を示す断面図である。
【図１１】 図１０に後続する工程を示す断面図である。
【図１２】 本発明の第３実施例に係る半導体素子の製造方法を工程順序にしたがって説明するための断面図である。
【図１３】 図１２に後続する工程を示す断面図である。
【図１４】 図１３に後続する工程を示す断面図である。
【図１５】 図１４に後続する工程を示す断面図である。
【図１６】 図１５に後続する工程を示す断面図である。
【図１７】 本発明の第４実施例に係る半導体素子の製造方法を工程順序にしたがって説明するための断面図である。
【図１８】 図１７に後続する工程を示す断面図である。
【図１９】 図１８に後続する工程を示す断面図である。
【図２０】 図１９に後続する工程を示す断面図である。
【図２１】 図２０に後続する工程を示す断面図である。
【図２２】 図２１に後続する工程を示す断面図である。
【図２３】 本発明の第５実施例に係る半導体素子の製造方法を工程順序にしたがって説明するための断面図である。
【図２４】 図２３に後続する工程を示す断面図である。
【図２５】 図２４に後続する工程を示す断面図である。
【図２６】 図２５に後続する工程を示す断面図である。
【図２７】 図２６に後続する工程を示す断面図である。
【図２８】 図２７に後続する工程を示す断面図である。
【符号の説明】
１１０…半導体基板、
１１２…素子分離領域、
１１４…チャンネル形成予定領域、
１１６…ソース／ドレーン形成予定領域、
１１８…ゲート絶縁膜、
１２２…ゲート電極、
１２４…絶縁層、
１２０…ゲート構造、
１４２…第１絶縁スペーサ、
１４８…ライナ、
１４８ａ…第２絶縁スペーサ、
１５０ａ…層間絶縁膜パターン、
１６０…第３絶縁スペーサ、
１８０…高濃度不純物イオン。

Claims (35)

  1. 半導体基板上に、ゲート電極と、前記ゲート電極の上面を覆う絶縁膜とよりなる複数のゲート構造を形成する段階と、
    前記ゲート構造をマスクとして前記半導体基板にソース／ドレーンを形成するために第１濃度で不純物イオン注入を行う段階と、
    前記ゲート構造の側壁に第１絶縁スペーサを形成する段階と、
    前記ゲート構造及び第１絶縁スペーサ上にシリコン窒化物からなるライナを形成することによって、第１絶縁スペーサの露出面上に第２絶縁スペーサを形成する段階と、
    隣接した２つの前記第２絶縁スペーサの間で前記半導体基板を露出する開口を画定する平坦化された層間絶縁膜パターンを前記ゲート構造上に形成する段階と、
    前記層間絶縁膜パターン及び第２絶縁スペーサをマスクとして前記半導体基板にソース／ドレーンを形成するために第１濃度より高い第２濃度で不純物イオン注入を行う段階と、
    前記第２絶縁スペーサを完全に除去する段階と、を含むことを特徴とする半導体素子の製造方法。
  2. 前記第２絶縁スペーサを除去する段階は、オゾン水を用いるウェットエッチング法によって行われることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記第２絶縁スペーサを除去する段階は、
    オゾン水とＨＦ溶液との混合液よりなるエッチング液を用いる第１ウェットエッチング段階と、
    オゾン水のみからなるエッチング液を用いる第２ウェットエッチング段階と、を含むことを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記オゾン水とＨＦ溶液との混合液は、オゾン水：ＨＦ溶液の体積比が１０００：１〜１５００：１であることを特徴とする請求項３に記載の半導体素子の製造方法。
  5. 前記第２絶縁スペーサを除去する段階は、Ｏ2及びＣＦ4の混合ガスを用いるダウンストリーム型プラズマエッチング法によって行われることを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 前記混合ガスはＯ2：ＣＦ4の流量比が１０：１〜１００：１の範囲で使われることを特徴とする請求項５に記載の半導体素子の製造方法。
  7. 前記層間絶縁膜パターンは、ＢＰＳＧ膜、または高密度プラズマＣＶＤ法によって形成されたシリコン酸化膜よりなることを特徴とする請求項１に記載の半導体素子の製造方法。
  8. 半導体基板上に、ゲート電極と、前記ゲート電極の上面を覆う絶縁膜とよりなる複数のゲート構造を形成する段階と、
    前記ゲート構造をマスクとして前記半導体基板にソース／ドレーンを形成するために第１濃度で不純物イオン注入を行う段階と、
    前記ゲート構造の側壁に第１絶縁スペーサを形成する段階と、
    前記各ゲート構造及び第１絶縁スペーサ上にシリコン窒化物からなるライナを形成することによって、第１絶縁スペーサの露出面上に第２絶縁スペーサを形成する段階と、
    隣接した２つの前記第２絶縁スペーサの間で前記半導体基板を露出する開口を画定する平坦化された層間絶縁膜パターンを前記ゲート構造上に形成する段階と、
    前記層間絶縁膜パターンの側壁と前記第２絶縁スペーサ上にシリコン窒化物よりなる第３絶縁スペーサを形成する段階と、
    前記層間絶縁膜パターン及び第３絶縁スペーサをマスクとして前記半導体基板にソース／ドレーンを形成するために前記第１濃度より高い第２濃度で不純物イオン注入を行う段階と、
    前記第２絶縁スペーサ及び前記第３絶縁スペーサを除去する段階と、を含むことを特徴とする半導体素子の製造方法。
  9. 前記第２絶縁スペーサ及び前記第３絶縁スペーサを除去する段階では、前記第２絶縁スペーサ及び前記第３絶縁スペーサが同時に除去されることを特徴とする請求項８に記載の半導体素子の製造方法。
  10. 前記第２絶縁スペーサ及び前記第３絶縁スペーサを除去する段階は、オゾン水を用いるウェットエッチング法によって行われることを特徴とする請求項９に記載の半導体素子の製造方法。
  11. 前記第２絶縁スペーサ及び前記第３絶縁スペーサを除去する段階は、
    オゾン水とＨＦ溶液との混合液よりなるエッチング液を用いる第１ウェットエッチング段階と、
    オゾン水のみからなるエッチング液を用いる第２ウェットエッチング段階と、を含むことを特徴とする請求項１０に記載の半導体素子の製造方法。
  12. 前記オゾン水とＨＦ溶液との混合液は、オゾン水：ＨＦ溶液の体積比が１０００：１〜１５００：１であることを特徴とする請求項１１に記載の半導体素子の製造方法。
  13. 前記第２絶縁スペーサ及び第３絶縁スペーサを除去する段階は、Ｏ2及びＣＦ4の混合ガスを用いるダウンストリーム型プラズマエッチング法によって行われることを特徴とする請求項９に記載の半導体素子の製造方法。
  14. 前記混合ガスはＯ2：ＣＦ4の流量比が１０：１〜１００：１の範囲で使われることを特徴とする請求項１３に記載の半導体素子の製造方法。
  15. 前記層間絶縁膜パターンは、ＢＰＳＧ膜、または高密度プラズマＣＶＤ法によって形成されたシリコン酸化膜よりなることを特徴とする請求項８に記載の半導体素子の製造方法。
  16. 半導体基板上に、ゲート電極と、前記ゲート電極の上面を覆う絶縁膜よりなる複数のゲート構造を形成する段階と、
    前記ゲート構造をマスクとして前記半導体基板にソース／ドレーンを形成するために第１濃度で不純物イオン注入を行う段階と、
    前記ゲート構造の側壁に第１絶縁スペーサを形成する段階と、
    前記第１濃度で不純物イオン注入された半導体基板を露出する開口を画定する平坦化された層間絶縁膜パターンを前記ゲート構造上に形成する段階と、
    前記層間絶縁膜パターンの側壁と前記第１絶縁スペーサ上にシリコン窒化物よりなる第２絶縁スペーサを形成する段階と、
    前記層間絶縁膜パターン及び第２絶縁スペーサをマスクとして前記半導体基板にソース／ドレーンを形成するために前記第１濃度より高い第２濃度で不純物イオン注入を行う段階と、
    前記第２絶縁スペーサを完全に除去する段階と、を含むことを特徴とする半導体素子の製造方法。
  17. 前記第２絶縁スペーサを除去する段階は、オゾン水を用いるウェットエッチング法によって行われることを特徴とする請求項１６に記載の半導体素子の製造方法。
  18. 前記第２絶縁スペーサを除去する段階は、
    オゾン水とＨＦ溶液との混合液よりなるエッチング液を用いる第１ウェットエッチング段階と、
    オゾン水のみからなるエッチング液を用いる第２ウェットエッチング段階と、を含むことを特徴とする請求項１７に記載の半導体素子の製造方法。
  19. 前記オゾン水とＨＦ溶液との混合液は、オゾン水：ＨＦ溶液の体積比が１０００：１〜１５００：１であることを特徴とする請求項１８に記載の半導体素子の製造方法。
  20. 前記第２絶縁スペーサを除去する段階は、Ｏ2及びＣＦ4の混合ガスを用いるダウンストリーム型プラズマエッチング法によって行われることを特徴とする請求項１６に記載の半導体素子の製造方法。
  21. 前記混合ガスはＯ2：ＣＦ4の流量比が１０：１〜１００：１の範囲で使われることを特徴とする請求項２０に記載の半導体素子の製造方法。
  22. 前記層間絶縁膜パターンは、ＢＰＳＧ膜、または高密度プラズマＣＶＤ法によって形成されたシリコン酸化膜よりなることを特徴とする請求項１６に記載の半導体素子の製造方法。
  23. 前記第１絶縁スペーサは、シリコン窒化膜のみからなることを特徴とする請求項１６に記載の半導体素子の製造方法。
  24. 前記第１絶縁スペーサは、前記ゲート構造と接するシリコン窒化膜と、前記シリコン窒化膜上に形成されたシリコン酸化膜よりなることを特徴とする請求項１６に記載の半導体素子の製造方法。
  25. 前記第１絶縁スペーサを形成した後、前記ゲート構造及び前記第１絶縁スペーサをマスクとして前記半導体基板に前記第２濃度より低い第３濃度で不純物イオンを追加注入する段階をさらに含むことを特徴とする請求項２４に記載の半導体素子の製造方法。
  26. 前記第１絶縁スペーサを形成した後、前記ゲート構造及び第１絶縁スペーサ上にシリコン酸化物からなるライナを形成する段階と、
    前記シリコン酸化物からなるライナをマスクとして前記半導体基板に前記第２濃度より低い第３濃度で不純物イオンを追加注入する段階と、をさらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
  27. 前記層間絶縁膜パターンを形成する段階は、
    前記第３濃度で不純物イオンの追加注入が行われた半導体基板及び前記シリコン酸化物からなるライナ上に平坦化された層間絶縁膜を形成する段階と、
    前記層間絶縁膜をパターニングして前記開口を形成する段階と、
    前記層間絶縁膜のパターニングと同時に前記第１絶縁スペーサを露出すべく前記シリコン酸化物からなるライナの一部を除去する段階と、を含むことを特徴とする請求項２６に記載の半導体素子の製造方法。
  28. チャンネル形成予定領域である第１領域とソース／ドレーン形成予定領域である第２領域とを有する半導体基板を準備する段階と、
    前記第１領域上にゲート電極を形成する段階と、
    前記ゲート電極をマスクとして前記第２領域に第１濃度で不純物イオン注入を行う段階と、
    前記ゲート電極の長手方向に直交する第１方向に第１幅にわたって前記第２領域が露出されるべく前記ゲート電極の側壁に第１絶縁スペーサを形成する段階と、
    前記ゲート電極上に前記第１絶縁スペーサを露出する開口を画定する平坦化された層間絶縁膜パターンを形成する段階と、
    前記第１幅より狭い第２幅にわたって前記第２領域が露出されるべく前記層間絶縁膜パターンの側壁と前記第１絶縁スペーサ上に第２絶縁スペーサを形成する段階と、
    前記層間絶縁膜パターン及び前記第２絶縁スペーサをマスクとして前記第２領域に前記第１濃度より高い第２濃度で不純物イオン注入を行う段階と、
    前記第１幅にわたって前記第２領域が露出されるべく前記第２絶縁スペーサを除去する段階と、を含むことを特徴とする半導体素子の製造方法。
  29. 前記第１幅より広い第３幅にわたって前記第２領域が露出されるべく前記第１絶縁スペーサの一部を除去する段階をさらに含むことを特徴とする請求項２８に記載の半導体素子の製造方法。
  30. 前記第２絶縁スペーサを除去する段階は、オゾン水とＨＦ溶液との混合液よりなるエッチング液を用いるウェットエッチング法で行われることを特徴とする請求項２８に記載の半導体素子の製造方法。
  31. 前記第２絶縁スペーサを除去する段階は、Ｏ2及びＣＦ4の混合ガスを用いるダウンストリーム型プラズマエッチング法によって行われることを特徴とする請求項２８に記載の半導体素子の製造方法。
  32. 前記第１方向に前記第１幅より狭い第４幅にわたって前記第２領域を露出すべく前記第１絶縁スペーサ上にシリコン窒化物からなるライナを形成する段階をさらに含み、
    前記第２絶縁スペーサは前記シリコン窒化物からなるライナ上に形成されることを特徴とする請求項２８に記載の半導体素子の製造方法。
  33. 前記第１幅より狭い第４幅にわたって前記第２領域を露出すべく前記第１絶縁スペーサ上にシリコン酸化物からなるライナを形成する段階と、
    前記シリコン酸化物からなるライナをマスクとして前記第２領域に低濃度不純物イオンを追加注入する段階と、をさらに含むことを特徴とする請求項２８に記載の半導体素子の製造方法。
  34. 前記平坦化された層間絶縁膜パターンを形成する段階は、
    前記シリコン酸化物からなるライナ及び前記第２領域上に平坦化された層間絶縁膜を形成する段階と、
    前記層間絶縁膜をパターニングして前記第２領域を露出する開口を形成する段階と、
    前記層間絶縁膜のパターニングと同時に前記第１絶縁スペーサが露出されるべく前記シリコン酸化物からなるライナを除去する段階と、を含むことを特徴とする請求項３３に記載の半導体素子の製造方法。
  35. 前記開口内に導電性プラグを形成する段階をさらに含むことを特徴とする請求項２８に記載の半導体素子の製造方法。
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