KR20010018687A - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판 상에 소자의 활성영역과 필드영역을 한정하는 필드산화막을 형성하는 공정과, 상기 반도체기판의 활성영역 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 불순물영역을 형성하는 공정과, 상기 반도체기판 상에 상기 반도체기판과 열팽창 계수 및 격자 부정합이 작은 절연물질을 상기 필드산화막 및 게이트를 덮도록 증착하여 제 1 층간절연층을 형성하는 공정과, 상기 제 1 층간절연층 상에 식각선택비가 다른 절연물질을 증착하여 제 2 층간절연층을 형성하는 공정과, 상기 제 2 층간절연층 상에 식각선택비가 다른 절연물질을 증착하여 제 3 층간절연층을 형성하는 공정과, 상기 제 3, 제 2 및 제 1 층간절연층을 포토리쏘그래피 방법으로 순차적으로 패터닝하여 상기 게이트와 상기 고농도영역을 각각 노출시키는 제 1 및 제 2 접촉홀을 형성하는 공정을 구비한다. 따라서, 반도체기판과 질화실리콘이 접촉되지 않으므로 접촉에 의한 스트레스가 발생되지 않아 누설 전류가 발생되는 것을 방지할 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 접촉홀 형성시 필드산화막이 식각되는 것을 억제하여 누설전류를 감소시킬 수 있는 반도체장치의 제조방법에 관한 것이다.
반도체장치의 집적도가 증가되면서 단위 트랜지스터의 크기가 감소되므로 소오스 및 드레인영역을 이루는 불순물영역의 크기가 감소된다. 그러므로, 불순물영역을 노출시키기 위한 접촉홀의 크기도 감소되어 공정이 어려울 뿐만 아니라 이 접촉홀을 형성할 때 오정렬(misalign)에 의해 필드산화막이 식각되어 소자 동작시 누설 전류가 흐르게 되는 원인이 된다.
따라서, 반도체장치의 집적도가 증가되어 단위 트랜지스터의 크기가 감소되어도 접촉홀을 필드산화막과 중첩되게 형성하여 크기를 증가시켜 공정이 용이하면서 필드산화막이 식각되는 것을 방지하여 누설 전류를 감소할 수 있는 보더레스 콘택(borderless contact) 기술이 개발되었다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 1a를 참조하면, P형의 반도체기판(11) 상에 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역과 필드영역을 한정하는 필드산화막(13)을 형성한다. 상기에서 필드산화막(13)은 반도체기판(11) 상의 필드영역을 노출시키는 패드산화막(도시되지 않음) 및 마스크층(도시되지 않음)을 형성하고, 반도체기판(11)의 노출된 부분을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 등의 이방성 식각방법으로 소정 각을 갖는 트렌치(12)를 형성한 후 이 트렌치(12) 내에 산화실리콘을 채우고 마스크층 및 패드산화막을 제거하므로써 형성된다.
반도체기판(11)의 활성영역 상에 게이트절연막(15)을 형성하고, 이 게이트절연막(15)에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후 RIE 등의 이방성 식각을 포함하는 포토리쏘그래피 방법으로 반도체기판(11)의 소정 부분에 잔류하도록 패터닝하여 게이트(17)를 형성한다.
게이트(17)를 마스크로 사용하여 반도체기판(11)의 노출된 부분에 N형의 불순물을 낮은 도우즈로 이온 주입하여 LDD(Lightly Doped Drain) 영역으로 사용되는 저농도영역(19)을 형성한다.
도 1b를 참조하면, 게이트(17)의 측면에 측벽(21)을 형성한다. 상기에서 측벽(21)은 반도체기판(11) 상에 산화실리콘을 CVD 방법으로 필드산화막(13) 및 게이트(17)를 덮도록 증착하고 RIE 방법으로 반도체기판(11)이 노출되도록 에치백하므로써 형성된다.
게이트(17) 및 측벽(21)을 마스크로 사용하여 반도체기판(11)의 노출된 부분에 N형의 불순물을 높은 도우즈로 이온 주입하여 소오스 및 드레인영역으로 사용되는 고농도영역(23)을 형성한다.
도 1c를 참조하면, 반도체기판(11) 상에 질화실리콘을 필드산화막(13), 게이트(17) 및 측벽(21)을 덮도록 CVD 방법으로 증착하여 제 1 층간절연층(25)을 형성한다. 그리고, 제 1 층간절연층(25) 상에 산화실리콘 또는 BPSG(Boro Phospho Silicate Glass)를 두껍게 CVD 방법으로 증착하거나, 또는, SOG(Spin On Glass)를 도포하여 제 2 층간절연층(27)을 형성한다.
제 2 및 제 1 층간절연층(27)(25)을 RIE 등의 이방성 식각방법을 포함하는 포토리쏘그래피 방법으로 패터닝하여 게이트(17)와 고농도영역(23)을 각각 노출시키는 제 1 및 제 2 접촉홀(29)(31)을 형성한다. 상기에서 제 2 층간절연층(27)은 게이트(17) 및 고농도영역(23)의 높이 차에 의해 두께가 다르므로 제 1 및 제 2 접촉홀(29)(31)을 형성할 때, 먼저, 제 2 층간절연층(27)을 충분히 식각한 후, 즉, 고농도영역(23)과 대응하는 부분의 제 1 층간절연층(25)이 노출되게 과도식각한 후 제 1 층간절연층(25)을 식각하므로써 형성된다. 이 때, 제 1 층간절연층(25)은 제 2 층간절연층(27)과 다른 식각 선택비를 가지므로 식각정지층으로 사용되어 이 제 2 층간절연층(27)을 충분히 식각하여도 필드산화막(13)이 식각되는 것을 방지한다.
도 1d를 참조하면, 제 2 층간절연층(27) 상에 제 1 및 제 2 접촉홀(29)(31)을 통해 게이트(17) 및 고농도영역(23)과 접촉되게 다결정실리콘 또는 알루미늄 등의 도전성 물질을 CVD 방법으로 증착한다. 그리고, 도전성 물질을 제 2 층간절연층(27)의 표면이 노출되도록 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법으로 제거하여 제 1 및 제 2 접촉홀(29)(31)에 제 1 및 제 2 플러그(33)(35)를 형성한다.
상술한 반도체장치의 제조방법은 게이트 및 고농도영역을 노출시키는 제 1 및 제 2 접촉홀을 형성하기 위해 제 2 층간절연층을 고농도영역과 대응하는 부분의 제 1 층간절연층이 노출되게 과도식각한 후 제 1 층간절연층을 식각하여 형성하여 필드산화막이 식각되는 것을 방지한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 제조방법은 반도체기판이 질화실리콘으로 이루어진 제 1 층간절연층과 열팽창 계수가 다를 뿐만 아니라 격자 부정합에 의한 스트레스에 의해 누설 전류가 발생되는 문제점이 있었다.
따라서, 본 발명의 목적은 반도체기판과 층간절연층의 접촉에 의한 스트레스가 발생되지 않도록 하여 누설 전류가 발생되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 소자의 활성영역과 필드영역을 한정하는 필드산화막을 형성하는 공정과, 상기 반도체기판의 활성영역 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 불순물영역을 형성하는 공정과, 상기 반도체기판 상에 상기 반도체기판과 열팽창 계수 및 격자 부정합이 작은 절연물질을 상기 필드산화막 및 게이트를 덮도록 증착하여 제 1 층간절연층을 형성하는 공정과, 상기 제 1 층간절연층 상에 식각선택비가 다른 절연물질을 증착하여 제 2 층간절연층을 형성하는 공정과, 상기 제 2 층간절연층 상에 식각선택비가 다른 절연물질을 증착하여 제 3 층간절연층을 형성하는 공정과, 상기 제 3, 제 2 및 제 1 층간절연층을 포토리쏘그래피 방법으로 순차적으로 패터닝하여 상기 게이트와 상기 고농도영역을 각각 노출시키는 제 1 및 제 2 접촉홀을 형성하는 공정을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 소자의 활성영역과 필드영역을 한정하는 필드산화막을 형성하는 공정과, 상기 반도체기판의 활성영역 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 게이트의 측면에 측벽을 형성하고 상기 반도체기판의 노출된 부분에 제 2 도전형의 저농도영역을 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판의 상기 저농도영역에 중첩되게 제 2 도전형의 고농도영역을 형성하는 공정과, 상기 반도체기판 상에 상기 반도체기판과 열팽창 계수 및 격자 부정합이 작은 절연물질을 상기 필드산화막 및 게이트를 덮도록 증착하여 제 1 층간절연층을 형성하는 공정과, 상기 제 1 층간절연층 상에 식각선택비가 다른 절연물질을 증착하여 제 2 층간절연층을 형성하는 공정과, 상기 제 2 층간절연층 상에 식각선택비가 다른 절연물질을 증착하여 제 3 층간절연층을 형성하는 공정과, 상기 제 3, 제 2 및 제 1 층간절연층을 포토리쏘그래피 방법으로 순차적으로 패터닝하여 상기 게이트와 상기 고농도영역을 각각 노출시키는 제 1 및 제 2 접촉홀을 형성하는 공정과, 상기 제 1 및 제 2 접촉홀 내에 제 1 및 제 2 플러그를 형성하는 공정을 구비한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, P형의 반도체기판(41) 상에 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역과 필드영역을 한정하는 필드산화막(43)을 형성한다. 상기에서 필드산화막(43)은 반도체기판(41) 상의 필드영역을 노출시키는 패드산화막(도시되지 않음) 및 마스크층(도시되지 않음)을 형성하고, 반도체기판(41)의 노출된 부분을 RIE 등의 이방성 식각방법으로 소정 각을 갖는 트렌치(42)를 형성한 후 이 트렌치(42) 내에 산화실리콘을 채우고 마스크층 및 패드산화막을 제거하므로써 형성된다. 또한, 필드산화막(41)을 LOCOS (Local Oxidation of Silicon) 방법으로 형성할 수도 있다.
반도체기판(41)의 활성영역 상에 게이트절연막(45)을 형성하고, 이 게이트절연막(45)에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착한 후 RIE 등의 이방성 식각을 포함하는 포토리쏘그래피 방법으로 도체기판(41)의 소정 부분에 잔류하도록 패터닝하여 게이트(47)를 형성한다.
게이트(47)를 마스크로 사용하여 반도체기판(41)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형의 불순물을 낮은 도우즈로 이온 주입하여 LDD 영역으로 사용되는 저농도영역(49)을 형성한다.
도 2b를 참조하면, 게이트(47)의 측면에 측벽(51)을 형성한다. 상기에서 측벽(51)은 반도체기판(41) 상에 산화실리콘을 필드산화막(43) 및 게이트(47)를 덮도록 CVD 방법으로 증착하고 RIE 방법으로 반도체기판(41)이 노출되도록 에치백하므로써 형성된다.
게이트(47) 및 측벽(51)을 마스크로 사용하여 반도체기판(41)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형의 불순물을 높은 도우즈로 이온 주입하여 소오스 및 드레인영역으로 사용되는 고농도영역(53)을 형성한다.
도 2c를 참조하면, 반도체기판(41) 상에 산화실리콘을 필드산화막(43), 게이트(47) 및 측벽(51)을 덮도록 CVD 방법으로 100∼300Å 정도의 두께로 증착하여 제 1 층간절연층(55)을 형성한다. 이 때, 제 1 층간절연층(55)을 이루는 산화실리콘은 질화실리콘 보다 반도체기판(41)과 열팽창 계수 및 격자 부정합이 작아 스트레스에 의해 누설 전류가 발생되는 것이 감소된다.
제 1 층간절연층(55) 상에 산화실리콘과 식각 선택비가 다른 질화실리콘을 CVD 방법으로 100∼300Å 정도의 두께로 증착하여 제 2 층간절연층(57)을 형성한다. 그리고, 제 2 층간절연층(57) 상에 산화실리콘 또는 BPSG(Boro Phospho Silicate Glass)를 두껍게 CVD 방법으로 증착하거나, 또는, SOG(Spin On Glass)를 도포하여 제 3 층간절연층(59)을 500∼10000Å 정도의 두께로 형성한다. 이 때, 제 3 층간절연층(59)은 표면이 평탄하게 형성되므로 게이트(47)와 고농도영역(53)과 대응하는 부분의 두께가 다르게 된다. 즉, 제 3 층간절연층(59)은 고농도영역(53)과 대응하는 부분이 게이트(47)와 대응하는 부분 보다 두껍게 형성된다. 상기에서 제 3 층간절연층(59)을 상술한 물질들의 단일 층 뿐만 2층 이상의 복수 층으로도 형성할 수 있다.
제 3, 제 2 및 제 1 층간절연층(59)(57)(55)을 RIE 등의 이방성 식각방법을 포함하는 포토리쏘그래피 방법으로 순차적으로 패터닝하여 게이트(47)와 고농도영역(53)을 각각 노출시키는 제 1 및 제 2 접촉홀(61)(63)을 형성한다.
상기에서 제 1 및 제 2 접촉홀(61)(63)을 형성할 때 제 3 층간절연층(59)을 C2F6또는 C4F8가스에 O2가스를 혼합한 가스를 사용하여 과도식각하여 고농도영역(53)과 대응하는 부분의 제 2 층간절연층(57)이 노출되도록 한다. 이 때, 이 제 2 층간절연층(57)은 제 3 층간절연층(59)과 식각 선택비가 다르므로 식각정지층으로 사용된다. 그리고, 제 2 층간절연층(57)의 노출된 부분을 C2HF6O2가스를 사용하여 식각한 후 제 1 층간절연층(55)을 제 3 층간절연층(59)과 동일한 C2F6또는 C4F8가스에 O2를 혼합한 가스를 사용하여 반도체기판(41)이 노출되도록 식각하므로써 제 1 및 제 2 접촉홀(61)(63)을 형성한다. 상기에서 제 1 층간절연층(55)의 두께가 얇으므로 식각 종료점의 제어가 용이하므로 필드산화막(43)이 손상되는 것을 방지할 수 있다.
도 2d를 참조하면, 제 3 층간절연층(59) 상에 제 1 및 제 2 접촉홀(61)(63)을 통해 게이트(47) 및 고농도영역(53)과 접촉되게 다결정실리콘 또는 알루미늄 등의 도전성 물질을 CVD 방법으로 증착한다. 그리고, 도전성 물질을 제 3 층간절연층(59)의 표면이 노출되도록 CMP 방법으로 제거하여 제 1 및 제 2 접촉홀(61)(63)에 제 1 및 제 2 플러그(65)(67)를 형성한다.
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 반도체기판 상에 질화실리콘 보다 질화실리콘 보다 이 반도체기판과 열팽창 계수 및 격자 부정합이 작은 산화실리콘으로 이루어진 제 1 층간절연층을 형성하고, 이 제 1 층간절연층 상에 질화실리콘으로 이루어져 식각정지층으로도 이용되는 제 2 층간절연층과 산화실리콘으로 이루어진 제 3 층간절연층을 순차적으로 형성한다. 그리고, 제 1, 제 2 및 제 3 층간절연층은 포토리쏘그래피 방법으로 순차적으로 패터닝하여 게이트와 고농도영역을 노출시키는 제 1 및 제 2 접촉홀을 형성하는데 제 2 층간절연층의 고농도영역과 대응하는 부분의 노출되도록 제 3 층간절연층을 과도식각한다. 이 때, 제 2 층간절연층은 식각정지층으로도 이용되어 제 1 층간절연층과 필드산화막이 식각되는 것을 방지한다.
따라서, 본 발명은 반도체기판과 질화실리콘이 접촉되지 않으므로 접촉에 의한 스트레스가 발생되지 않아 누설 전류가 발생되는 것을 방지할 수 있는 잇점이 있다.
Claims (5)
- 제 1 도전형의 반도체기판 상에 소자의 활성영역과 필드영역을 한정하는 필드산화막을 형성하는 공정과,상기 반도체기판의 활성영역 상에 게이트절연막을 개재시켜 게이트를 형성하는 공정과,상기 게이트를 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 불순물영역을 형성하는 공정과,상기 반도체기판 상에 상기 반도체기판과 열팽창 계수 및 격자 부정합이 작은 절연물질을 상기 필드산화막 및 게이트를 덮도록 증착하여 제 1 층간절연층을 형성하는 공정과,상기 제 1 층간절연층 상에 식각선택비가 다른 절연물질을 증착하여 제 2 층간절연층을 형성하는 공정과,상기 제 2 층간절연층 상에 식각선택비가 다른 절연물질을 증착하여 제 3 층간절연층을 형성하는 공정과,상기 제 3, 제 2 및 제 1 층간절연층을 포토리쏘그래피 방법으로 순차적으로 패터닝하여 상기 게이트와 상기 고농도영역을 각각 노출시키는 제 1 및 제 2 접촉홀을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 제 1 층간절연층을 산화실리콘을 100∼300Å의 두께로 증착하여 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 제 2 층간절연층을 질화실리콘을 100∼300Å의 두께로 증착하여 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 제 3 층간절연층을 산화실리콘 또는 BPSG(Boro Phospho Silicate Glass)를 증착하거나, 또는, SOG(Spin On Glass)를 도포하여 형성하는 반도체장치의 제조방법.
- 청구항 4에 있어서 상기 제 3 층간절연층을 산화실리콘, BPSG(Boro Phospho Silicate Glass) 또는 SOG(Spin On Glass)의 단일층 또는 2층 이상의 복수층으로 형성하는 반도체장치의 제조방법.
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