KR100279003B1 - 트랜지스터의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 125000006850 spacer group Chemical group 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 15
- 229920005591 polysilicon Polymers 0.000 claims abstract description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000000463 material Substances 0.000 claims abstract description 9
- 239000003963 antioxidant agent Substances 0.000 claims abstract description 8
- 230000003078 antioxidant effect Effects 0.000 claims abstract description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 3
- 230000003287 optical effect Effects 0.000 abstract description 6
- 238000000059 patterning Methods 0.000 abstract description 4
- 238000001020 plasma etching Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000002955 isolation Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 트랜지스터의 제조방법에 관한 것으로서, 제 1 도전형의 반도체 기판에 절연막을 형성하는 공정과, 상기 절연막에 콘택홀을 형성하여 상기 반도체 기판의 소정부분을 노출시키는 공정과, 상기 콘택홀 측벽에 산화방지물질의 스페이서를 형성하는 공정과, 상기 반도체 기판의 소정부분에 열산화막을 형성하는 공정과, 상기 반도체 기판 전체 표면에 다결정실리콘막을 형성하는 공정과, 상기 다결정실리콘을 에치 백하여 상기 콘택홀 내에 게이트 전극의 하부 층을 형성하는 공정과, 상기 스페이서를 선택적으로 식각하여 상기 산화방지물질의 얇은 절연층을 형성하는 공정과, 상기 얇은 절연층하부의 상기 반도체 기판 내에 제 2 도전형의 LDD영역을 형성하는 공정과, 상기 반도체 기판 전체 표면에 TiN 막 및 W 막을 형성하는 공정과, 상기 W 막 및 TiN막을 에치 백하여 상기 콘택홀 내에 게이트 전극의 상부 층을 형성하는 공정과, 상기 콘택홀을 둘러싸고 있는 상기 절연막을 제거하여 상기 반도체 기판을 노출시키는 공정과, 상기 노출된 반도체 기판 내에 상기 제 2 도전형의 소스 및 드레인 영역을 형성하는 공정을 구비한다. 따라서, 본 발명은 게이트 전극의 물리적 게이트 길이(Physical Gate Length) L 보다 0.25 ㎛ ~ 0.45 ㎛ 더 큰 구루브형을 광학 사진 공정으로 패터닝한 후 CVD 공정 및 식각공정만으로 물리적 게이트 길이 L 인 게이트 전극을 균일하고, 재현성 있게 반도체 웨이퍼에 전사, 패터닝할 수 있다는 잇점이 있다.
Description
본 발명은 트랜지스터의 제조방법에 관한 것으로서, 특히, 광학적 사진공정의 한계인 게이트 전극의 물리적 게이트 길이 L을 패터닝할 수 있는 트랜지스터의 제조방법에 관한 것이다.
MOS 기술에서 각 세대(Each Generation)별 축소 가능한 크기(Shrinkage)로 요약되는 차원(Main Dimension)은 트랜지스터의 최소 게이트 길이(Minimum Gate Length)로, 즉 MOS 소자의 물리적 게이트 길이(Physical Gate Length) L 이 각 세대의 기술을 뜻하는 것으로 불려지기도 한다. 한편 MOS 소자의 물리적 게이트 길이 L 은 정확하게 전기적 또는 유효 채널 길이(Effective Channel Length) Leff를 나타내지는 않는다. 상기 유효 채널 길이는 Leff= L - 2 xjl로 표시되며, 여기에서 xjl는 소스 및/또는 드레인 접합이 게이트하부로 확산되어 간 측방향 거리(Lateral
Distance)이다. 일 예로 소스 및 드레인 접합이 게이트하부로 0.125㎛ 정도 확산되어 가는 1.2 ㎛의 MOS 기술에서, 유효 채널 길이는 Leff은 실제로 0.95 ㎛가 된다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조공정도이다.
도 1a를 참조하면, 소자의 활성영역을 한정하는 소자격리층(13)이 선택적으로 형성된 P형 반도체기판(11)표면에 얇은 두께의 게이트산화막(15)과 다결정실리콘(17) 및 제 1 전도층 (Conductor Layers)(19)(21) 및 제 1 절연층(Insulation Layer)(23)을 성장 또는 증착 형성한다. 이어서 리쏘그래피( Lithography)방법으로 게이트(Gate)가 형성되는 부분에 레지스트막(101)을 형성한다
상기에서 소자격리층(13)은 STI(Shallow Trench Isolation)방법으로 형성된 실리콘산화막(SiO2)으로 반도체기판의 주 표면(Primary Surface)과 같은 평평도(Flatness)이며, 게이트산화막(15)은 두께 60Å ~ 110Å인 열산화한 실리콘산화막(SiO2)이며, 다결정실리콘(17)은 인 시튜(In-Situ) CVD(Chemical Vapor Deposition, 이하 CVD 이라 칭함)방법으로 불순물이 도핑된 두께 1000Å ~ 2000Å으로 다층구조의 게이트 전극(Gate Electrode)의 하부 층(Lower Layer)이 되며, 제 1 전도층 (19)(21)은 스퍼터링(Sputtering)방법으로 연속적으로 증착 된 두께 100Å ~ 400Å 인 TiN(Titanium Nitride, 19) 과 두께 1000Å ~ 1500Å 인 텅스텐(Tungsten, 21)으로
다층구조의 게이트 전극(Gate Electrode)의 상부 층(Upper Layers)이 되며, 제 1 절연층(23)은 CVD방법으로 증착 된 두께 1000Å ~ 200Å인 캡(Cap)절연막으로 사용
되는 실리콘산화막(SiO2)이다.
도 1b를 참조하면, 레지스트막(101)을 마스크(Masking)로 하여 레지스트막(101)이 없는 부분을 플라즈마 에칭(Plasma Etching)방법으로 제거하여 게이트를 패터닝한다. 이어서 레지스트막(101)을 제거한(Strip)후 패터닝된 제 1 절연층(23) 및 제 1 전도층(21)(19)을 마스크(Masking)로 한 자기정렬 (Self-Aligned) 이온주입방법으로 소스/드레인 형성영역에 N- 영역(25a)(25b)을 형성한다.
상기에서 제 1 절연층(23) 및 제 1 전도층(21)(19) 및 다결정실리콘(17)을 플라즈마 에칭방법으로 제거하여 반도체기판(11)상의 열산화한 실리콘산화막(SiO2)(도시하지 않음)을 노출시킨다.
상기에서 제 1 전도층(21)(19) 및 다결정실리콘(17)은 다층구조의 게이트전극을 형성하며, 제 1 절연층(23)은 캡절연막(Cap Insulation Layer)을 형성한다.
상기에서 반도체기판(11)내로 에너지 40 KeV, 도우즈 2.0 E 13 / ㎠ 인 인(P)을 이온주입하여 소스/드레인 형성영역에 N- 영역 (25a)(25b)을 형성한다.
도 1c를 참조하면, 반도체기판 전체 표면에 CVD방법으로 증착된 두께 1500Å인 실리콘산화막(SiO2)을 전면(Blanket) 이방성(Anisotropic) 플라즈마 에칭(Plasma Etching)방법으로 식각하여 제 1 절연층(23) 및 제 1 전도층(21)(19) 및 다결정실리콘(17)의 측벽(Side Wall)에 스페이서(Spacers)(29a)(29b)를 형성하며, 이어서 게이트 전극의 양측에 자기정렬 (Self-Aligned) 이온주입방법으로 소스/드레인 형성영역에 N+ 영역(31a)(31b)을 형성한다.
상기에서 반도체기판(11)내로 에너지 40 KeV, 도우즈 2.0 E 15 / ㎠ 인 비소(As)을 이온주입하여 소스/드레인 형성영역에 N+ 영역(31a)(31b)을 형성하며, MOS 트랜지스터의 채널(Channel)근방의 에지(Edge)부는 트랜지스터 소스/드레인 영역의 N- 영역(Lightly Doped Section)(25a)(25b)을 형성하고, 채널(Channel)근방의 에지(Edge)부로부터 떨어진 부분은 도우즈 양이 높은 비소(As)이온이 인(P)이온을 흡수(Merge)하여 N+ 영역(Heavily Doped Region)(31a)(31b)을 형성한다.
그러나, 상술한 종래 기술은 유효 채널 길이 Leff가 0.15 ㎛ ~ 0.18 ㎛ 인 MOS기술에선 현재 사용하고 있는 광학 사진 공정(Optical Lithographic Process)으로 균일하고, 재현성 있게 반도체 웨이퍼에 전사, 패터닝하는데 많은 어려움이 따르는 문제점이 있었다.
따라서, 본 발명의 목적은 광학적 한계인 게이트 전극의 물리적 게이트 길이 L 을 패터닝할 수 있는 트랜지스터의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 트랜지스터의 제조방법은 제 1 도전형의 반도체 기판에 절연막을 형성하는 공정과, 상기 절연막에 콘택홀을 형성하여 상기 반도체 기판의 소정부분을 노출시키는 공정과, 상기 콘택홀 측벽에 산화방지물질의 스페이서를 형성하는 공정과, 상기 반도체 기판의 소정부분에 열산화막을 형성하는 공정과, 상기 반도체 기판 전체 표면에 다결정실리콘막을 형성하는 공정과, 상기 다결정실리콘을 에치 백하여 상기 콘택홀 내에 게이트 전극의 하부 층을 형성하는 공정과, 상기 스페이서를 선택적으로 식각하여 상기 산화방지물질의 얇은 절
연층을 형성하는 공정과, 상기 얇은 절연층하부의 상기 반도체 기판 내에 제 2 도전형의 LDD영역을 형성하는 공정과, 상기 반도체 기판 전체 표면에 TiN 막 및 W 막을 형성하는 공정과, 상기 W 막 및 TiN막을 에치 백하여 상기 콘택홀 내에 게이트 전극의 상부 층을 형성하는 공정과, 상기 콘택홀을 둘러싸고 있는 상기 절연막을 제거하여 상기 반도체 기판을 노출시키는 공정과, 상기 노출된 반도체 기판 내에 상기 제 2 도전형의 소스 및 드레인 영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조공정도이다.
도 2a 내지 도 2g는 본 발명에 따른 트랜지스터의 제조공정도이다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도2g는 본 발명에 따른 트랜지스터의 제조공정도이다.
도 2a를 참조하면, 소자의 활성영역을 한정하는 소자격리층(63)이 선택적으로 형성된 P형 반도체기판(61) 전체표면에 두꺼운 두께의 제 1 절연층(65)을 증착 형성한다. 이어서 리쏘그래피(Lithography)방법으로 게이트(Gate)형성 이외부분에 레지스트막(201)을 형성한다
상기에서 소자격리층(63)은 STI(Shallow Trench Isolation)방법으로 형성된 실리콘산화막(SiO2)으로 반도체기판의 주 표면(Primary Surface)과 같은 평평도(Flatness)을 갖으며, 제 1 절연층(65)은 두께 4000Å ~ 5000Å인 CVD 방법의 실리콘산화막(SiO2)으로 TEOS(Tetraethyl Orthosilicate) 또는 BPSG(Borophosphosilicate Glass) 등으로 구성된다. 그리고 리쏘그래피방법으로 제 1절연층이 노출된 부분의 폭(또는 길이)은 트랜지스터의 물리적 게이트
길이(Physical Gate Length) L 보다 0.25 ㎛ ~ 0.45 ㎛ 만큼 크며, 광학 사진 공정(Optical Lithographic Process)으로 균일하고, 재현성 있게 패터닝할 수 있다.
도 2b를 참조하면, 레지스트막(201)을 마스크(Masking)로 하여 레지스트막(201)이 없는 부분을 플라즈마 에칭(Plasma Etching)방법으로 제거하여 제 1 절연층으로 둘러싸인 콘택홀을 패터닝한다. 이어서 패터닝된 콘택홀의 측벽, 즉 제 1 절연층(65a)(65b)의 측벽에 제 2 절연층의 스페이서(Spacers)(67a)(67b)를 형성한다.
상기에서 반도체 기판 전체표면에 증착된 두께 700Å ~ 2000Å인 CVD 방법의 실리콘질화막(Si3N4)을 이방성 플라즈마 에칭으로 식각하여 제 1 절연층(65a)(65b)의 측벽에 실리콘질화막(Si3N4)의 스페이서(Spacers)(67a)(67b)를 형성한다.
도 2c를 참조하면, 반도체기판을 열산화하여 얇은 두께의 게이트산화막(68)을 형성하고 이어서 반도체 기판 전체 표면에 다결정실리콘(69)을 증착 형성한다.
상기에서 기판을 열산화한 게이트 산화막은 노출된 반도체 기판에 형성되며, 스페이서인 실리콘 질화막상에는 형성되지 않는다. 다결정실리콘(69)은 두께 2500Å ~ 4000Å으로 인 시튜(In-Situ) CVD 방법으로 도핑된다.
도 2d를 참조하면, 반도체 기판 전체표면에 증착된 다결정실리콘을 플라즈마 에치-백(Etch-Back)하여 실리콘질화막의 스페이서로 둘러싸인 구루브(Groove)내에 다결정실리콘(69)을 남긴다.
상기에서 구루브내에 있는 다결정실리콘(69)의 두께는 1000Å ~ 1500Å으로 다층구조의 게이트 전극(Gate Electrode)의 하부 층(Lower Layer)이 된다.
도 2e를 참조하면, 플라즈마 에칭 방법으로 스페이서(Spacers)(67a)(67b)인 실리콘질화막(Si3N4)을 식각하여 반도체기판을 절연할 두께정도 만큼(66a)(67a) 남기고, 제 1 절연층(65a)(65b) 및 다결정실리콘(69)을 마스크(Masking)로 한 자기정렬 (Self-Aligned) 이온주입방법으로 (66a)(67a)하부의 반도체 기판 내에 N- LDD(Lightly Doped Drain, 이하 LDD이라 칭함)영역(71a)(71b)을 형성한다.
상기에서 스페이서인 실리콘질화막(Si3N4)은 실리콘산화막 과 다결정실리콘에 대하여 선택비(Selectivity)가 매우 높은 레시피(Recipe)로 구성된 플라즈마 에칭으로 식각하며, 에칭후 (66a)(67a)의 두께는 100Å ~ 300Å으로 상기 (66a)(67a)을 투과하여 (Penetrate) 반도체기판 내에 에너지 40 KeV, 도우즈 2.0 E 13 / ㎠ 인 인(P)을 이온주입하여 소스/드레인 형성영역에 N- LDD 영역 (71a)(71b)을 형성한다.
도 2f를 참조하면, 반도체 전체 표면에 스퍼터링(Sputtering)방법으로 얇은 두께의 TiN막을 증착하고, 이어서 TiN막상에 두꺼운 텅스텐(Tungsten)막을 증착한다. 그리고 CMP(Chemical-Mechanical Polishing)방법으로 텅스텐(Tungsten)막(75) 및 TiN막(73)을 실리콘질화막의 스페이서로 둘러싸인 구루브(Groove)내에 매몰 충진(Filled)하여 표면(Surface)을 평탄하게 만든다.
상기에서 TiN막(73)은 다층구조의 게이트 전극(Gate Electrode)의 하부 층(Lower
Layer)과 상부 층(Upper Layer)사이의 배리어 금속(Barrier Metal)으로 두께는 100Å ~ 300Å 이며, 텅스텐(Tungsten)막(75)은 다층구조의 게이트 전극(Gate Electrode)의 상부 층(Upper Layer)으로 두께는 1000Å ~ 1500Å 이다.
도 2g를 참조하면, 플라즈마 에칭 방법으로 실리콘산화막인 제 1 절연층(65a)(65b)을 식각하여 소자격리층(63) 및 반도체 기판표면을 노출시키고, 게이트 전극을 마스크(Masking)로 한 자기정렬 (Self-Aligned) 이온주입방법으로 게이트 전극의 양측에 N+ 소스 및/또는 드레인 영역(77a)(77b)을 형성한다.
상기에서 BPSG(Borophosphosilicate Glass)막인 제 1 절연층(65a)(65b)은 게이트 전극의 상부 층인 텅스텐(W)에 대하여 선택비(Selectivity)가 매우 높은 레시피(Recipe)로 구성된 플라즈마 에칭으로 식각한다. 상기 레시피로 구성된 플라즈마 에칭은 소자격리층(63)에 대해서도 선택비(Selectivity)가 높다. 이어서 반도체기판(61)내로 에너지 40 KeV, 도우즈 2.0 E 15 / ㎠ 인 비소(As)을 이온주입하여 소스/드레인 형성영역에 N+ 소스 및/또는 드레인 영역(77a)(77b)을 형성한다. MOS 트랜지스터의 채널(Channel)근방의 에지(Edge)부는 트랜지스터 소스/드레인 영역의 N- 영역(Lightly Doped Section)(71a)(71b)을 형성하고, 채널(Channel)근방의 에지(Edge)부로부터 떨어진 부분은 도우즈 양이 높은 비소(As)이온이 인(P)이온을 흡수(Merge)하여 N+ 영역(Heavily Doped Region)(77a)(77b)을 형성한다.
상술한 바와 같이 본 발명에 따른 트랜지스터의 제조방법은 제 1 도전형의 반도체 기판에 절연막을 형성하며, 상기 절연막에 콘택홀을 형성하여 상기 반도체 기판의 소정부분을 노출시키며, 상기 콘택홀 측벽에 산화방지물질의 스페이서를 형성하며,
상기 반도체 기판의 소정부분에 열산화막을 형성하며, 상기 반도체 기판 전체 표면에 다결정실리콘막을 형성하며, 상기 다결정실리콘을 에치 백하여 상기 콘택홀 내에 게이트 전극의 하부 층을 형성하며, 상기 스페이서를 선택적으로 식각하여 상기 산화방지 물질의 얇은 절연층을 형성하며, 상기 얇은 절연층하부의 상기 반도체 기판 내에 제 2 도전형의 LDD영역을 형성하며, 상기 반도체 기판 전체 표면에 TiN 막 및 W 막을 형성하며, 상기 W 막 및 TiN막을 에치 백하여 상기 콘택홀 내에 게이트 전극의 상부 층을 형성하며, 상기 콘택홀을 둘러싸고 있는 상기 절연막을 제거하여 상기 반도체 기판을 노출시키며, 상기 노출된 반도체 기판 내에 상기 제 2 도전형의 소스 및 드레인 영역을 형성한다.
따라서, 본 발명은 게이트 전극의 물리적 게이트 길이(Physical Gate Length) L 보다 0.25 ㎛ ~ 0.45 ㎛ 더 큰 구루브형을 광학 사진 공정으로 패터닝한 후 CVD 공정 및 식각공정만으로 물리적 게이트 길이 L 인 게이트 전극을 균일하고, 재현성 있게 반도체 웨이퍼에 전사, 패터닝할 수 있다는 잇점이 있다.
Claims (3)
- 제 1 도전형의 반도체 기판에 절연막을 형성하는 공정과,상기 절연막에 콘택홀을 형성하여 상기 반도체 기판의 소정부분을 노출시키는 공정과,상기 콘택홀 측벽에 산화방지물질의 스페이서를 형성하는 공정과,상기 반도체 기판의 소정부분에 열산화막을 형성하는 공정과,상기 반도체 기판 전체 표면에 다결정실리콘막을 형성하는 공정과,상기 다결정실리콘을 에치 백하여 상기 콘택홀 내에 게이트 전극의 하부 층을 형성하는 공정과,상기 스페이서를 선택적으로 식각하여 상기 산화방지물질의 얇은 절연층을 형성하는 공정과,상기 얇은 절연층하부의 상기 반도체 기판 내에 제 2 도전형의 LDD영역을 형성하는 공정과,상기 반도체 기판 전체 표면에 TiN 막 및 W 막을 형성하는 공정과,상기 W 막 및 TiN막을 에치 백하여 상기 콘택홀 내에 게이트 전극의 상부 층을 형성하는 공정과,상기 콘택홀을 둘러싸고 있는 상기 절연막을 제거하여 상기 반도체 기판을 노출시키는 공정과,상기 노출된 반도체 기판 내에 상기 제 2 도전형의 소스 및 드레인 영역을 형성하 는 공정을 구비하는 트랜지스터의 제조방법.
- 청구항 1에 있어서, 상기 산화방지물질은 실리콘질화막인 것을 특징으로 하는 트랜지스터의 제조방법.
- 청구항 1에 있어서, 상기 제 1 도전형은 P형의 불순물이며, 반면에 상기 제 2 도전형은 N형의 불순물인 것을 특징으로 하는 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990002879A KR100279003B1 (ko) | 1999-01-29 | 1999-01-29 | 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990002879A KR100279003B1 (ko) | 1999-01-29 | 1999-01-29 | 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000052062A KR20000052062A (ko) | 2000-08-16 |
| KR100279003B1 true KR100279003B1 (ko) | 2001-01-15 |
Family
ID=19572711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990002879A KR100279003B1 (ko) | 1999-01-29 | 1999-01-29 | 트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100279003B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010060039A (ko) * | 1999-12-31 | 2001-07-06 | 박종섭 | 반도체 소자의 제조방법 |
| KR100419744B1 (ko) * | 2001-06-28 | 2004-02-25 | 주식회사 하이닉스반도체 | 트랜지스터 및 그의 제조 방법 |
| KR20040048461A (ko) * | 2002-12-03 | 2004-06-10 | 주식회사 하이닉스반도체 | 반도체 소자의 엘디디 형성 방법 |
-
1999
- 1999-01-29 KR KR1019990002879A patent/KR100279003B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000052062A (ko) | 2000-08-16 |
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