KR100318320B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 셀영역과 주변회로영역을 갖는 제 1 도전형의 반도체기판 상에 소자의 활성영역과 필드영역을 한정하는 필드산화막을 형성하는 공정과, 상기 반도체기판 상의 셀영역 및 주변회로영역에 게이트절연막을 개재시켜 상부에 캡층을 갖는 제 1 및 제 2 게이트를 각각 형성하는 공정과, 상기 캡층을 마스크로 사용하여 제 2 도전형의 불순물을 이온 주입하여 상기 셀영역 및 주변회로영역의 각각에 제 1 및 제 2 불순물영역을 형성하는 공정과, 상기 반도체기판 상에 상기 필드산화막 및 제 1 및 제 2 게이트의 측면을 덮는 식각정지층을 형성하고 상기 식각정지층 상에 희생층을 형성하고 상기 제 1 불순물영역을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 상기 제 1 불순물영역과 접촉하는 플러그를 자기 정렬 방법으로 형성하고 상기 잔류하는 희생층을 제거하여 상기 플러그의 상부 및 상기 식각정지층을 노출시키는 공정과, 상기 제 2 게이트의 측면 및 제 1 게이트의 측면에 상기 식각정지층을 개재시켜 제 1 및 제 2 측벽을 형성하면서 상기 플러그 상부의 노출된 측면에 제 3 측벽을 형성하는 공정과, 상기 캡층 및 제 1 측벽을 마스크로 사용하여 상기 주변회로영역의 제 2 불순물영역과 중첩되는 제 3 불순물영역을 형성하는 공정을 구비한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 셀영역 내의 메모리 소자를 이루는 불순물영역에 플러그를 자기 정렬 접촉되게 형성하는 반도체장치의 제조방법에 관한 것이다.
반도체장치의 집적도가 증가되면서 단위 트랜지스터의 크기가 감소되므로 소오스 및 드레인영역을 이루는 불순물영역의 크기가 감소된다. 그러므로, 불순물영역과 커패시터의 스토리지 전극 및 비트라인을 접촉하기 위한 접촉홀의 크기도 감소된다. 이 접촉홀은 깊이는 감소되지 않고 크기만 감소되는 데, 이에 의해 접촉홀의 종횡비가 증가된다. 그러므로, 불순물영역을 노출시켜 커패시터의 스토리지 전극 및 비트라인을 형성하기 위한 접촉홀을 형성하기 어렵고, 또한, 이 접촉홀 내에 커패시터의 스토리지 전극 및 비트라인을 형성하기 어렵다. 특히, 이러한 종횡비의 증가에 의한 문제점은 소자의 크기가 큰 주변회로영역에 형성되는 구동회로소자 보다 소자의 크기가 작은 셀영역 내에 형성되는 메모리소자에서 더 심각하다.
따라서, 셀영역 내에 형성되는 메모리소자의 커패시터의 스토리지 전극 및 비트라인을 형성하기 위해 2개 이상의 접촉홀을 형성하는, 즉, 불순물영역을 노출시키는 하부의 접촉홀에 플러그를 형성하고 상부의 접촉홀에 이 플러그와 연결되게 커패시터의 스토리지 전극 및 비트라인을 형성하는 기술이 개발되었다. 상기에서 하부 및 상부의 접촉홀을 포함하는 2개 이상의 접촉홀은 통상 1번의 공정에 의해 형성되는 접촉홀 보다 깊이가 감소된다. 그러므로, 접촉홀의 종횡비가 감소되어 형성이 용이할 뿐만 아니라 커패시터의 스토리지 전극 및 비트라인의 형성이 용이해진다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 1a를 참조하면, 셀영역(C1)과 주변회로영역(P1)을 포함하는 P형의 반도체기판(11) 상에 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역과 필드영역을 한정하는 필드산화막(13)을 형성한다. 상기에서 필드산화막(13)은 반도체기판(11) 상의 소정 부분을 노출시키는 패드산화막(도시되지 않음) 및 마스크층(도시되지 않음)을 형성하고, 반도체기판(11)의 노출된 부분을 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함) 등의 이방성 식각방법으로 소정 각을 갖는 트렌치(12)를 형성한 후 이 트렌치(12) 내에 산화실리콘을 채우고 마스크층 및 패드산화막을 제거하므로써 형성된다.
도 1b를 참조하면, 반도체기판(11)의 노출된 부분 상에 게이트절연막(15)을 개재시켜 제 1 및 제 2 게이트(17)(18)와 캡층(19)을 형성한다.
상기에서 게이트절연막(15)을 반도체기판(11)의 노출된 부분을 열산화하여 형성하고, 이 게이트절연막(15) 상에 다결정실리콘과 질화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후 RIE 등의 이방성 식각을 포함하는 포토리쏘그래피 방법으로 패터닝하여 제 1 및 제 2 게이트(17)(18)와 캡층(19)을 형성한다. 상기에서 제 1 및 제 2 게이트(17)(18)를 다결정실리콘과 실리사이드의 2중 구조로 형성할 수도 있으며, 캡층(19)을 산화실리콘으로 형성할 수도 있다.
캡층(19)을 마스크로 사용하여 반도체기판(11)의 노출된 부분에 N형의 불순물을 낮은 도우즈로 이온 주입하여 셀영역(C1) 및 주변회로영역(P1)에 제 1 및 제 2 불순물영역(21)(23)을 형성한다. 상기에서 셀영역(C1)에 형성된 제 1 불순물영역(21)은 제 1 게이트(17)와 함께 메모리소자를 이루는 소오스 및 드레인영역으로 사용되고, 주변회로영역(P1)에 형성된 제 2 불순물영역(23)은 제 2 게이트(18)를 포함하는 구동회로소자의 LDD(Lightly Doped Drain) 영역으로 사용된다.
도 1c를 참조하면, 상술한 구조의 전 표면에 질화실리콘을 CVD 방법으로 증착하여 식각정지층(25)을 형성한다. 그리고, 식각정지층(25) 상에 BPSG(Boro Phospho Silicate Glass) 등의 절연물질을 증착하여 평탄화층(27)을 형성한다. 상기에서 평탄화층(27)을 형성하는 BPSG는 흐름성이 양호하므로 제 1 및 제 2 게이트(17)(18) 사이의 간격을 채울 뿐만 아니라 표면이 평탄하게 형성된다.
주변회로영역(P1) 상의 평탄화층(27)을 식각정지층(25)이 노출되도록 RIE 등의 이방성 식각방법을 포함하는 포토리쏘그래피 방법으로 패터닝한다. 이 때, 식각정지층(25)은 평탄화층(27)과 식각 선택비가 다르므로 제거되지 않는다. 그러므로, 식각정지층(25)은 평탄화층(27) 패터닝시 반도체기판(11) 및 필드산화막(13)이 식각되는 것을 방지한다.
도 1d를 참조하면, 제 2 게이트(18)의 측면에 측벽(29)을 형성한다. 상기에서 측벽(29)을 식각정지층(25) 및 평탄화층(27) 상에 산화실리콘을 CVD 방법으로 증착한 후 RIE 등의 이방성 식각방법으로 에치백하므써 형성한다. 이 때, 주변회로영역(P1)의 식각정지층(25)의 노출된 부분도 식각되어 반도체기판(11) 및 캡층(19)이 노출되도록 한다.
캡층(19) 및 측벽(29)을 마스크로 사용하여 반도체기판(11)의 노출된 부분에 제 2 불순물영역(23)과 중첩되게 N형의 불순물을 높은 도우즈로 이온 주입하여 제 2 게이트(18) 및 제 2 불순물영역(23)을 포함하는 구동회로소자의 소오스 및 드레인영역으로 사용되는 제 3 불순물영역(31)을 형성한다.
도 1e를 참조하면, 평탄화층(27)과 주변회로영역(P1)의 제 2 게이트(18), 제 2 및 제 3 불순물영역(23)(31)을 포함하는 구동회로소자를 덮도록 산화실리콘을 CVD 방법으로 증착하여 층간절연층(33)을 형성한다. 이 때, 평탄화층(27)에 의해 셀영역(C1)과 주변회로영역(P1)에 단차가 크므로 층간절연층(33)을 1㎛ 정도 두껍게 형성하여 셀영역(C1)과 주변회로영역(P1)의 단차를 감소시킨다.
층간절연층(33) 상의 주변회로영역(P1)에 감광막(도시되지 않음)을 형성한 후 노출된 셀영역(C1)을 RIE 방법으로 에치백하여 단차를 제거하므로써 표면을 평탄화시킨다. 그리고, 잔류하는 층간절연층(33)을 화학-기계적연마(Chemical-MechanicalPolishing : 이하, CMP라 칭함) 방법으로 제거하여 셀영역(C1)에서 1000∼2000Å 정도의 두께만 남긴다.
셀영역(C1) 내의 제 1 불순물영역(21)과 대응하는 부분의 층간절연층(33) 및 평탄화층(27)과 식각정지층(25)을 RIE 등의 이방성 식각방법을 포함하는 포토리쏘그래피 방법으로 순차적으로 패터닝하여 제 1 불순물영역(21)을 노출시키는 접촉홀(35)을 형성한다.
층간절연층(33) 상에 접촉홀(35)을 채워 제 1 불순물영역(21)과 접촉되도록 다결정실리콘을 CVD 방법으로 증착한다. 다결정실리콘을 층간절연층(33)이 노출되어 접촉홀(35) 내에만 잔류되게 RIE 방법 또는 CMP 방법으로 에치백하여 플러그(37)를 형성한다.
그러나, 상술한 반도체장치의 제조방법은 주변회로영역 상의 제 2 게이트 측면에 측벽을 형성하기 위해 평탄화층을 패터닝하여야 하고, 또한, 주변회로영역의 평탄화층이 패터닝된 구조 상에 형성된 층간절연층을 평탄화하고 얇게 형성하여야 하므로 공정이 복잡해지는 문제점이 있었다. 또한, 층간절연층을 얇게 형성하기 위해 CMP 방법을 사용하는 데 이는 두께 제어를 정밀하게 하기 어려우므로 층간절연층을 얇게하는 데 한계가 있으므로 접촉홀의 종횡비가 증가될 뿐만 아니라 플러그의 형성이 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 셀영역 내에 플러그를 형성한 후 이 영역을 덮지 않은 상태에서 주변회로영역 상의 제 2 게이트 측면에 측벽을 형성하여 공정이 용이한반도체장치의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 플러그를 평탄화층을 형성하기 전에 형성하여 접촉홀의 종횡비를 감소시키고 플러그를 자기 정렬 방법으로 용이하게 형성할 수 있는 반도체장치의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 평탄화 공정이 용이한 반도체장치의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명의 실시예에 따른 반도체장치의 제조방법은 셀영역과 주변회로영역을 갖는 제 1 도전형의 반도체기판 상에 소자의 활성영역과 필드영역을 한정하는 필드산화막을 형성하는 공정과, 상기 반도체기판 상의 셀영역 및 주변회로영역에 게이트절연막을 개재시켜 상부에 캡층을 갖는 제 1 및 제 2 게이트를 각각 형성하는 공정과, 상기 캡층을 마스크로 사용하여 제 2 도전형의 불순물을 이온 주입하여 상기 셀영역 및 주변회로영역의 각각에 제 1 및 제 2 불순물영역을 형성하는 공정과, 상기 반도체기판 상에 상기 필드산화막 및 제 1 및 제 2 게이트의 측면을 덮는 식각정지층을 형성하며 상기 식각정지층 상에 희생층을 형성하고 상기 제 1 불순물영역을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 상기 제 1 불순물영역과 접촉하는 플러그를 자기 정렬 방법으로 형성하고 상기 잔류하는 희생층을 제거하여 상기 플러그의 상부 및 상기 식각정지층을 노출시키는 공정과, 상기 제 2 게이트의 측면 및 제 1 게이트의 측면에 상기 식각정지층을 개재시켜 제 1 및 제 2 측벽을 형성하면서 상기 플러그 상부의 노출된 측면에 제 3 측벽을 형성하는 공정과, 상기 캡층 및 제 1 측벽을 마스크로 사용하여 상기 주변회로영역의 제 2 불순물영역과 중첩되는 제 3 불순물영역을 형성하는 공정을 구비한다.
상기 목적들을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체장치의 제조방법은 메모리소자가 형성될 셀영역과 구동회로소자가 형성될 주변회로영역을 갖는 제 1 도전형의 반도체기판 상에 소자의 활성영역과 필드영역을 한정하는 필드산화막을 형성하는 공정과, 상기 반도체기판 상의 셀영역 및 주변회로영역에 게이트절연막을 개재시켜 상부에 캡층을 갖는 제 1 및 제 2 게이트를 각각 형성하는 공정과, 상기 캡층을 마스크로 사용하여 제 2 도전형의 불순물을 이온 주입하여 상기 셀영역에 상기 메모리소자의 소오스 및 드레인영역으로 사용되는 제 1 불순물영역과 주변회로영역에 상기 구동회로소자의 LDD(Lightly Doped Drain) 영역으로 사용된는 제 2 불순물영역을 형성하는 공정과, 상기 반도체기판 상에 상기 필드산화막 및 제 1 및 제 2 게이트의 측면을 덮는 식각정지층을 형성하고 상기 식각정지층 상에 상기 제 1 및 제 2 게이트 사이를 채우면서 표면이 평탄해지도록 희생층을 형성하는 공정과, 상기 희생층 및 식각정지층을 상기 제 1 불순물영역이 노출되게 자기 정렬 방법으로 패터닝하여 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 상기 제 1 불순물영역과 접촉하는 플러그를 자기 정렬 방법으로 형성하고 상기 잔류하는 희생층을 제거하여 상기 플러그의 상부 및 상기 식각정지층을 노출시키는 공정과, 상기 제 2 게이트의 측면 및 제 1 게이트의 측면에 상기 식각정지층을 개재시켜 제 1 및 제 2 측벽을 형성하면서 상기 플러그 상부의 노출된 측면에 제 3 측벽을 형성하는 공정과, 상기 캡층 및 제 1 측벽을 마스크로 사용하여 상기 주변회로영역의 제 2 불순물영역과 중첩되에 상기 구동회로소자의 소오스 및 드레인영역으로 사용되는 제 3 불순물영역을 형성하는 공정을 구비한다.
상기 목적들을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체장치의 제조방법은 메모리소자가 형성될 셀영역과 구동회로소자가 형성될 주변회로영역을 갖는 제 1 도전형의 반도체기판 상에 소자의 활성영역과 필드영역을 한정하는 필드산화막을 형성하는 공정과, 상기 반도체기판 상의 셀영역 및 주변회로영역에 게이트절연막을 개재시켜 상부에 캡층을 갖는 제 1 및 제 2 게이트를 각각 형성하는 공정과, 상기 캡층을 마스크로 사용하여 제 2 도전형의 불순물을 이온 주입하여 상기 셀영역에 상기 메모리소자의 소오스 및 드레인영역으로 사용되는 제 1 불순물영역과 주변회로영역에 상기 구동회로소자의 LDD(Lightly Doped Drain) 영역으로 사용된는 제 2 불순물영역을 형성하는 공정과, 상기 반도체기판 상에 상기 필드산화막 및 제 1 및 제 2 게이트의 측면을 덮는 식각정지층을 형성하고 상기 식각정지층 상에 상기 제 1 및 제 2 게이트 사이를 채우면서 표면이 평탄해지도록 희생층을 형성하는 공정과, 상기 희생층 및 식각정지층을 상기 제 1 불순물영역이 노출되게 자기 정렬 방법으로 패터닝하여 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 상기 제 1 불순물영역과 접촉하는 플러그를 자기 정렬 방법으로 형성하고 상기 잔류하는 희생층을 제거하여 상기 플러그의 상부 및 상기 식각정지층을 노출시키는 공정과, 상기 제 2 게이트의 측면 및 제 1 게이트의 측면에 상기 식각정지층을 개재시켜 제 1 및 제 2 측벽을 형성하면서 상기 플러그 상부의 노출된 측면에 제 3 측벽을 형성하는 공정과, 상술한 구조의 전 표면에 버퍼층을 형성하고 상기 캡층 및 제 1 측벽을 마스크로 사용하여 상기 주변회로영역의 제 2 불순물영역과 중첩되는 제 3 불순물영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, 셀영역(C2)과 주변회로영역(P2)을 포함하는 P형의 반도체기판(41) 상에 STI 방법에 의해 소자의 활성영역과 필드영역을 한정하는 필드산화막(45)을 형성한다. 상기에서 필드산화막(45)은 반도체기판(41) 상의 소정 부분을 노출시키는 패드산화막(도시되지 않음) 및 마스크층(도시되지 않음)을 형성하고, 반도체기판(41)의 노출된 부분을 RIE 등의 이방성 식각방법으로 소정 각을 갖는 트렌치(43)를 형성한다. 마스크층 상에 산화실리콘을 트렌치(43)를 채우도록 CVD 방법으로 증착한 후 이 트렌치(43)에만 잔류하도록 에치백하여 필드산화막을 형성하고 마스크층 및 패드산화막을 제거한다.
도 2b를 참조하면, 반도체기판(41)의 노출된 부분 상에 게이트절연막(47)을 개재시켜 제 1 및 제 2 게이트(49)(51)와 캡층(53)을 형성한다.
상기에서 게이트절연막(47)을 반도체기판(41)의 노출된 부분을 열산화하여 형성하고, 이 게이트절연막(47) 상에 다결정실리콘과 질화실리콘을 CVD 방법으로 증착한 후 RIE 등의 이방성 식각을 포함하는 포토리쏘그래피 방법으로 패터닝하여 제 1 및 제 2 게이트(49)(51)와 캡층(53)을 형성한다. 상기에서 제 1 및 제 2 게이트(49)(51)은 각각 셀영역(C2)과 주변회로영역(P2)에 형성되어 메모리소자 및구동회로소자를 형성하는 것으로 다결정실리콘과 실리사이드의 2중 구조로 형성할 수도 있다. 또한, 캡층(53)은 제 1 및 제 2 게이트(49)(51) 상에 형성되는 것으로 질화실리콘으로 형성할 수도 있다.
캡층(53)을 마스크로 사용하여 반도체기판(41)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형의 불순물을 10∼50KeV 정도의 에너지와 1×1013∼1×1014이온/㎠ 정도의 낮은 도우즈로 이온 주입하여 셀영역(C2) 및 주변회로영역(P2)에 제 1 및 제 2 불순물영역(55)(57)을 형성한다. 상기에서 셀영역(C2)에 형성된 제 1 불순물영역(55)은 제 1 게이트(49)와 함께 메모리소자를 이루는 소오스 및 드레인영역으로 사용되고, 주변회로영역(P2)에 형성된 제 2 불순물영역(57)은 제 2 게이트(51)를 포함하는 구동회로소자의 LDD 영역으로 사용된다.
도 2c를 참조하면, 반도체기판(41)과 제 1 및 제 2 게이트(49)(51)의 측면을 덮도록 상술한 구조의 전 표면에 질화실리콘을 CVD 방법으로 200∼800Å 정도의 두께로 증착하여 식각정지층(59)을 형성한다. 그리고, 식각정지층(59) 상에 희생층(61)을 형성한다. 상기에서 희생층(61)을 BPSG, PSG(Phospho Silicate Glass) 또는 BSG(Boro Silicate Glass) 등의 흐름성이 양호한 절연물질로 형성하여 제 1 및 제 2 게이트(49)(51) 사이를 채울 뿐만 아니라 표면이 평탄해지도록 형성한다. 상기에서 희생층(61)이 한층으로 형성되므로 셀영역(C2)의 높이가 감소된다. 그리고, 희생층(61) 상에 산화실리콘을 증착하여 보호막(63)을 형성한다.
셀영역(C2)의 제 1 불순물영역(55)과 대응하는 부분의 보호막(63), 희생층(61)과 식각정지층(59)을 RIE 등의 이방성 식각방법을 포함하는 포토리쏘그래피 방법으로 패터닝하여 제 1 불순물영역(55)을 노출시키는 접촉홀(65)을 형성한다. 이 때, 제 1 및 제 2 게이트(49)(51)의 측면에 형성된 식각정지층(59)은 제거되지 않고 측벽으로 사용된다. 또한, 희생층(61)은 식각정지층(59)과 식각 선택비가 다르므로 접촉홀(65)을 자기 정렬되게 형성할 수 있다. 그리고, 식각정지층(59)은 희생층(61)과 식각 선택비가 다르므로 필드산화막(43)이 식각되는 것을 방지한다. 상기에서 접촉홀(65)은 셀영역(C2)의 높이가 낮으므로 형성이 용이할 뿐만 아니라 종횡비가 감소된다.
도 2d를 참조하면, 희생층(61) 상에 다결정실리콘을 접촉홀(65)을 채워 제 1 불순물영역(55)과 접촉되도록 CVD 방법으로 증착한다. 상기에서 접촉홀(65)은 종횡비가 작으므로 다결정실리콘을 채우기가 용이하다. 그리고, 다결정실리콘을 보호막(63)이 노출되어 접촉홀(65) 내에만 잔류되게 RIE 방법 또는 CMP 방법으로 에치백하여 플러그(67)를 자기 정렬되게 형성한다. 상기에서 플러그(67)를 다결정실리콘으로 형성하였으나 텅스텐(W), 티타늄(Ti), 코발트(Co), 백금(Pt) 또는 탄탈늄(Ta) 등의 금속으로도 형성할 수 있다.
셀영역(C2) 및 주변회로영역(P2) 상에 잔류하는 보호막(63) 및 희생층(61)을 식각정지층(59)이 노출되도록 습식 방법을 사용하여 선택적으로 제거한다. 이 때, 보호막(63) 및 희생층(61)을 건식 방법과 습식 방법을 혼합하여 제거할 수도 있는 데, 이에 의해, 플러그(67)의 식각정지층(59) 상에 형성된 측면이 노출된다.
도 2e를 참조하면, 상술한 구조의 전 표면에 산화실리콘을 CVD 방법으로 증착한 후 RIE 등의 이방성 식각방법으로 에치백하여 식각정지층(59)을 개재시켜 제 2 게이트(51) 측면에 제 1 측벽(69)을 형성한다. 이 때, 주변회로영역(P2)의 식각정지층(59)의 노출된 부분도 식각되어 반도체기판(41) 및 캡층(53)이 노출되도록 한다. 상기에서 제 2 게이트(51) 측면에 제 1 측벽(69)을 형성될 때 셀영역(C2)의 제 1 게이트(49)의 측면에 식각정지층(59)을 개재시켜 제 2 측벽(70)이, 플러그(67)의 노출된 측면에 제 3 측벽(71)이 형성된다. 상기에서 제 1, 제 2 및 제 3 측벽(69)(70)(71)을 형성할 때 식각정지층(59)은 반도체기판(41)과 필드산화막(45)이 손상되는 것을 방지한다.
상술한 구조의 전 표면에 산화실리콘을 CVD 방법으로 300∼1000Å 정도의 두께로 증착하여 버퍼층(73)을 형성한다. 그리고, 캡층(53) 및 제 1 측벽(69)을 마스크로 사용하여 인(P) 또는 아세닉(As) 등의 N형의 불순물을 20∼100KeV 정도의 에너지와 1×1015∼1×1016이온/㎠ 정도의 높은 도우즈로 이온 주입하여 주변회로영역(P2)의 제 2 불순물영역(57)과 중첩되는 제 3 불순물영역(75)을 형성한다. 이 때, 버퍼층(73)은 주입되는 불순물 이온에 의해 제 3 불순물영역(75)을 형성하는 반도체기판(41)의 표면이 손상되지 않도록하여 누설전류의 흐름을 방지한다.
이 후에 버퍼층(73) 상에 BPSG 등과 CVD 방법에 의한 산화실리콘을 순차적으로 증착하고 평탄화층(도시되지 않음) 및 층간절연층(도시되지 않음)을 형성한 후 플러그가 노출되도록 평탄화층 및 층간절연층을 패터닝하여 커패시터의 스토리지전극 또는 비트라인을 형성하기 위한 접촉홀을 형성한다. 이 때, 버퍼층(73)은 평탄화층을 형성하는 BPSG 등에 함유된 붕소(B) 또는 인(P)의 불순물이 소자 내로 도핑되어 소자의 신뢰성이 저하되는 것을 방지한다. 상기에서 평탄화층을 플러그를 형성한 후에 형성하고 별도의 패터닝이 필요없으므로 층간절연층을 평탄화하기 위한 별도의 공정이 필요하지 않게 된다.
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 제 1 및 제 2 게이트를 패터닝에 의해 형성하고 식각정지층을 형성한 후 이 식각정지층 상에 제 1 및 제 2 게이트 사이를 채울 뿐만 아니라 표면이 평탄해지도록 희생층을 형성한 후 보호막을 형성하고 제 1 불순물영역이 노출되도록 보호막, 희생층과 식각정지층을 패터닝하여 접촉홀을 형성한다. 또한, 접촉홀 내에 제 1 불순물영역과 접촉되게 플러그를 형성하고 희생층을 제거한 후 셀영역을 덮지 않은 상태에서 제 2 게이트 측면에 식각정지층을 개재시켜 제 1 측벽을 형성하고 구동회로소자의 소오스 및 드레인영역으로 사용되는 제 3 불순물영역을 주변회로영역의 제 2 불순물영역과 중첩되게 형성한다. 그리고, 플러그를 형성한 후 평탄화층을 형성하고 이 평탄화층 상에 층간절연층을 형성한다.
따라서, 본 발명은 희생층을 단층으로 형성하므로 셀영역 높이를 감소시킬 수 있어 접촉홀의 종횡비가 감소되어 형성이 용이할 뿐만 아니라 플러그를 자기 정렬되게 형성하므로 공정이 용이하게 된다. 또한, 셀영역에 플러그를 형성한 후 이 셀영역을 덮지 않은 상태에서 주변회로영역 상의 제 2 게이트 측면에 측벽을 형성할 수 있어 공정을 감소시킬 수 있다. 그리고, 플러그를 형성한 후 평탄화층 및 층간절연층을 연속적으로 형성하므로 평탄화 공정이 용이한 잇점이 있다.
Claims (7)
- 셀영역과 주변회로영역을 갖는 제 1 도전형의 반도체기판 상에 소자의 활성영역과 필드영역을 한정하는 필드산화막을 형성하는 공정과,상기 반도체기판 상의 셀영역 및 주변회로영역에 게이트절연막을 개재시켜 상부에 캡층을 갖는 제 1 및 제 2 게이트를 각각 형성하는 공정과,상기 캡층을 마스크로 사용하여 제 2 도전형의 불순물을 이온 주입하여 상기 셀영역 및 주변회로영역의 각각에 제 1 및 제 2 불순물영역을 형성하는 공정과,상기 반도체기판 상에 상기 필드산화막 및 제 1 및 제 2 게이트의 측면을 덮는 식각정지층을 형성하고 상기 식각정지층 상에 희생층을 형성하고 상기 제 1 불순물영역을 노출시키는 접촉홀을 형성하는 공정과,상기 접촉홀 내에 상기 제 1 불순물영역과 접촉하는 플러그를 자기 정렬 방법으로 형성하고 상기 잔류하는 희생층을 제거하여 상기 플러그의 상부 및 상기 식각정지층을 노출시키는 공정과,상기 제 2 게이트의 측면 및 제 1 게이트의 측면에 상기 식각정지층을 개재시켜 제 1 및 제 2 측벽을 형성하면서 상기 플러그 상부의 노출된 측면에 제 3 측벽을 형성하는 공정과,상기 캡층 및 제 1 측벽을 마스크로 사용하여 상기 주변회로영역의 제 2 불순물영역과 중첩되는 제 3 불순물영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 희생층을 BPSG(Boro Phospho Silicate Glass), BSG(Boro Silicate Glass) 또는 PSG(Phospho Silicate Glass)로 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 접촉홀을 자기 정렬 방법으로 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 제 1, 제 2 및 제 3 측벽을 형성할 때 상기 식각정지층도 제거하여 상기 제 2 불순물영역을 노출시키는 반도체장치의 제조방법.
- 청구항 4에 있어서 상기 노출된 제 2 불순물영역 상에 버퍼층을 형성하는 공정을 더 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 제 3 불순물영역을 형성하고 상기 버퍼층 상에 평탄화층 및 층간절연층을 형성하는 공정을 더 구비하는 반도체장치의 제조방법.
- 메모리소자가 형성될 셀영역과 구동회로소자가 형성될 주변회로영역을 갖는 제 1 도전형의 반도체기판 상에 소자의 활성영역과 필드영역을 한정하는 필드산화막을 형성하는 공정과,상기 반도체기판 상의 셀영역 및 주변회로영역에 게이트절연막을 개재시켜 상부에 캡층을 갖는 제 1 및 제 2 게이트를 각각 형성하는 공정과,상기 캡층을 마스크로 사용하여 제 2 도전형의 불순물을 이온 주입하여 상기 셀영역에 상기 메모리소자의 소오스 및 드레인영역으로 사용되는 제 1 불순물영역과 주변회로영역에 상기 구동회로소자의 LDD(Lightly Doped Drain) 영역으로 사용된는 제 2 불순물영역을 형성하는 공정과,상기 반도체기판 상에 상기 필드산화막 및 제 1 및 제 2 게이트의 측면을 덮는 식각정지층을 형성하고 상기 식각정지층 상에 상기 제 1 및 제 2 게이트 사이를 채우면서 표면이 평탄해지도록 희생층을 형성하는 공정과,상기 희생층 및 식각정지층을 상기 제 1 불순물영역이 노출되게 자기 정렬 방법으로 패터닝하여 접촉홀을 형성하는 공정과,상기 접촉홀 내에 상기 제 1 불순물영역과 접촉하는 플러그를 자기 정렬 방법으로 형성하고 상기 잔류하는 희생층을 제거하여 상기 플러그의 상부 및 상기 식각정지층을 노출시키는 공정과,상기 제 2 게이트의 측면 및 제 1 게이트의 측면에 상기 식각정지층을 개재시켜 제 1 및 제 2 측벽을 형성하면서 상기 플러그 상부의 노출된 측면에 제 3 측벽을 형성하는 공정과,상기 캡층 및 제 1 측벽을 마스크로 사용하여 상기 주변회로영역의 제 2 불순물영역과 중첩되에 상기 구동회로소자의 소오스 및 드레인영역으로 사용되는 제 3 불순물영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
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