KR100388222B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로 제 1 도전형의 반도체기판 상에 게이트산화막을 개재시켜 게이트와 제 1 캡층을 형성하는 공정과, 상기 게이트 및 제 1 캡층의 측면에 측벽을 형성하는 공정과, 상기 제 1 캡층 상에 제 2 캡층을 형성하는 공정과, 상기 게이트 및 제 1 캡층 사이 뿐만 아니라 상기 측벽이 노출되지 않도록 표면이 상기 제 2 캡층 사이에 위치하는 플러그를 형성하는 공정을 구비한다.
따라서, 플러그 표면적의 증가에 의해 이후에 형성될 다른 플러그 및 비트라인와의 접촉 면적이 증가되어 접촉 저항이 감소되므로 전기적 신호가 지연되는 것을 방지할 수 있다.

Description

반도체장치의 제조방법{Method for fabricating semiconductor device}
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 셀영역 내의 메모리 소자를 이루는 불순물영역에 플러그를 자기 정렬 접촉되게 형성하는 반도체장치의 제조방법에 관한 것이다.
반도체장치의 집적도가 증가되면서 단위 트랜지스터의 크기가 감소되므로 소오스 및 드레인영역을 이루는 불순물영역의 크기가 감소된다. 그러므로, 불순물영역과 커패시터의 스토리지 전극 및 비트라인을 접촉하기 위한 접촉홀의 크기도 감소되어 종횡비가 증가된다. 이에, 접촉홀의 형성과, 이 접촉홀 내에 커패시터의 스토리지 전극 및 비트라인의 형성하기 어렵다. 특히, 이러한 종횡비의 증가에 의한 문제점은 소자의 크기가 큰 주변회로영역에 형성되는 구동회로소자 보다 소자의 크기가 작은 셀영역 내에 형성되는 메모리소자에서 더 심각하다.
따라서, 셀영역 내에 형성되는 메모리소자의 커패시터의 스토리지 전극 및 비트라인을 형성하기 위해 2개 이상의 접촉홀을 형성하는, 즉, 불순물영역을 노출시키는 하부의 접촉홀에 플러그를 형성하고 상부의 접촉홀에 이 플러그와 연결되게 커패시터의 스토리지 전극 또는 비트라인을 형성하는 기술이 개발되었다. 상기에서 하부 및 상부의 접촉홀을 포함하는 2개 이상의 접촉홀은 통상 1번의 공정에 의해 형성되는 접촉홀 보다 깊이가 감소된다. 그러므로, 접촉홀의 종횡비가 감소되어 형성이 용이할 뿐만 아니라 커패시터의 스토리지 전극 및 비트라인의 형성이 용이해진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 1a를 참조하면, P형의 반도체기판(11) 상에 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역과 필드영역을 한정하는 필드산화막(13)을 형성한다. 상기에서 필드산화막(13)은 LOCOS(Local Oxidation of Silicon) 방법에 의해 형성될 수도 있다.
반도체기판(11)의 활성영역 상에 게이트산화막(15)을 개재시켜 게이트(17)와 캡층(19)을 형성한다. 상기에서 게이트산화막(15)을 반도체기판(11)의 활성영역을 열산화하여 형성한다. 그리고, 게이트산화막(15) 상에 다결정실리콘과 질화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후 RIE(Reactive Ion Etch) 등의 이방성 식각을 포함하는 포토리쏘그래피 방법으로 패터닝하여 게이트(17)와 캡층(19)을 형성한다. 상기에서 게이트(17)를 다결정실리콘과 금속의 2중 구조로 형성할 수도 있으며, 캡층(19)을 산화실리콘으로 형성할 수도 있다.
도 1b를 참조하면, 반도체기판(11) 상에 게이트(17)를 덮도록 CVD 방법으로 질화실리콘을 증착한다. 그리고, 질화실리콘을 반도체기판(11)이 노출되도록 에치백하여 게이트(17) 및 캡층(19)의 측면에 측벽(21)을 형성한다.
그리고, 반도체기판(11)의 노출된 부분에 N형의 불순물을 이온 주입하여 트랜지스터의 소오스 및 드레인영역이 되는 불순물영역(23)을 형성한다.
도 1c를 참조하면, 상술한 구조 상에 불순물이 도핑된 다결정실리콘을 불순물영역(27)과 접촉되도록 CVD 방법으로 증착한다. 그리고, 다결정실리콘을 캡층(19)이 노출되도록 RIE 방법으로 에치백하거나 또는 CMP(Chemical Mechanical Polishing) 방법으로 연마하여 게이트(17) 및 캡층(19) 사이에만 잔류하도록 한다. 이 때, 잔류하는 다결정실리콘은 플러그(25)가 된다.
상술한 바와 같이 형성된 플러그는 이 후 공정에서 비트라인과 접촉되거나, 또는, 이후에 형성될 다른 플러그를 통해 커패시터의 스토리지전극과 접촉되어 전기적으로 연결된다.
그러나, 상술한 반도체장치의 제조방법은 플러그를 형성할 때 다결정실리콘이 과도하게 식각 또는 연마되면 측벽에 의해 플러그의 표면적이 감소되어 이후에 형성될 다른 플러그 및 비트라인과의 접촉 저항이 증가되므로 전기적 신호가 지연되는 문제점이 있었다.
따라서, 본 발명의 목적은 플러그의 표면적을 증가시켜 이후에 형성될 다른 플러그 및 비트라인와의 접촉 저항을 감소시키는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 게이트산화막을 개재시켜 게이트와 제 1 캡층을 형성하는 공정과, 상기 게이트 및 제 1 캡층의 측면에 측벽을 형성하는 공정과, 상기 제 1 캡층 상에 제 2 캡층을 형성하는 공정과, 상기 게이트 및 제 1 캡층 사이 뿐만 아니라 상기 측벽이 노출되지 않도록 표면이 상기 제 2 캡층 사이에 위치하는 플러그를 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, P형의 반도체기판(31) 상에 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역과 필드영역을 한정하는 필드산화막(33)을 형성한다. 상기에서 필드산화막(33)은 반도체기판(31) 상의 소정 부분을 노출시키는 패드산화막(도시되지 않음) 및 마스크층(도시되지 않음)을 형성하고, 반도체기판(31)의 노출된 부분을 RIE 등의 이방성 식각방법으로 소정 각을 갖는 트렌치(32)를 형성한 후 이 트렌치(32) 내에 산화실리콘을 채우고 마스크층 및 패드산화막을 제거하므로써 형성된다. 상기에서 필드산화막(33)을 STI 방법으로 형성하였으나 LOCOS(Local Oxidation of Silicon) 방법으로 형성할 수도 있다.
반도체기판(31)의 활성영역 상에 게이트산화막(35)을 개재시켜 게이트(37)와 제 1 캡층(39)을 형성한다. 상기에서 게이트산화막(35)을 반도체기판(31)의 활성영역을 열산화하여 형성한다. 그리고, 게이트산화막(35) 상에 다결정실리콘과 질화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후 RIE(Reactive Ion Etch) 등의 이방성 식각을 포함하는 포토리쏘그래피 방법으로 패터닝하여 게이트(37)와 제 1 캡층(39)을 형성한다. 상기에서 게이트(37)를 다결정실리콘과 금속의 2중 구조로 형성할 수도 있으며, 제 1 캡층(39)을 산화실리콘으로 형성할 수도 있다.
도 2b를 참조하면, 반도체기판(31) 상에 질화실리콘 또는 산화실리콘 등의 제 1 캡층(39)과 동일한 절연물질을 게이트(37)을 덮도록 CVD 방법으로 증착한 후 반도체기판(31)이 노출되도록 에치백하여 게이트(37) 및 제 1 캡층(39)의 측면에 측벽(41)을 형성한다.
그리고, 반도체기판(31)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형의 불순물을 이온 주입하여 트랜지스터의 소오스 및 드레인영역이 되는 불순물영역(43)을 형성한다.
도 2c를 참조하면, 상기 제 1 캡층(39) 및 측벽(41)과 식각 선택비가 다른 산화실리콘 또는 질화실리콘으로 이루어진 제 2 캡층(45)을 상기 제 1 캡층(39) 상에 형성한다.
상기에서 제 2 캡층(45)을 형성하는 방법은 상술한 구조 상에 제 1 캡층(39) 및 측벽(41)을 덮도록 산화실리콘 또는 질화실리콘 등의 절연 물질을 CVD 방법으로 두껍게 증착한다. 그리고, 절연 물질을 CMP하여 표면을 평탄화시킨 후 게이트(37)와 제 1 캡층(39)을 형성할 때 사용된 동일한 마스크를 사용하는 포토리쏘그래피 방법으로 불순물영역(43)이 노출되도록 패터닝하여 제 1 캡층(39) 상에 제 2 캡층(45)을형성한다.
도 2d를 참조하면, 상술한 구조 상에 불순물영역(43)과 접촉되고 제 2 캡층(45)을 덮도록 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착한다. 그리고, 다결정실리콘을 제 2 캡층(45)이 노출되도록 RIE 방법으로 에치백하거나 또는 CMP 방법으로 연마하여 플러그(47)를 형성한다. 상기에서 플러그(47)는 게이트(37) 및 제 1 캡층(39) 사이 뿐만 아니라 제 2 캡층(45) 사이에도 형성된다. 그러므로, 다결정실리콘이 과도하게 식각 또는 연마되더라도 플러그(47)는 표면이 제 2 캡층(45) 사이에 위치되어 측벽(41)이 노출되지 않으므로 표면적이 증가된다.
상술한 플러그(47)는, 도시되지는 않았지만, 이 후 공정에서, 비트라인과 접촉되거나, 또는, 이후에 형성될 다른 플러그를 통해 커패시터의 스토리지전극과 접촉되어 전기적으로 연결된다. 이 때, 플러그(47)의 표면적이 증가되어 있으므로 이후에 형성될 다른 플러그 및 비트라인과 접촉 면적이 증가된다.
따라서, 본 발명은 플러그 표면적의 증가에 의해 이후에 형성될 다른 플러그 및 비트라인와의 접촉 면적이 증가되어 접촉 저항이 감소되므로 전기적 신호가 지연되는 것을 방지할 수 있는 잇점이 있다.

Claims (4)

  1. 제 1 도전형의 반도체기판 상에 게이트산화막을 개재시켜 게이트와 제 1 캡층을 형성하는 공정과,
    상기 게이트 및 제 1 캡층의 측면에 측벽을 형성하는 공정과,
    상기 제 1 캡층 상에 제 2 캡층을 형성하는 공정과,
    상기 측벽과 상기 제 2 캡층의 측면이 노출되지 않도록, 상기 제 2 캡층 사이에 상부표면이 위치하는 플러그를 형성하는 공정을 포함하여 구성되는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제 2 캡층은, 상기 반도체기판 상에 상기 제 1 캡층을 덮도록 절연 물질을 증착하고 평탄화한 후 상기 게이트 및 제 1 캡층을 형성할 때 사용된 동일한 마스크를 사용하는 포토리쏘그래피 방법으로 패터닝하여 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 3 항에 있어서, 상기 절연물질은 RIE(Reactive Ion Etch) 방법으로 에치백하거나 또는 CMP(Chemical Mechanical Polishing) 방법으로 연마하여 평탄화되는 것을 특징으로 하는 반도체장치의 제조방법.
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