CN115295615A - 一种半导体结构及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 75
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 230000004888 barrier function Effects 0.000 claims abstract description 77
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 67
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 64
- 239000010410 layer Substances 0.000 claims description 330
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 39
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 39
- 238000006243 chemical reaction Methods 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 23
- 238000000137 annealing Methods 0.000 claims description 21
- 239000011229 interlayer Substances 0.000 claims description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 16
- 239000011241 protective layer Substances 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 238000010586 diagram Methods 0.000 description 13
- 238000002955 isolation Methods 0.000 description 13
- 125000006850 spacer group Chemical group 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 6
- 229910001260 Pt alloy Inorganic materials 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 description 5
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910000480 nickel oxide Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ABTOQLMXBSRXSM-UHFFFAOYSA-N silicon tetrafluoride Chemical compound F[Si](F)(F)F ABTOQLMXBSRXSM-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000013077 target material Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- WMIYKQLTONQJES-UHFFFAOYSA-N hexafluoroethane Chemical compound FC(F)(F)C(F)(F)F WMIYKQLTONQJES-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
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Abstract
本发明公开了一种半导体结构及其制作方法，属于半导体制造技术领域。所述半导体结构至少包括：衬底；至少两个栅极，设置在所述衬底上；侧墙，设置在所述衬底上，所述侧墙位于所述栅极两侧；掺杂区，设置在所述栅极两侧的所述衬底中；阻挡层，包覆所述侧墙，且所述阻挡层具有预设厚度；硅化物连接层，设置在所述掺杂区和所述栅极表面需要形成连接结构的区域，且所述硅化物连接层位于所述阻挡层之间；以及连接结构，设置在所述硅化物连接层上。通过本发明提供的一种半导体结构的制作方法，可提高半导体结构的质量。
Description
技术领域
本发明属于半导体制造技术领域，特别涉及一种半导体结构及其制作方法。
背景技术
在制备半导体结构时，硅化物连接层设置在掺杂区或栅极上，可用作金属栅、肖特基接触或欧姆接触等。在形成硅化物连接层时，可在衬底上沉积金属化合物，并进行退火，使得金属化合物中的金属与衬底反应，形成金属硅化物连接层。但在退火扩散时，金属易扩散至栅极底部，导致半导体结构电性失效。在形成与掺杂区和栅极同时连接的连接结构时，易蚀刻到栅极侧墙，进而暴露在栅极侧墙下的轻掺杂区，在后续制程中易受到损伤而导致器件漏电，进而使得半导体结构失效，影响半导体器件的质量。
发明内容
本发明的目的在于提供一种半导体结构的制作方法，通过本发明提供的半导体结构的制作方法，可形成高质量的半导体结构。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构，其至少包括：
衬底；
至少两个栅极，设置在所述衬底上；
侧墙，设置在所述衬底上，所述侧墙位于所述栅极两侧；
掺杂区，设置在所述栅极两侧的所述衬底中；
阻挡层，包覆所述侧墙，且所述阻挡层具有预设厚度；
硅化物连接层，设置在所述掺杂区和所述栅极表面需要形成连接结构的区域，且所述硅化物连接层位于所述阻挡层之间；以及
连接结构，设置在所述硅化物连接层上。
在本发明一些实施例中，所述阻挡层的厚度为200Å~300Å。
在本发明一些实施例中，所述阻挡层的材料为氮化硅。
在本发明一些实施例中，所述连接结构包括共享连接结构，所述共享连接结构连接于所述掺杂区和所述栅极内的所述硅化物连接层。
在本发明一些实施例中，所述连接结构包括独立连接结构，所述独立连接结构连接于所述掺杂区或所述栅极内的所述硅化物连接层。
本发明还提供一种半导体结构的制作方法，包括以下步骤：
提供一衬底
在所述衬底上形成至少两个栅极；
在所述栅极两侧形成侧墙，且所述侧墙位于所述衬底上；
在所述栅极两侧的所述衬底中形成掺杂区；
在所述侧墙上形成阻挡层，所述阻挡层包覆所述侧墙，且所述阻挡层具有预设厚度；
在设置在所述掺杂区和所述栅极表面需要形成连接结构的区域形成硅化物连接层，且所述硅化物连接层位于所述阻挡层之间；以及
在所述硅化物连接层连接上设置连接结构。
在本发明一些实施例中，形成所述阻挡层的步骤包括：
在所述衬底、所述栅极和所述侧墙上形成一层氮化硅层；
在所述氮化硅层上形成图案化光阻层，所述图案化光阻层暴露所述硅化物连接层所在位置的所述氮化硅层；以及
以所述图案光阻层为掩模，蚀刻所述氮化硅层，形成所述阻挡层。
在本发明一些实施例中，形成所述硅化物连接层的方法包括以下步骤：
在所述阻挡层、所述阻挡层暴露的所述掺杂区和所述阻挡层暴露的所述栅极上形成反应层；以及
在所述反应层上形成保护层。
在本发明一些实施例中，在形成所述反应层和所述保护层后，形成所述硅化物连接层的方法还包括以下步骤：
对所述半导体结构进行低温退火，在所述掺杂区和所述栅极中形成中间层。
在本发明一些实施例中，在形成所述中间层后，形成所述硅化物连接层的方法还包括以下步骤：
移除所述反应层和所述保护层；以及
对所述半导体结构进行高温退火，在所述掺杂区和所述栅极中生成所述硅化物连接层。
在本发明一些实施例中，所述半导体结构的制作方法还包括：在所述阻挡层和所述硅化物连接层上形成一层接触孔蚀刻停止层，且形成所述接触孔蚀刻停止层包括以下步骤：
沉积第一厚度的氮化硅层；以及
经过预设时间后，再沉积第二厚度的氮化硅层；
其中，第一厚度为所述接触孔蚀刻停止层总厚度的三分之二，第二厚度为所述接触孔蚀刻停止层总厚度的三分之一。
在本发明一些实施例中，形成所述连接结构包括以下步骤：
在所述接触孔蚀刻停止层上形成层间介质层；
在所述层间介质层中形成第一类型开孔和第二类型开孔；以及
在所述第一类型开孔和所述第二类型开孔中沉积导电材料，即形成所述连接结构；
其中，第一类型开孔与单个所述硅化物连接层接触，第二类型开孔与至少两个所述硅化物连接层，以及所述硅化物连接层之间的所述阻挡层接触。
综上所述，本发明提供的一种半导体结构及其制作方法，在每个半导体器件中，在栅极两侧形成侧墙，在栅极之间的衬底中形成掺杂区。并在侧墙上形成预设厚度的图案化阻挡层。较厚的阻挡层可避免在后续形成硅化物连接层的时候，反应层中的物质不会扩散至栅极下方，导致半导体器件漏电。且较厚的阻挡层可避免在形成连接结构时，侧墙或栅极被蚀刻，从而保证共享连接结构不会出现漏电等电性失效的问题。
且由于阻挡层仅在需要形成硅化物连接层的区域蚀刻开，所以所有的沟槽隔离结构区域均会被阻挡层覆盖住，在后续工艺湿法清洗以及有源区及栅极表面氧化硅去除等操作时，不会继续损失沟槽隔离结构，确保沟槽隔离结构的隔离效果不受影响，不会加重沟槽隔离结构的缺陷而引起器件的电性失效等所有与沟槽隔离结构物理结构相关联的问题。通过本发明提供的一种半导体结构及其制作方法，可提高半导体结构的质量。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体结构的栅极、掺杂区和侧墙结构示意图。
图2为一实施例中形成阻挡层过程中氮化硅层的结构示意图。
图3为一实施例中形成阻挡层过程中图案化光阻层的结构示意图。
图4为一实施例中需要形成硅化物连接层的开口区域示意图。
图5为一实施例中阻挡层的结构示意图。
图6为一实施例中反应层和保护层的结构示意图。
图7为一实施例中形成硅化物连接层过程中的中间层结构示意图。
图8为一实施例中硅化物连接层结构示意图。
图9为一实施例中接触孔蚀刻停止层结构示意图。
图10为一实施例中蚀刻前的层间介质层的结构示意图。
图11为一实施例中蚀刻前的层间介质层的结构示意图。
图12为一实施例中连接结构的结构示意图。
标号说明：
101、衬底；1011、沟槽隔离结构；102、栅极氧化层；103、栅极；104、轻掺杂区；105、侧墙；1051、第一氧化硅层；1052、第一氮化硅层；1053、第二氧化硅层；1054、第二氮化硅层；106、重掺杂区；107、氮化硅层；1071、阻挡层；108、图案化光阻层；1081、开口；109、反应层；110、保护层；1110、中间层；111、硅化物连接层；112、接触孔蚀刻停止层；113、层间介质层；114、连接结构；1141、独立连接结构；1142、共享连接结构。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
随着半导体集成电路的发展，在同一个硅片上，需要同时形成多个独立或连接的半导体器件。所述半导体器件包括但不仅限于场效应管、金属-氧化物半导体场效应晶体管、互补金属氧化物半导体、绝缘栅双极型晶体管、高速恢复二极管高速高效整流二极管、定压二极管、高频二极管、发光二极管、栅极光闭晶闸管、光触发晶闸管、晶闸管、电荷耦合器、数字信号处理器件、光继电器或微处理器等半导体器件中的一种或几种。在形成半导体器件后，需要在半导体器件上形成多个连接结构，用于将半导体器件与金属互联结构连接。而在一些实施例中，为降低金属互联结构的连接复杂程度，当两个或多个连接结构相邻，且两个或多个连接结构需要相互连接时，可使用同一个连接结构连接多个半导体器件。
请参阅图1至图9所示，本发明提供一种半导体结构及其制造方法，可获取电性能优良的半导体结构，且所述半导体结构包括至少两个半导体器件。具体的，所述半导体结构包括衬底101，设置在衬底101上的栅极103，设置在栅极103两侧的侧墙105，以及设置在衬底101中的掺杂区。在栅极103两侧的侧墙105上设置有阻挡层1071，且阻挡层1071包覆侧墙105。在阻挡层1071之间的掺杂区表面，以及阻挡层1071之间的栅极103表面设置有硅化物连接层111。
请参阅图1所示，在本发明一些实施例中，衬底101的材料例如为未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本实施例中，衬底101的构成材料选用单晶硅。在本实施例中，可以在衬底101中植入离子，形成阱区或掺杂区。也可以在衬底101上进行蚀刻或沉积工艺，形成多个半导体器件。
请参阅图1和图4所示，在本发明一些实施例中，在衬底101上还设置有多个沟槽隔离结构1011。具体可采用SF6、CF4、CF4/H2、CHF3、CF4/O2和HBr所构成的群组中的一种或多种气体干法刻蚀衬底101，形成多个沟槽。在形成沟槽后，在沟槽内填充介质，形成多个沟槽隔离结构1011。其中，在沟槽内填充的介质的材料例如可以包括二氧化硅，氮化硅或氮氧化硅等。沟槽隔离结构1011可隔离不同类型的掺杂区，进而隔离不同类型的半导体器件。
请参阅图1所示，在本发明一些实施例中，在形成沟槽隔离结构1011后，可对衬底101进行离子注入，以形成阱区（图中未示出）。本发明对阱区的类型不作限制，具体可依据形成的半导体器件的类型在衬底101中注入不同类型的离子。当半导体器件为N型半导体器件时，则向衬底101中注入硼（B）或镓（Ga）等P型杂质，当半导体器件为P型半导体器件时，则向衬底101中注入磷（P）或砷（As）等N型杂质。
请参阅图1所示，在本发明一些实施例中，在衬底上形成阱区后，可在衬底101上形成栅极氧化层102。本发明不限制栅极氧化层102的形成方法，例如采用化学气相沉积或物理气相沉积等方法形成。在本实施例中，栅极氧化层102例如通过热氧化法生成，其中栅极氧化层102例如为氧化硅制成，可先在衬底101上沉积一层氧化硅材料，并依据需要形成的栅极氧化层102的位置进行蚀刻，形成图案化的栅极氧化层102。在本申请一些实施例中，可依据半导体器件的位置设置栅极氧化层102的位置，栅极氧化层102位于需要形成的栅极103底部以及栅极103周围。栅极氧化层102的厚度例如为3nm~10nm。在其他实施例中，栅极氧化层102的材料以及厚度也可以根据实际需要进行设定。通过设置栅极氧化层102，可确保栅极氧化层102的平整度以及降低缺陷率，改善半导体器件的击穿和漏电现象。
请参阅图1所示，在一些实施例中，在形成栅极氧化层102后，在栅极氧化层102上形成栅极103。可在栅极氧化层102和衬底101上沉积一层栅极材料层，并蚀刻栅极材料层，保留栅极氧化层102上的部分栅极材料层，形成栅极103。在蚀刻时，栅极氧化层102还可以作为蚀刻停止层。其中，栅极材料层为多晶硅层。在形成栅极103后，栅极103位于栅极氧化层102上，且覆盖部分栅极氧化层102。本发明并不限制栅极的具体数量，在本实施例中，例如以包括两个栅极103作为实施例说明。
请参阅图1所示，在一些实施例中，在形成栅极103后，在栅极103两侧形成侧墙105，并在栅极103两侧的衬底101中形成掺杂区。在一具体实施例中，掺杂区包括设置在侧墙105底部的衬底101中的轻掺杂区104，以及设置在相邻两个栅极103的侧墙105之间的衬底101中的重掺杂区106。其中，侧墙105可以为氧化硅和氮化硅组成的复合层侧墙105，具体可以为ON（氧化物-氮化物，Oxide-Nitride）、ONO（氧化物-氮化物-氧化物，Oxide-Nitride-Oxide）或ONON（氧化物-氮化物-氧化物-氮化物，Oxide-Nitride-Oxide-Nitride）侧墙。在一些实施例中，侧墙105为ONON结构，包括依次设置在栅极103外侧的第一氧化硅层1051、第一氮化硅层1052、第二氧化硅层1053和第二氮化硅层1054。在其他实施例中，侧墙105可以仅包括第一氧化硅层1051和第一氮化硅层1052，也可以仅包括第一氧化硅层1051、第一氮化硅层1052和第二氧化硅层1053。本发明对此不多做限制。重掺杂区106可以作为半导体器件的源掺杂区和漏掺杂区，在本申请一些实施例中，在相邻两个栅极103两侧设置有例如3个重掺杂区106，其中两个重掺杂区106分别位于相邻两个栅极103相互远离的两侧衬底101中，另一个重掺杂区106位于相邻两个栅极103之间的衬底101中，可作为两个半导体器件共同的源掺杂区或漏掺杂区；设置有例如4个轻掺杂区104，轻掺杂区104位于每个侧墙105底部的衬底101中，且与重掺杂区106接触。重掺杂区106和轻掺杂区104的掺杂类型与阱区相反，当半导体器件为N型半导体器件时，重掺杂区106和轻掺杂区104中注入的离子为磷（P）或砷（As）等N型杂质，当半导体器件为P型半导体器件时，重掺杂区106和轻掺杂区104中注入的离子为硼（B）或镓（Ga）等P型杂质。
请参阅图1所示，本发明并不限制重掺杂区106、轻掺杂区104和侧墙105的制程方式和形成过程。作为一种可选的方案，可先在衬底101中形成轻掺杂区104，轻掺杂区104延伸入栅极氧化层102底部，且与之后形成的侧墙105交迭。然后在栅极103两侧形成侧墙105，最后形成重掺杂区106，重掺杂区106两端与两个轻掺杂区104连接。
请参阅图2至图5所示，在形成侧墙105之后，在侧墙105上形成阻挡层1071，阻挡层1071包覆侧墙105，且阻挡层1071具有预设厚度。在本实施例中，阻挡层1071的预设厚度为例如200Å~300Å。较厚的阻挡层1071在后续形成硅化物连接层111时，可防止在高温退火时，金属离子延伸至侧墙105底部，进而导致半导体器件漏电失效。
具体的，以下描述阻挡层1071的制备过程。且在形成阻挡层1071之前，可对阻挡层1071之间暴露的衬底101表面和栅极103表面进行溅射处理或在原地干燥化学清洗的技术（Siconi）处理，以移除暴露的衬底101表面或栅极103表面的自然氧化层。请参阅图2至图5，以及图8所示，在一些实施例中，例如在包括侧墙105的整面硅片上形成预设厚度的氮化硅层107，即在衬底101、栅极103和侧墙105上形成氮化硅层107，并在氮化硅层107上形成一层图案化光阻层108。在图案化光阻层108上，设置有多个开口1081，开口1081暴露所有需要形成硅化物连接层111的部分。在本实施例中，开口1081暴露相邻两个栅极103之间的氮化硅层107，以及栅极103的上表面。在形成图案化光阻层108后，以图案化光阻层108为掩膜，蚀刻氮化硅层107，保留包覆侧墙105的图案化氮化硅层107，即为阻挡层1071。在一些实施例中，可采用干法蚀刻的方式蚀刻阻挡层1071。刻蚀气体例如为含氟气体、氧气和惰性气体的混合气体，且含氟气体例如包括四氟化碳（CF4）、四氟化硅（SiF4）、三氟化氮（NF3）、六氟乙烷（C2F6）或三氟甲烷（CHF3）等中的一种或多种。干法蚀刻形成的阻挡层1071不会出现侧向蚀刻，以及底部过蚀刻的问题，可获取高质量且品貌完好的阻挡层1071。在干法蚀刻后，可在干法蚀刻后进行清洗。在形成阻挡层1071后，可移除图案化光阻层108。在本申请中，形成的阻挡层107还包覆除需要形成硅化物连接层111的栅极103、沟槽隔离结构1011和衬底101，仅暴露需要形成硅化物连接层111的部分。
请参阅图3及图4所示，在本发明一些实施例中，图案化光阻层108的开口1081仅暴露所有需要形成硅化物连接层111的部分。在本实施例中，仅包括栅极103和重掺杂区106上的氮化硅层107，即为后续需要形成硅化物连接层111的部分，其它部分的均被图案化光阻层108覆盖。其中，沟槽隔离结构1011和栅极103上的氮化硅层107均被图案化光阻层108覆盖，显示为半透明结构。本发明中其他图示均为图4在A-A’方向上的结构示意图。
请参阅图5所示，在本发明一些实施例中，阻挡层1071的材料为氮化硅。在本发明另一些实施例中，阻挡层1071的材料还可以为氧化硅等。
请参阅图5至图8所示，在本发明一些实施例中，在形成阻挡层1071后，在阻挡层1071之间的重掺杂区106上表面，以及阻挡层1071之间的栅极103上表面形成硅化物连接层111。
请参阅图6至图8所示，在本发明一些实施例中，在形成硅化物连接层111时，可先在阻挡层1071、未被阻挡层1071遮挡的衬底101和栅极103上形成反应层109，即重掺杂区106和栅极103上形成反应层109。之后在反应层109上形成一层保护层110。反应层109覆盖未被阻挡层1071遮挡的衬底101和栅极103，同时反应层109还覆盖侧墙105上的阻挡层1071，保护层110覆盖在阻挡层1071上。其中，反应层109的厚度为例如80Å~120Å，具体为例如95Å、100Å或105Å等。保护层110的厚度为例如80Å~120Å，具体为例如95Å、100Å或105Å等。
请参阅图6至图8所示，在本发明一些实施例中，在形成反应层109和保护层110时，可在阻挡层1071、重掺杂区106和栅极103上沉积一层镍铂合金（NiPt）作为反应层109。具体可通过物理气相沉积（Physical Vapor Deposition，PVD）的方法形成反应层109和保护层110。先磁控溅射镍铂合金靶材，在衬底101和栅极103表面沉积镍铂合金薄膜，即形成反应层109。再通过磁控溅射TiN靶材，在反应层109表面沉积氮化钛薄膜，即形成保护层110。在形成反应层109和保护层110时，可通过旋转晶圆承载台，旋转半导体结构，以调整调整溅射的角度，进而形成厚度均匀的反应层109和保护层110。具体的，先以例如60°~80°的预设角度溅射镍铂合金薄膜，再将半导体结构旋转180°后，再以原方向溅射镍铂合金薄膜。在形成反应层109后，以例如60°~80°的预设角度溅射氮化钛薄膜，再将半导体结构旋转180°后，再以原方向溅射氮化钛薄膜。此时，可获得厚度均匀的反应层109和保护层110，且保护层110完全覆盖反应层109。
请参阅图7和图8所示，在形成反应层109和保护层110后，对形成的半导体结构进行退火，使得反应层109中的镍与衬底101中以及栅极103中的硅反应，生成金属硅化物，即形成硅化物连接层111。
请参阅图7所示，在本发明一些实施例中，先对半导体结构进行第一次退火。第一次退火为低温退火，且低温退火的温度为例如200℃~300℃，低温退火的时间为例如10s~20s。经过第一次退火，在衬底101的重掺杂区106中，以及栅极103中形成一层中间层1110，所述中间层1110为衬底101和栅极103与镍反应生成的Ni2Si。
请参阅图7至图8所示，在本发明一些实施例中，在经过第一次退火后，移除未反应的反应层109和保护层110。在一些实施例中，可使用APM清洗保护层110，使用SPM清洗反应层109。其中，APM为SC1清洗液，APM的配方为：、NH4OH：H2O2：H2O=1：1：5～1：2：7。SPM为SC3清洗液，SPM中包括H2SO4、H2O2和H2O， 且硫酸与水的体积比是1:3。在其他实施例中，还可以使用 HPM清洗保护层110和反应层109，HPM为SC2清洗液，HPM的配方为：HCI：H2O2：H2O=1:1:6～1:2:8。
请参阅图7和图8所示，在本发明一些实施例中，在移除未反应的反应层109和保护层110后，对半导体结构进行第二次退火。第二次退火为高温退火，且高温退火的温度为例如480℃~550℃，高温的时间为例如25s~55s。经过第二次退火，中间层1110与衬底101和栅极103的硅继续反应生成NiSi，即形成硅化物连接层111。经过两次退火，形成的硅化物连接层111可与连接结构114形成良好的导电接触。
请参阅图6至图8所示，在本发明中，反应层109填满阻挡层1071之间的区域，保护层110完全包覆反应层109，使得在形成硅化物连接层111时，重掺杂区106和栅极103处于全包围的空间中。在退火时，反应层109中的金属只会与衬底101中的硅反应，不会往上左右方向不可控制的扩散，确保完成二次退火后，最终形成的硅不会延伸出既定区域，从而避免器件漏电。同时，此闭环空间也非常好的隔绝氧与镍的接触，避免生成镍氧化物（NiOx）而导致中的硅化物连接层111高阻等不可控的异常问题。
请参阅图9所示，在本发明一些实施例中，在形成硅化物连接层111后，在侧墙105和阻挡层1071上形成一层接触孔蚀刻停止层112。接触孔蚀刻停止层112的材料可以为具有高应力的氮化硅，所述应力为拉应力或压应力。为消除氮化硅应力影响，在沉积接触孔蚀刻停止层112的过程中，先沉积第一厚度的氮化硅层，经过预设时间后，再沉积第二厚度的氮化硅层。其中，第一厚度为接触孔蚀刻停止层112总厚度的三分之二，第二厚度为接触孔蚀刻停止层112总厚度的三分之一。预设时间例如为30s~60s。经过两次沉积形成接触孔蚀刻停止层112，可消除氮化硅应力的影响。当第一沉积过程中，若沉积的氮化硅层中有裂痕，在第二次沉积时，可对裂痕进行封堵，避免形成裂痕对硅化物连接层111造成影响。
请参阅图9至图12所示，在本发明一些实施例中，在形成接触孔蚀刻停止层112后，在接触孔蚀刻停止层112上形成层间介质层113，层间介质层113覆盖接触孔蚀刻停止层112。在本实施例中，可以例如通过高密度等离子体化学气相沉积法在阻挡层1071上形成层间介质层113，层间介质层113的厚度可以为6000Å~8000Å。层间介质层113的材料可以为二氧化硅。并在层间介质层113形成多个开孔，并在开孔内沉积导电材料，例如通过沉积工艺向开孔内沉积金属材料，例如沉积钛/氮化钛及金属钨，从而形成连接结构114。在一些实施例中，连接结构114包括独立连接结构1141和共享连接结构1142，其中，独立连接结构1141与一个硅化物连接层111连接，共享连接结构1142同时与两个或多个硅化物连接层111连接。在本实施例中，半导体结构包括两个独立连接结构1141以及一个共享连接结构1142，一个独立连接结构1141穿过层间介质层113和接触孔蚀刻停止层112，与一个栅极103上的硅化物连接层111连接。另一个独立连接结构1141穿过层间介质层113和接触孔蚀刻停止层112，与重掺杂区106上的硅化物连接层111连接。共享连接结构1142穿过层间介质层113和接触孔蚀刻停止层112，同时与另一栅极103上的硅化物连接层111、以及另一重掺杂区106上的硅化物连接层111连接。在本申请中，共享连接结构1142还设置在阻挡层1071上。
请参阅图11至图12所示，在本发明一些实施例中，在层间介质层113上形成开孔时，形成有第一类型开孔1131和第二类型开孔1132，在第一类型开孔1131中沉积导电材料，以形成独立连接结构1141，在第二类型开孔1132中沉积导电材料，以形成共享连接结构1142。第二类型开孔1132同时与重掺杂区106和栅极103上硅化物连接层111接触。在蚀刻第二类型开孔1132时，阻挡层1071被蚀刻，且由于阻挡层1071的作用，保证在形成第二类型开孔1132时，确保侧墙105不会被过量损伤，从而保证连接结构114不会出现漏电等电性失效问题。
综上所述，本发明提供一种半导体结构及其制作方法，先在衬底上形成栅极氧化层，并在栅极氧化层上形成至少两个栅极，并依次在衬底中形成轻掺杂区，在栅极两侧形成侧墙，在轻掺杂区之间形成重掺杂区。之后，形成覆盖侧墙的阻挡层，在阻挡层、重掺杂区和栅极上形成反应层和保护层，并经过一次低温退火和一个高温退火，在重掺杂区和栅极中形成硅化物连接层。并在硅化物连接层和阻挡层上经过两次沉积形成接触孔蚀刻停止层。最后，在接触孔蚀刻停止层上形成层间介质层，并在层间介质层中形成与硅化物连接层连接的独立连接结构和共享连接结构，进而形成包括至少两个相互连接的半导体器件的半导体结构。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (12)
1.一种半导体结构，其特征在于，至少包括：
衬底；
至少两个栅极，设置在所述衬底上；
侧墙，设置在所述衬底上，所述侧墙位于所述栅极两侧；
掺杂区，设置在所述栅极两侧的所述衬底中；
阻挡层，包覆所述侧墙，且所述阻挡层具有预设厚度；
硅化物连接层，设置在所述掺杂区和所述栅极表面需要形成连接结构的区域，且所述硅化物连接层位于所述阻挡层之间；以及
连接结构，设置在所述硅化物连接层上。
2.根据权利要求1所述的半导体结构，其特征在于，所述阻挡层的厚度为200Å~300Å。
3.根据权利要求1所述的半导体结构，其特征在于，所述阻挡层的材料为氮化硅。
4.根据权利要求1所述的半导体结构，其特征在于，所述连接结构包括共享连接结构，所述共享连接结构连接于所述掺杂区和所述栅极内的所述硅化物连接层。
5.根据权利要求1所述的半导体结构，其特征在于，所述连接结构包括独立连接结构，所述独立连接结构连接于所述掺杂区或所述栅极内的所述硅化物连接层。
6.一种半导体结构的制作方法，其特征在于，包括以下步骤：
提供一衬底
在所述衬底上形成至少两个栅极；
在所述栅极两侧形成侧墙，且所述侧墙位于所述衬底上；
在所述栅极两侧的所述衬底中形成掺杂区；
在所述侧墙上形成阻挡层，所述阻挡层包覆所述侧墙，且所述阻挡层具有预设厚度；
在设置在所述掺杂区和所述栅极表面需要形成连接结构的区域形成硅化物连接层，且所述硅化物连接层位于所述阻挡层之间；以及
在所述硅化物连接层连接上设置连接结构。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，形成所述阻挡层的步骤包括：
在所述衬底、所述栅极和所述侧墙上形成一层氮化硅层；
在所述氮化硅层上形成图案化光阻层，所述图案化光阻层暴露所述硅化物连接层所在位置的所述氮化硅层；以及
以所述图案光阻层为掩模，蚀刻所述氮化硅层，形成所述阻挡层。
8.根据权利要求6所述的半导体结构的制作方法，其特征在于，形成所述硅化物连接层的方法包括以下步骤：
在所述阻挡层、所述阻挡层暴露的所述掺杂区和所述阻挡层暴露的所述栅极上形成反应层；以及
在所述反应层上形成保护层。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，在形成所述反应层和所述保护层后，形成所述硅化物连接层的方法还包括以下步骤：
对所述半导体结构进行低温退火，在所述掺杂区和所述栅极中形成中间层。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，在形成所述中间层后，形成所述硅化物连接层的方法还包括以下步骤：
移除所述反应层和所述保护层；以及
对所述半导体结构进行高温退火，在所述掺杂区和所述栅极中生成所述硅化物连接层。
11.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法还包括：在所述阻挡层和所述硅化物连接层上形成一层接触孔蚀刻停止层，且形成所述接触孔蚀刻停止层包括以下步骤：
沉积第一厚度的氮化硅层；以及
经过预设时间后，再沉积第二厚度的氮化硅层；
其中，第一厚度为所述接触孔蚀刻停止层总厚度的三分之二，第二厚度为所述接触孔蚀刻停止层总厚度的三分之一。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述连接结构包括以下步骤：
在所述接触孔蚀刻停止层上形成层间介质层；
在所述层间介质层中形成第一类型开孔和第二类型开孔；以及
在所述第一类型开孔和所述第二类型开孔中沉积导电材料，即形成所述连接结构；
其中，第一类型开孔与单个所述硅化物连接层接触，第二类型开孔与至少两个所述硅化物连接层，以及所述硅化物连接层之间的所述阻挡层接触。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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ID=83833370
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|---|---|---|---|
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| Country | Link |
|---|---|
| CN (1) | CN115295615A (zh) |
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