CN116544180B - 一种半导体结构的制作方法 - Google Patents
一种半导体结构的制作方法 Download PDFInfo
- Publication number
- CN116544180B CN116544180B CN202310796752.2A CN202310796752A CN116544180B CN 116544180 B CN116544180 B CN 116544180B CN 202310796752 A CN202310796752 A CN 202310796752A CN 116544180 B CN116544180 B CN 116544180B
- Authority
- CN
- China
- Prior art keywords
- stop layer
- layer
- contact hole
- dielectric layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000004020 conductor Substances 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 28
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 229910021332 silicide Inorganic materials 0.000 claims description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 16
- 238000001039 wet etching Methods 0.000 claims description 10
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 8
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 6
- 239000000243 solution Substances 0.000 claims description 6
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- 239000000908 ammonium hydroxide Substances 0.000 claims description 3
- 239000007789 gas Substances 0.000 claims description 3
- 238000000227 grinding Methods 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 239000011259 mixed solution Substances 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 238000001312 dry etching Methods 0.000 description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910001260 Pt alloy Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229960002050 hydrofluoric acid Drugs 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 208000033999 Device damage Diseases 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开了一种半导体结构的制作方法，属于半导体制造技术领域。所述半导体结构的制作方法至少包括以下步骤：提供一衬底，所述衬底上设置有半导体器件，所述半导体器件包括第一连接结构和第二连接结构，在所述半导体器件上形成层叠结构；在所述层叠结构上形成顶部停止层；依次蚀刻层叠结构中的所述第二介质层、所述中间停止层、所述第一介质层和所述底部停止层，形成与所述第一连接结构和所述第二连接结构的第四接触孔；以及在所述第四接触孔内沉积导电材料，形成导电插塞，所述导电插塞连接所述第一连接结构和所述第二连接结构。通过本发明提供的一种半导体结构的制作方法，可提高半导体结构的质量。
Description
技术领域
本发明属于半导体制造技术领域，特别涉及一种半导体结构的制作方法。
背景技术
在制备半导体器件后，需要形成导电插塞将半导体器件上的导电结构接出。而在半导体器件中，导电结构可能位于衬底上的掺杂区中，可能设置在栅极上，还有可能设置在侧墙上。当导电结构设置在侧墙上时，导电结构的底部是倾斜设置的。此时，在蚀刻接触孔时，易将侧墙上的导电结构蚀刻掉，使得导电插塞与侧墙接触，导致接触电阻异常高。还易蚀刻到侧墙覆盖的栅极，导致器件损坏。
发明内容
本发明的目的在于提供一种半导体结构的制作方法，通过本发明提供的半导体结构的制作方法，可形成高质量的半导体结构。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构的制作方法，其至少包括以下步骤：
提供一衬底，所述衬底上设置有半导体器件，所述半导体器件包括第一连接结构和第二连接结构，且所述第一连接结构设置在水平面上，所述第二连接结构设置在倾斜面上；
在所述半导体器件上形成层叠结构，所述层叠结构包括叠置的底部停止层、第一介质层、中间停止层和第二介质层；
将所述第二介质层平坦化，并在所述层叠结构上形成顶部停止层；
以图案化光阻层为掩模，蚀刻所述顶部停止层和所述第二介质层，形成第一接触孔；
所述顶部停止层为掩模，依次蚀刻所述第一接触孔底部的所述中间停止层、所述第一介质层和所述底部停止层，形成与所述第一连接结构和所述第二连接结构连接的第四接触孔；以及
在所述第四接触孔内沉积导电材料，形成导电插塞，所述导电插塞连接所述第一连接结构和所述第二连接结构。
在本发明一实施例中，所述顶部停止层的厚度大于所述底部停止层的厚度，以及所述中间停止层的厚度，所述顶部停止层的厚度小于所述底部停止层的厚度与所述中间停止层的厚度之和。
在本发明一实施例中，将所述第二介质层平坦化，并在所述层叠结构上形成顶部停止层包括以下步骤：
研磨所述第二介质层至所述中间停止层；
在研磨后的所述第二介质层上沉积介质；以及
在所述第二介质层上形成所述顶部停止层。
在本发明一实施例中，依次蚀刻所述第一接触孔底部的所述中间停止层、所述第一介质层和所述底部停止层包括以下步骤：
以所述顶部停止层为掩模，蚀刻所述第一接触孔底部的所述中间停止层，形成第二接触孔。
在本发明一实施例中，所述的半导体结构的制作方法还包括在所述顶部停止层上形成图案化光阻层，所述图案化光阻层包括多个开口，所述开口的特征尺寸小于所述第四接触孔的特征尺寸。
在本发明一实施例中，采用湿法蚀刻所述第一接触孔底部的所述中间停止层，且湿法蚀刻的溶液包括磷酸。
在本发明一实施例中，采用湿法蚀刻所述第一接触孔底部的所述中间停止层后，采用氢氧化铵、过氧化氢和水的混合溶液清洗所述半导体结构。
在本发明一实施例中，所述的半导体结构的制作方法还包括在所述顶部停止层上形成图案化光阻层，所述图案化光阻层包括多个开口，所述开口的特征尺寸等于所述第四接触孔的特征尺寸。
在本发明一实施例中，采用干法蚀刻所述第一接触孔底部的所述中间停止层，且干法蚀刻的气体包括四氟化碳。
在本发明一实施例中，依次蚀刻所述第一接触孔底部的所述中间停止层、所述第一介质层和所述底部停止层包括以下步骤：
以所述顶部停止层为掩模，蚀刻所述第二接触孔底部的所述第一介质层，形成第三接触孔。
在本发明一实施例中，依次蚀刻所述第一接触孔底部的所述中间停止层、所述第一介质层和所述底部停止层包括以下步骤：
以所述顶部停止层为掩模，蚀刻所述第三接触孔底部的所述底部停止层，形成第四接触孔。
在本发明一实施例中，所述的半导体结构的制作方法还包括在所述顶部停止层上形成图案化光阻层，所述图案化光阻层包括多个开口，所述开口的特征尺寸小于所述第四接触孔的特征尺寸。
综上所述，本发明提供的一种半导体结构的制作方法，在半导体器件上形成层叠结构，并依次蚀刻层叠结构，意想不到的效果是可以充分降低形成与半导体器件连接的接触孔的蚀刻难度，既保证形成接触孔时，不会出现过蚀刻，导致器件损坏，也不会出现将侧墙上的导电结构蚀刻掉，使得导电插塞与侧墙接触，导致接触电阻异常高的问题，进而保证了形成的半导体器件的功耗以及半导体结构的良率。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体结构的制作方法的流程图。
图2为一实施例中步骤S120的具体流程图。
图3为一实施例中在衬底上形成半导体器件的结构示意图。
图4为一实施例中在半导体器件上形成层叠结构的结构示意图。
图5为一实施例中将第二介质层平坦化的结构示意图。
图6为一实施例中形成顶部停止层的结构示意图。
图7为一实施例中形成图案化光阻层的结构示意图。
图8为一实施例中形成第一接触孔的结构示意图。
图9为一实施例中湿法蚀刻形成第二接触孔的结构示意图。
图10为一实施例中干法蚀刻形成第二接触孔的结构示意图。
图11为一实施例中形成第三接触孔的结构示意图。
图12为一实施例中形成第四接触孔的结构示意图。
图13为一实施例中沉积导电材料的结构示意图。
图14为一实施例中形成导电插塞的结构示意图。
标号说明：
101、衬底；102、浅沟槽隔离结构；103、栅极氧化层；104、栅极；105、侧墙；1051、氧化硅层；1052、氮化硅层；106、掺杂区；107、阻挡层；108、金属硅化物层；1081、第一连接结构；1082、第二连接结构；201、层叠结构；2011、底部停止层；2012、第一介质层；2013、中间停止层；2014、第二介质层；202、顶部停止层；203、图案化光阻层；2031、开口；2041、第一接触孔；2042、第二接触孔；2043、第三接触孔；2044、第四接触孔；205、导电材料；206、导电插塞。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图3至图14所示，在本发明一实施例中，所述半导体结构包括衬底101，设置在衬底101上的半导体器件，以及设置在半导体器件上的导电插塞206。在本申请中，所述半导体器件包括设置在衬底101中的掺杂区106，设置在衬底101上的栅极104，覆盖栅极104侧壁的侧墙105，覆盖部分衬底101和侧墙105的阻挡层107，设置在掺杂区106中、栅极104顶部以及阻挡层107上的金属硅化物层108。在半导体器件上还设置有层叠的停止层和介质层，在层叠的停止层和介质层中，设置有与部分金属硅化物层108连通的接触孔，且接触孔内填满导电物质，形成导电插塞206。
请参阅图3至图14所示，在本发明一实施例中，设置在阻挡层107上的金属硅化物层108通过导电插塞206与外部连接，可以改善半导体器件电场的分布，进一步提高半导体器件的性能。但导电插塞206在与阻挡层107上的金属硅化物层108连接时，由于金属硅化物层108设置在侧墙105上，故导电插塞206在与阻挡层107上的金属硅化物层108的接触面倾斜设置。在本申请中，为保证导电插塞206与阻挡层107上的金属硅化物层108接触性能良好。请参阅图1所示，本发明提供一种半导体结构的制作方法，包括步骤S100~S150。
步骤S100、提供一衬底，在衬底上形成半导体器件。
步骤S110、在半导体器件上形成层叠结构，所述层叠结构包括叠置的底部停止层、第一介质层、中间停止层和第二介质层。
步骤S120、将层叠结构顶部的第二介质层平坦化，并在层叠结构上形成顶部停止层。
步骤S130、在顶部停止层上形成图案化光阻层，并以图案化光阻层为掩模蚀刻顶部停止层和第二介质层，形成第一接触孔。
步骤S140、以顶部停止层为掩模，蚀刻第一接触孔底部的中间停止层，形成第二接触孔。
步骤S150、以顶部停止层为掩模，蚀刻第二接触孔底部的第一介质层，形成第三接触孔。
步骤S160、以顶部停止层为掩模，蚀刻第三接触孔底部的底部停止层，形成第四接触孔。
步骤S170、在第四接触孔内沉积导电材料，形成导电插塞。
请参阅图3所示，在本发明一实施例中，在衬底101上形成半导体器件的方法可依据具体形成的半导体器件确定。在本申请中，形成半导体器件时，可先蚀刻衬底101形成浅沟槽（图中未显示），并在浅沟槽内沉积二氧化硅，氮化硅或氮氧化硅等介质，形成浅沟槽隔离结构102。在形成浅沟槽隔离结构102后，在衬底101上形成栅极氧化层103以及栅极104。其中，栅极氧化层103可采用氧化硅形成，栅极104可采用多晶硅形成。
请参阅图3所示，在本发明一实施例中，在形成栅极104后，在栅极104两侧形成侧墙105。其中，侧墙105可以包括氧化硅层1051和氮化硅层1052组成的复合侧墙105。在形成侧墙105后，可以在栅极104两侧的衬底101中注入离子，形成掺杂区106。掺杂区106可以作为半导体器件的源掺杂区和漏掺杂区。掺杂区106中注入的离子依据半导体器件的类型确定，当半导体器件为N型半导体器件时，掺杂区106中注入的离子为磷（P）或砷（As）等N型杂质，当半导体器件为P型半导体器件时，掺杂区106中注入的离子为硼（B）或镓（Ga）等P型杂质。
请参阅图3所示，在本发明一实施例中，在形成掺杂区106后，在侧墙105上形成阻挡层107。阻挡层107覆盖侧墙105，且阻挡层107的一侧向着栅极104顶部延伸，并覆盖部分栅极104顶部，阻挡层107的另一侧向着衬底101延伸，并覆盖部分衬底101。其中，阻挡层107的材料为二氧化硅，且可以使用正硅酸乙酯（TEOS）制备二氧化硅。
请参阅图3所示，在本发明一实施例中，在阻挡层107、未被阻挡层107覆盖的栅极104顶部以及部分掺杂区106中，设置有金属硅化物层108。金属硅化物层108的材料例如镍硅化物（NiSi），可先形成一层合金层，例如为镍铂合金层。之后进行退火，使得镍铂合金层中的镍与掺杂区106、栅极104和阻挡层107中的多晶硅中的硅反应，形成金属硅化物层108。在本申请中，将需要与外部连接的金属硅化物层108定义为连接结构，且将设置在水平面上的金属硅化物层108定义为第一连接结构1081，将设置在倾斜面上的金属硅化物层108定义为第二连接结构1082。在本申请中，第一连接结构1081位于掺杂区106上，第二连接结构1082位于侧墙105上的阻挡层107上。
请参阅图3至图4所示，在本发明一实施例中，在衬底101上形成半导体器件后，在半导体器件上形成层叠结构201，且层叠结构201包括叠置的底部停止层2011、第一介质层2012、中间停止层2013和第二介质层2014。在本实施例中，底部停止层2011覆盖衬底101以及半导体器件，第一介质层2012位于底部停止层2011上，中间停止层2013设置在第一介质层2012上，第二介质层2014设置在中间停止层2013上，形成叠置的底部停止层2011、第一介质层2012、中间停止层2013和第二介质层2014。由于衬底101上设置有半导体器件，故叠置的底部停止层2011、第一介质层2012、中间停止层2013和第二介质层2014呈高低起伏状。在层叠结构201沉积的过程中，随着沉积的层叠结构201的厚度越来越厚，层叠结构201的起伏也越来越小。在本申请中，底部停止层2011和中间停止层2013的材料为氮化硅，第一介质层2012和第二介质层2014的材料为氧化硅。在本申请中，底部停止层2011具体有第一厚度，中间停止层2013具有第二厚度，且第二厚度小于第一厚度。第一介质层2012具有第三厚度，第二介质层2014具有第四厚度，且第三厚度和第四厚度远大于第一厚度和第二厚度。
请参阅图4至图6所示，在本发明一实施例中，在形成层叠结构201后，将层叠结构201顶部的介质层平坦化，并在层叠结构201上形成顶部停止层202。请结合图1和图2所示，在本申请中步骤S120包括步骤S121至步骤S123。
步骤S121、研磨第二介质层至中间停止层。
步骤S122、在研磨后的第二介质层上沉积介质。
步骤S123、在第二介质层上形成顶部停止层。
请参阅图4至图5所示，在本发明一实施例中，在形成第四厚度的第二介质层2014后，先使用化学机械研磨工艺（CMP）研磨第二介质层2014，使第二介质层2014的上表面平整。如图5所示，在研磨过程中，由于氮化硅的硬度大于氧化硅的硬度，在使用化学机械研磨工艺研磨第二介质层2014时，中间停止层2013可以作为研磨停止层。请参阅图5至图6所示，在研磨第二介质层2014后，并在研磨后的第二介质层2014上沉积介质，形成如图6所示的第五厚度的第二介质层2014。经过研磨和再次沉积后的第二介质层2014具有平坦的表面，使得后续沉积在第二介质层2014上形成的顶部停止层202的厚度均匀。
请参阅图6所示，在本发明一实施例中，在形成第五厚度的第二介质层2014后，在第二介质层2014上形成一层顶部停止层202。在本申请中，顶部停止层202的材料为氮化硅。顶部停止层202具有第六厚度，且第六厚度大于第一厚度和第二厚度，且小于第一厚度和第二厚度之和。即在本申请中，顶部停止层202的厚度大于底部停止层2011的厚度，以及中间停止层2013的厚度，但是顶部停止层202的厚度小于底部停止层2011的厚度和中间停止层2013的厚度之和。
在本申请中，形成第一介质层2012、第二介质层2014、底部停止层2011、中间停止层2013和顶部停止层202的沉积工艺包括但不仅限于原子层沉积工艺、等离子体沉积工艺、化学气相沉积工艺或物理气相沉积工艺。
请参阅图7所示，在本发明一实施例中，在形成顶部停止层202后，在顶部停止层202上形成图案化光阻层203。在本申请中，可先在顶部停止层202上形成一层光阻层，并执行黄光制程，完成曝光显影，在光阻层上形成多个开口2031，进而形成图案化光阻层203。其中，多个开口2031用于定义导电插塞206的位置。在本申请中，图案化光阻层203上的多个开口2031的特征尺寸小于或等于第四接触孔2044的特征尺寸，可为后续的蚀刻过程留下裕量。
请参阅图8所示，在本发明一实施例中，在顶部停止层202上形成图案化光阻层203后，以图案化光阻层203为掩模蚀刻顶部停止层202和第二介质层2014，形成第一接触孔2041。在本申请中，可使用干法蚀刻顶部停止层202和第二介质层2014，直至暴露中间停止层2013。由于第二介质层2014和中间停止层2013的选择蚀刻比较大，故当不同位置的第二介质层2014厚度不同时，经过干法蚀刻的第一接触孔2041都可以停止在中间停止层2013上。且在第一介质层2012和第二介质层2014之间设置的中间停止层2013，不与半导体器件接触，在蚀刻时就不会损伤半导体器件，而中间停止层2013下的第一介质层2012和底部停止层2011的厚度较均匀，在蚀刻时不易损伤倾斜面上的金属硅化物层108。
请参阅图8至图9所示，在本发明一实施例中，在形成第一接触孔2041后，还需要去除图案化光阻层203。具体可采用稀氢氟酸溶液（Dilute Hydro Fluoric acid，DHF）清洗掉图案化光阻层203。
请参阅图8至图10所示，在本发明一实施例中，在形成第一接触孔2041后并去除图案化光阻层203后，以顶部停止层202为掩模，蚀刻第一接触孔2041底部的中间停止层2013，形成第二接触孔2042。在本申请中，可以通过湿法蚀刻或干法蚀刻去除第一接触孔2041底部的中间停止层2013。
请参阅图9所示，在本发明一实施例中，采用湿法蚀刻第一接触孔2041底部的中间停止层2013，以形成第二接触孔2042。具体的，可以采用磷酸对中间停止层2013进行湿法蚀刻。在使用磷酸进行湿法蚀刻时，由于中间停止层2013和第一介质层2012的选择蚀刻比较大，故当中间停止层2013被完全蚀刻时，第一介质层2012不会被蚀刻或被少量蚀刻。在完成中间停止层2013的蚀刻后，使用SC-1溶液对蚀刻后的半导体结构进行清洗。其中，SC-1溶液例如为氢氧化铵(NH4OH)、过氧化氢(H2O2)和水(H2O)的混合溶液。在本申请中，采用湿法蚀刻去除第一接触孔2041底部的中间停止层2013，利用中间停止层2013和第一介质层2012的蚀刻比完成对中间停止层2013的蚀刻，且不会提高蚀刻的工艺难度。
请参阅图7至图9所示，在本发明一实施例中，当采用湿法蚀刻第一接触孔2041底部的中间停止层2013时，图案化光阻层203上的多个开口2031的特征尺寸小于第四接触孔2044的特征尺寸。湿法蚀刻时，可将显影时较小的特征尺寸扩大，使得经过湿法蚀刻后接触孔的特征尺寸达到实际需要的特征尺寸。
请参阅图10所示，在本发明另一实施例中，采用干法蚀刻第一接触孔2041底部的中间停止层2013，以形成第二接触孔2042。具体的，可以采用四氟化碳（CF4）、氧气（O2）与氮气（N2）的混合气体对中间停止层2013进行干法蚀刻。在使用四氟化碳（CF4）、氧气（O2）与氮气（N2）的混合气体对中间停止层2013进行干法蚀刻时，由于中间停止层2013和第一介质层2012的选择蚀刻比较大，故当中间停止层2013被完全蚀刻时，第一介质层2012不会被蚀刻或被少量蚀刻。
请参阅图7至图10所示，在本发明另一实施例中，由于干法蚀刻不会影响显影时特征尺寸的大小，故当采用干法蚀刻第一接触孔2041底部的中间停止层2013时，图案化光阻层203上的多个开口2031的特征尺寸等于第四接触孔2044的特征尺寸。
请参阅图11所示，在本发明一实施例中，在形成第二接触孔2042后，以顶部停止层202为掩模，蚀刻第二接触孔2042底部的第一介质层2012，形成第三接触孔2043。在本申请中，可使用干法蚀刻第一介质层2012，直至暴露底部停止层2011，并停止在底部停止层2011上。经过形成第一接触孔2041和第二接触孔2042时的蚀刻，各第二接触孔2042底部的第一介质层2012和底部停止层2011的厚度之和相差较小。故在采用干法蚀刻第二接触孔2042底部的第一介质层2012，形成多个第三接触孔2043时，可同时停止在底部停止层2011的表面。
请参阅图12所示，在本发明一实施例中，在形成第三接触孔2043后，以顶部停止层202为掩模，蚀刻第三接触孔2043底部的底部停止层2011，形成第四接触孔2044。在本申请中，由于各处的底部停止层2011厚度相近，可直接使用干法蚀刻第一接触孔2041底部的底部停止层2011，以形成第四接触孔2044。具体的，可以采用四氟化碳（CF4）、氧气（O2）与氮气（N2）的混合气体对底部停止层2011进行干法蚀刻。
请参阅图12所示，在本申请中，由于顶部停止层202的厚度小于底部停止层2011的厚度和中间停止层2013的厚度之和，在蚀刻完底部停止层2011后，顶部停止层202也会被蚀刻完成。
请参阅图13至图14所示，在本发明一实施例中，在形成第四接触孔2044后，在第四接触孔2044内沉积导电材料205，形成导电插塞206。其中，第四接触孔2044内的导电材料205可以为Ti、TiN或两者混合物。沉积的导电材料205高于蚀刻后的层叠结构201表面。在沉积导电材料205后，可对导电材料205顶部进行研磨。具体的，可以采用化学机械研磨工艺对所得结构进行研磨，去除高于层叠结构201表面的导电材料205，防止导电插塞206之连接。导电插塞206与第一连接结构1081和第二连接结构1082。
请参阅图14所示，在本发明一实施例中，在形成导电插塞206后，还可以在层叠结构201和导电结构上形成金属互联结构（图中未显示）。
综上所述，本发明提供一种半导体结构的制作方法，首先在衬底上形成半导体器件，该半导体器件包括第一连接结构和第二连接结构，且第一连接结构设置在水平面上，第二连接结构设置在所述倾斜面上。接着，在半导体器件上形成层叠结构，层叠结构包括叠置的底部停止层、第一介质层、中间停止层和第二介质层。将所述第二介质层平坦化，并在层叠结构上形成顶部停止层。之后，在顶部停止层上形成图案化光阻层，并以图案化光阻层为掩模，蚀刻顶部停止层和第二介质层，形成第一接触孔。再以所述顶部停止层为掩模，依次蚀刻第一接触孔底部的中间停止层、第一介质层和底部停止层，形成第二接触孔、第三接触孔和第四接触孔，第四接触孔与所述第一连接结构和所述第二连接结构。最后，在所述第四接触孔内沉积导电材料，形成导电插塞，该导电插塞连接第一连接结构和第二连接结构。意想不到的效果是可以充分降低形成与半导体器件连接的接触孔的蚀刻难度，既保证形成接触孔时，不会出现过蚀刻，导致器件损坏，也不会出现将侧墙上的导电结构蚀刻掉，使得导电插塞与侧墙接触，导致接触电阻异常高的问题。进而保证了形成的半导体器件的功耗以及半导体结构的良率。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (11)
1.一种半导体结构的制作方法，其特征在于，至少包括以下步骤：
提供一衬底，所述衬底上设置有半导体器件，所述半导体器件包括第一连接结构和第二连接结构，且所述第一连接结构设置在水平面上，所述第二连接结构设置在倾斜面上，其中所述第一连接结构和所述第二连接结构为金属硅化物层；
在所述半导体器件上形成层叠结构，所述层叠结构包括叠置的底部停止层、第一介质层、中间停止层和第二介质层；
将所述第二介质层平坦化，并在所述层叠结构上形成顶部停止层；
以图案化光阻层为掩模，蚀刻所述顶部停止层和所述第二介质层，形成第一接触孔；
以所述顶部停止层为掩模，依次蚀刻所述第一接触孔底部的所述中间停止层、所述第一介质层和所述底部停止层，形成与所述第一连接结构和所述第二连接结构连接的第四接触孔；以及
在所述第四接触孔内沉积导电材料，形成导电插塞，所述导电插塞连接所述第一连接结构和所述第二连接结构。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述顶部停止层的厚度大于所述底部停止层的厚度，以及所述中间停止层的厚度，所述顶部停止层的厚度小于所述底部停止层的厚度与所述中间停止层的厚度之和。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，将所述第二介质层平坦化，并在所述层叠结构上形成顶部停止层包括以下步骤：
研磨所述第二介质层至所述中间停止层；
在研磨后的所述第二介质层上沉积介质；以及
在所述第二介质层上形成所述顶部停止层。
4.根据权利要求1所述的半导体结构的制作方法，其特征在于，依次蚀刻所述第一接触孔底部的所述中间停止层、所述第一介质层和所述底部停止层包括以下步骤：
以所述顶部停止层为掩模，蚀刻所述第一接触孔底部的所述中间停止层，形成第二接触孔。
5.根据权利要求4所述的半导体结构的制作方法，其特征在于，所述的半导体结构的制作方法还包括在所述顶部停止层上形成图案化光阻层，所述图案化光阻层包括多个开口，所述开口的特征尺寸小于所述第四接触孔的特征尺寸。
6.根据权利要求5所述的半导体结构的制作方法，其特征在于，采用湿法蚀刻所述第一接触孔底部的所述中间停止层，且湿法蚀刻的溶液包括磷酸。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，采用湿法蚀刻所述第一接触孔底部的所述中间停止层后，采用氢氧化铵、过氧化氢和水的混合溶液清洗所述半导体结构。
8.根据权利要求4所述的半导体结构的制作方法，其特征在于，所述的半导体结构的制作方法还包括在所述顶部停止层上形成图案化光阻层，所述图案化光阻层包括多个开口，所述开口的特征尺寸等于所述第四接触孔的特征尺寸。
9.根据权利要求7所述的半导体结构的制作方法，其特征在于，采用干法蚀刻所述第一接触孔底部的所述中间停止层，且干法蚀刻的气体包括四氟化碳。
10.根据权利要求4所述的半导体结构的制作方法，其特征在于，依次蚀刻所述第一接触孔底部的所述中间停止层、所述第一介质层和所述底部停止层包括以下步骤：
以所述顶部停止层为掩模，蚀刻所述第二接触孔底部的所述第一介质层，形成第三接触孔。
11.根据权利要求10所述的半导体结构的制作方法，其特征在于，依次蚀刻所述第一接触孔底部的所述中间停止层、所述第一介质层和所述底部停止层包括以下步骤：
以所述顶部停止层为掩模，蚀刻所述第三接触孔底部的所述底部停止层，形成第四接触孔。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310796752.2A CN116544180B (zh) | 2023-07-03 | 2023-07-03 | 一种半导体结构的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310796752.2A CN116544180B (zh) | 2023-07-03 | 2023-07-03 | 一种半导体结构的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116544180A CN116544180A (zh) | 2023-08-04 |
| CN116544180B true CN116544180B (zh) | 2023-09-19 |
Family
ID=87445676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310796752.2A Active CN116544180B (zh) | 2023-07-03 | 2023-07-03 | 一种半导体结构的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116544180B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102468239A (zh) * | 2010-11-16 | 2012-05-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
| CN110534433A (zh) * | 2018-05-25 | 2019-12-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110767748A (zh) * | 2018-07-25 | 2020-02-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN114758986A (zh) * | 2022-06-14 | 2022-07-15 | 晶芯成(北京)科技有限公司 | 半导体器件的制备方法 |
| CN114783947A (zh) * | 2022-06-20 | 2022-07-22 | 晶芯成(北京)科技有限公司 | 半导体器件及其制备方法 |
| CN115295615A (zh) * | 2022-10-08 | 2022-11-04 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制作方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100724565B1 (ko) * | 2005-07-25 | 2007-06-04 | 삼성전자주식회사 | 코너보호패턴을 갖는 공유콘택구조, 반도체소자, 및 그제조방법들 |
| KR101376260B1 (ko) * | 2008-04-14 | 2014-03-20 | 삼성전자 주식회사 | 반도체 소자 및 그 제조 방법 |
| US8273631B2 (en) * | 2009-12-14 | 2012-09-25 | United Microelectronics Corp. | Method of fabricating n-channel metal-oxide semiconductor transistor |
| US9356104B2 (en) * | 2014-08-13 | 2016-05-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure and formation method of semiconductor device with gate stack |
| US9954100B2 (en) * | 2016-03-24 | 2018-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for high voltate transistors |
-
2023
- 2023-07-03 CN CN202310796752.2A patent/CN116544180B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102468239A (zh) * | 2010-11-16 | 2012-05-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
| CN110534433A (zh) * | 2018-05-25 | 2019-12-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110767748A (zh) * | 2018-07-25 | 2020-02-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN114758986A (zh) * | 2022-06-14 | 2022-07-15 | 晶芯成(北京)科技有限公司 | 半导体器件的制备方法 |
| CN114783947A (zh) * | 2022-06-20 | 2022-07-22 | 晶芯成(北京)科技有限公司 | 半导体器件及其制备方法 |
| CN115295615A (zh) * | 2022-10-08 | 2022-11-04 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116544180A (zh) | 2023-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7741222B2 (en) | Etch stop structure and method of manufacture, and semiconductor device and method of manufacture | |
| KR100480897B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| US6239022B1 (en) | Method of fabricating a contact in a semiconductor device | |
| US20040058522A1 (en) | Integrated circuit devices formed through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semiconductor region | |
| US20060017093A1 (en) | Semiconductor devices with overlapping gate electrodes and methods of fabricating the same | |
| CN210272309U (zh) | 半导体结构 | |
| US20020048897A1 (en) | Method of forming a self-aligned shallow trench isolation | |
| CN113644028A (zh) | 一种分离栅功率器件及其制造方法 | |
| US8026604B2 (en) | Semiconductor devices having contact holes including protrusions exposing contact pads | |
| KR100562153B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100264773B1 (ko) | 자기 정렬된 콘택홀을 갖는 반도체 장치의제조 방법 | |
| CN116544180B (zh) | 一种半导体结构的制作方法 | |
| CN114446891A (zh) | 一种半导体结构的形成方法、结构以及存储器 | |
| US7482256B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100403329B1 (ko) | 반도체소자의 비트라인 형성방법 | |
| US7612433B2 (en) | Semiconductor device having self-aligned contact | |
| CN116053298B (zh) | 一种半导体器件的制作方法 | |
| KR101073123B1 (ko) | 반도체소자 제조 방법 | |
| US6664170B1 (en) | Method for forming device isolation layer of a semiconductor device | |
| KR20090062757A (ko) | 반도체 소자의 제조 방법 | |
| KR20040070828A (ko) | 소자 분리막 형성 방법과 이를 이용한 게이트 전극 형성방법 | |
| KR101062818B1 (ko) | 반도체 소자 제조 방법 | |
| KR100505897B1 (ko) | 반도체 소자의 제조방법 | |
| KR101161796B1 (ko) | 반도체 소자의 제조방법 | |
| CN117410230A (zh) | 一种浅沟槽隔离结构及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |