KR20040070828A - 소자 분리막 형성 방법과 이를 이용한 게이트 전극 형성방법 - Google Patents
소자 분리막 형성 방법과 이를 이용한 게이트 전극 형성방법 Download PDFInfo
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Abstract
반도체 기판 상에 소자분리막을 형성 시에 트렌치의 가장 자리에서 발생되는 누설 전류 발생을 방지할 수 있고, 이로 인해 반도체 소자의 신뢰성 및 특성을 향상시킬 수 있는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법은 반도체 기판의 상부에 패드 산화막과 제 1 질화막을 순차적으로 형성하는 단계와, 패드 산화막과 제 1 질화막을 식각하여 트렌치 영역을 형성하는 단계와, 식각된 패드 산화막과 제 1 질화막의 양측벽에 스페이서를 형성하는 단계와, 스페이서와 식각된 제 1 질화막을 하드마스크로 하여 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계와, 제 1 트렌치가 형성된 반도체 기판 상에 라이너 산화막과 상기 트렌치 내부를 채우는 산화막을 형성한 후에, 식각된 제 1 질화막이 드러나도록 평탄화시켜 소자분리막을 형성하는 단계를 포함한다.
이상 설명한 바와 같이, 본 발명은 트렌치 형성 시에 형성된 패드 산화막과 질화막을 이용하여 게이트 전극을 형성함으로써, 게이트 전극을 형성하는 공정 수를 줄여 반도체 소자 수율 및 제조 원가를 줄일 수 있다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 기판 상에 소자분리막을 형성 시에 트렌치의 가장 자리에서 발생되는 누설 전류 발생을 방지할 수 있고, 이로 인해 반도체 소자의 신뢰성 및 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성 방법과 이를 이용한 게이트 형성 방법에 관한 것이다.
일반적으로 반도체 소자 분리 방법은 질화막을 이용하여 국부 산화막 형성(Local Oxidation of Silicon:LOCOS) 방법과 반도체 기판 표면에 트렌치(Trench)를 형성하여 소자를 분리하는 트렌치 소자 분리 방법이 있다.
국부 산화막 형성 방법은 질화막을 마스크로 해서 반도체 기판 자체를 열산화시키기 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 우수한 장점이 있으나 소자 분리 영역이 차지하는 면적이 크므로 미세화에 한계가 있다. 이에 반해 트렌치를 이용한 소자 분리 방법은 반도체 기판 표면에 트렌치를 형성하여 절연막을 채운 후 평탄화하는 방법으로 소자 분리 영역이 차지하는 면적을 작게 형성할 수 있어 미세화에 유리하다.
도 1a내지 도 1f는 종래의 반도체 기판 표면에 트렌치를 형성하여 반도체 소자 분리 방법을 위한 공정 순서를 도시한 단면도이다.
도 1a에 도시된 바와 같이 반도체 기판(1) 상에 150Å 두께를 갖는 패드 산화막(PAD Oxide)(2)을 성장시키고, 패드 산화막(2) 상부에 2000Å 두께를 갖는 질화막(3)을 형성하고, 질화막(3) 상부에 감광막(4)을 도포하고, 마스크를 사용하여 반도체 기판(1) 표면에 소자 분리 영역인 트렌치를 형성하기 위해 감광막(4)을 노광 현상한다.
도 1b에 도시된 바와 같이 감광막(4)의 노광 현상에 의해 드러난 질화막(3) 및 패드 산화막(2)을 식각하여 제거하고, 다시 드러난 반도체 기판(1)을 3000∼7000Å의 깊이로 300∼500Å의 폭을 갖도록 식각하여 반도체 소자 분리 영역인 트렌치(T)를 형성한다.
도 1c에 도시된 바와 같이 후공정인 트렌치(T) 내부를 산화막인 절연막으로 채울 때 채워진 산화막과의 접촉성을 좋게 하기 위하여 그리고 트렌치(T)의 가장자리를 둥글리기(rounding) 위하여 트렌치(T) 내부에 라이너 산화막(5)을 형성한 후에, 트렌치(T)를 포함한 반도체 기판(1) 상부면에 화학 기상 증착법(ChemicalVapor Deposition:CVD)에 의해 산화막인 절연막(6)을 두껍게 증착하여 트렌치(T) 내부를 채운다.
도 1d에 도시된 바와 같이, 절연막(6)이 형성된 반도체 기판(1) 상에 감광막을 도포한 후, 마스크를 사용하여 감광막을 노광 현상하여 트렌치(T) 상부의 절연막(6) 위에만 감광막 패턴(7)이 남도록 한다. 감광막 패턴(7)을 마스크로 하여 절연막(6)을 식각하여 트렌치 절연막 패턴(6a)을 형성한다.
도 1e에 도시된 바와 같이 감광막 패턴(7)을 제거하고, 기계 화학적 연마(Chemical Mechanical Polishing:CMP) 공정을 이용하여 질화막(3)이 있는 데까지 트렌치 절연막 패턴(6a)을 깍아내 평탄화하여 평탄화된 절연막 패턴(6a)으로 이루어진 소자분리막(8)을 형성한다.
도 1f에 도시된 바와 같이 노출된 질화막(3)을 인산을 이용한 습식 식각으로 제거하면, 반도체 기판(1)은 소자분리막(8)을 기준으로 양쪽 부분의 활성 영역(B)과 소자분리막(8)에 해당되는 영역인 소자 분리 영역으로 나누어진다.
따라서 종래의 반도체 소자 분리 방법은 산화막과 질화막을 평탄화한 후에 노출된 질화막을 인산으로 제거하는데, 이러한 평탄화 과정에서 트렌치(T)의 가장 자리(A)로 전계(Electric Field)가 집중되어 트렌치(T)에서 누설전류(Leakage Current)가 발생할 수 있고(Kink Effect), 이로 인해 반도체 소자의 신뢰성 및 특성이 열악해지는 문제점을 가지고 있다.
이후, 도시 생략되었지만 일반적인 게이트 전극 형성 방법을 이용하여 도전막으로 이루어진 게이트 전극을 활성 영역에 형성한 후에, 불순물 이온 주입 공정으로 게이트 전극을 기준으로 드레인/소스 영역을 형성한다.
그러나, 게이트 전극 형성 후 드레인/소스를 형성하기 위한 불순물 이온 주입시 트렌치 에도 불순물이 주입되어 소자 분리 저항이 변화되는 문제점을 가지고 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 기판 상에 소자분리막을 형성 시에 트렌치의 가장 자리에서 발생되는 누설 전류 발생을 방지할 수 있고, 이로 인해 반도체 소자의 신뢰성 및 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하고자 한다.
또한, 본 발명은 트렌치 형성 시에 형성된 패드 산화막과 질화막을 이용하여 게이트 전극을 형성함으로써, 게이트 전극을 형성하는 공정 수를 줄여 반도체 소자 수율 및 제조 원가를 줄일 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 패드 산화막과 제 1 질화막을 순차적으로 형성하는 단계와, 상기 패드 산화막과 제 1 질화막을 식각하여 트렌치 영역을 형성하는 단계와, 상기 식각된 패드 산화막과 제 1 질화막의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서와 식각된 제 1 질화막을 하드마스크로 하여 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계와, 상기 제 1 트렌치가 형성된 반도체 기판 상에 라이너 산화막과 상기 트렌치 내부를 채우는 산화막을 형성한 후에, 상기 식각된 제 1 질화막이 드러나도록평탄화시켜 소자분리막을 형성하는 단계를 포함한다.
또한, 상기와 같은 본 발명의 다른 목적으로 달성하기 위하여 본 발명은, 반도체 기판의 상부에 패드 산화막과 제 1 질화막을 순차적으로 형성하는 단계와, 상기 패드 산화막과 제 1 질화막을 식각하여 트렌치 영역을 형성하는 단계와, 상기 식각된 패드 산화막과 제 1 질화막의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서와 식각된 제 1 질화막을 하드마스크로 하여 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계와, 상기 제 1 트렌치가 형성된 반도체 기판 상에 라이너 산화막과 상기 트렌치 내부를 채우는 산화막을 형성한 후에, 상기 식각된 제 1 질화막이 드러나도록 평탄화시켜 소자분리막을 형성하는 단계와, 상기 식각된 제 1 질화막의 상부에 제 2 질화막을 형성한 후에, 상기 제 2 질화막과 식각된 제 1 질화막을 식각하여 제 2 트렌치를 형성하는 단계와, 상기 제 2 트렌치가 완전히 매립되도록 도전막을 형성한 후에, 상기 제 2 질화막이 드러나도록 도전막을 평탄화시키는 단계와, 상기 제 2 질화막과 식각된 제 1 질화막을 제거하여 게이트를 형성하는 단계를 포함한다.
도 1a 내지 도 1f는 종래 기술에 의한 소자 분리막 형성 방법을 도시한 공정 단면도이고,
도 2a 내지 도 2k는 본 발명에 따른 반도체 소자의 게이트 전극 형성 과정을 도시한 공정 단면도이다.
본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.
도 2a 내지 도 2i는 본 발명의 반도체 소자의 소자분리막 형성 방법과 이를이용한 게이트 형성 과정을 설명하기 위한 공정 순서를 도시한 단면도 이다.
도 2a에 도시된 바와 같이, 본 발명의 반도체 소자의 게이트 전극 형성 방법은 반도체 기판(100) 상에 패드 산화막(102)및 제 1 질화막(104)을 연속하여 적층한 후에 제 1 질화막(104) 상부에 감광막을 도포하고, 도포된 감광막을 노광 및 현상 공정으로 제 1 트렌치가 형성될 영역의 감광막을 제거하여 제 1 감광막 패턴(106)을 형성한다. 이때 제 1 질화막(104)의 두께는 500Å∼1000Å을 갖는다.
도 2b에 도시된 바와 같이, 제 1 감광막 패턴(106)을 마스크로 패드 산화막(102) 및 제 1 질화막(104)을 식각한 후에 제 1 감광막 패턴(106)을 제거하고, 식각된 패드 산화막(102a) 및 제 1 질화막(104a)이 완전히 매립되도록 반도체 기판(100) 상에 산화막(108)을 형성한다.
도 2c에 도시된 바와 같이, 에치 백(Etch-back) 공정으로 산화막(108)의 일부를 제거하여 식각된 패드 산화막(102a) 및 제 1 질화막(104a)의 양측면에 산화막 스페이서(108a)를 형성한다.
도 2d에 도시된 바와 같이, 식각된 제 1 질화막(104a) 및 산화막 스페이서(108a)를 마스크로 하여 노출된 반도체 기판(100)을 식각하여 제 1 트렌치(T)를 형성한다.
이후, 도 2e에 도시된 바와 같이, 반도체 기판(100) 및 제 1 트렌치(T) 내부에 라이너 산화막(110)을 형성한 후에, 제 1 트렌치(T)의 내부가 완전히 매립되도록 트렌치 산화막(112)을 형성한다.
도 2f에 도시된 바와 같이, 식각된 제 1 질화막(104a)이 완전히 드러나도록하면서 제 1 트렌치(T) 내부에만 트렌치 산화막(112)이 남도록 평탄화 공정을 수행하여 트렌치 산화막(112) 및 라이너 산화막(110)을 제거함으로써, 소자 분리막(112a)을 형성한다. 이때 평탄화 공정으로는 화학적 기계적 연마 방법(CMP:Chemical Mechanical Polishing)을 이용한다.
도 2g에 도시된 바와 같이, 결과물 상에 제 2 질화막(114)을 형성한 후에 게이트 영역을 정의하기 위한 제 2 감광막 패턴(116)을 형성한다. 이때 제 2 질화막(114)의 두께는 1000Å∼1500Å을 갖는다.
도 2h에 도시된 바와 같이, 제 2 감광막 패턴(116)을 마스크로 하여 제 2 질화막(114)과 식각된 제 1 질화막(104a)을 식각하여 제 2 트렌치(T')를 형성한 후에 제 2 감광막 패턴(116)을 제거한다. 이와 같이 제 2 트렌치(T')를 형성할 때, 제 2 질화막(114)과 식각된 제 1 질화막(104a)으로 이루어진 다층 구조의 질화막과 패드 산화막간의 선택비가 7:1이상이 되는 식각 가스를 이용하며, 식각 가스로는 CO, CHF3, C4F8을 이용한다.
도 2i 내지 도 2j에 도시된 바와 같이, 제 2 트렌치(T') 완전히 매립되도록 도전막(118)을 형성하고, 평탄화 공정으로 제 2 질화막(114)이 완전히 드러나도록 도전막(118)을 제거한다. 여기서 도전막(118)으로는 도프드된(doped) 폴리실리콘, 언도프드된(undoped) 폴리실리콘 금속막이 이용되며, 온도 550Å∼650Å에서 LPCVD로 제 2 트렌치(T')가 완전히 매립되도록 증착된다. 증착되는 도전막(118)의 두께는 2000Å∼5000Å이다.
평탄화 공정은 일반적으로 화학적 기계적 연마 방법을 이용하는데, 평탄화후 남는 질화막의 두께는 제 2 트렌치(T') 높이의 90%∼110%이다. 평탄화 과정에서 화학적 기계적 연마 장비의 EPD(EndPoint Detector) 시스템을 이용하여 도전막(118)의 두께를 조절할 수 있다.
도 2k에 도시된 바와 같이, 에치 백 공정으로 제 2 질화막(114)과 식각된 제 1 질화막(104a)을 제거하여 게이트 전극(118a)을 형성한다. 이때 제 2 질화막(114)과 식각된 제 1 질화막(104a)을 제거하는데 사용되는 식각 가스로 인산이 이용된다.
이상 설명한 바와 같이, 본 발명은 반도체 기판 상에 소자분리막을 형성 시에 트렌치의 가장 자리에서 발생되는 누설 전류 발생을 방지할 수 있고, 이로 인해 반도체 소자의 신뢰성 및 특성을 향상시킬 수 있다.
또한, 본 발명은 트렌치 형성 시에 형성된 패드 산화막과 질화막을 이용하여 게이트 전극을 형성함으로써, 게이트 전극을 형성하는 공정 수를 줄여 반도체 소자 수율 및 제조 원가를 줄일 수 있다.
Claims (10)
- 반도체 기판의 상부에 패드 산화막과 제 1 질화막을 순차적으로 형성하는 단계와,상기 패드 산화막과 제 1 질화막을 식각하여 트렌치 영역을 형성하는 단계와,상기 식각된 패드 산화막과 제 1 질화막의 양측벽에 스페이서를 형성하는 단계와,상기 스페이서와 식각된 제 1 질화막을 하드마스크로 하여 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계와,상기 제 1 트렌치가 형성된 반도체 기판 상에 라이너 산화막과 상기 트렌치 내부를 채우는 산화막을 형성한 후에, 상기 식각된 제 1 질화막이 드러나도록 평탄화시켜 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제 1 질화막은, 500Å∼1000Å의 두께를 갖는 반도체 소자의 소자 분리막 형성방법.
- 반도체 기판의 상부에 패드 산화막과 제 1 질화막을 순차적으로 형성하는 단계와,상기 패드 산화막과 제 1 질화막을 식각하여 트렌치 영역을 형성하는 단계와,상기 식각된 패드 산화막과 제 1 질화막의 양측벽에 스페이서를 형성하는 단계와,상기 스페이서와 식각된 제 1 질화막을 하드마스크로 하여 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하는 단계와,상기 제 1 트렌치가 형성된 반도체 기판 상에 라이너 산화막과 상기 트렌치 내부를 채우는 산화막을 형성한 후에, 상기 식각된 제 1 질화막이 드러나도록 평탄화시켜 소자분리막을 형성하는 단계와,상기 식각된 제 1 질화막의 상부에 제 2 질화막을 형성한 후에, 상기 제 2 질화막과 식각된 제 1 질화막을 식각하여 제 2 트렌치를 형성하는 단계와,상기 제 2 트렌치가 완전히 매립되도록 도전막을 형성한 후에, 상기 제 2 질화막이 드러나도록 도전막을 평탄화시키는 단계와,상기 제 2 질화막과 식각된 제 1 질화막을 제거하여 게이트를 형성하는 단계를 포함하는 반도체 소자의 게이트 형성 방법.
- 제 3 항에 있어서,상기 제 1 질화막은, 500Å∼1000Å의 두께를 갖는 반도체 소자의 게이트 형성 방법.
- 제 3 항에 있어서,상기 제 2 질화막은, 1000Å∼1500Å의 두께를 갖는 반도체 소자의 게이트 형성 방법.
- 제 3 항에 있어서,상기 식각된 제 1 질화막과 제 2 질화막을 제거하는 단계는,상기 제 1, 2 질화막과 도전막의 선택비가 7:1 이상이 되는 식각 가스를 사용하는 반도체 소자의 게이트 형성 방법.
- 제 6 항에 있어서,상기 식각 가스는, CO, CHF3, C4F8을 사용하는 반도체 소자의 게이트 형성 방법.
- 제 3 항에 있어서,상기 제 2 트렌치가 완전히 매립되도록 증착되는 도전막은,550Å∼650Å의 온도에서 LPCVD로 증착되는 반도체 소자의 게이트 형성 방법.
- 제 8 항에 있어서,상기 도전막의 두께는, 2000Å∼5000Å인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 3 항에 있어서,상기 도전막을 평탄화하는 단계는,화학적 기계적 연마 방법으로 평탄화하고, 상기 평탄화 후 상기 제 2 질화막의 두께는 상기 제 2 질화막 전체 두께의 10%∼90% 남는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
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