KR20020010799A - 반도체소자의 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 형성방법에 관한 것으로,

반도체기판 상에 패드산화막, 패드질화막을 적층하고 소자분리마스크를 이용한 사진식각공정으로 트렌치를 형성하는 공정과, 상기 트렌치를 고밀도 플라즈마 산화막으로 매립하는 공정과, 상기 고밀도 플라즈마 산화막을 평탄화식각하되, 상기 패드질화막의 타겟을 높게 잡고 실시하여 상기 패드산화막 및 패드질화막의 제거공정으로 상기 반도체기판 표면으로 돌출된 형상의 소자분리막을 형성하는 공정과, 상기 반도체기판의 활성영역에 게이트전극을 형성하는 공정과, 상기 게이트전극 및 소자분리막의 측벽에 절연막 스페이서를 형성하는 공정과, 전체표면상부에 층간절연막을 형성하는 공정과, 상기 층간절연막을 식각하여 상기 소자분리막과 활성영역 사이의 반도체기판을 노출시키는 보더리스 콘택홀을 형성하고 이를 매립하여 콘택을 완성하는 공정으로 보더리스 콘택공정시 소자의 손상을 방지하고 내로우 위드 효과를 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 형성방법{A method for forming of a semiconductor device}

본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 보더리스 콘택 ( borderless contact ) 공정시 반도체소자의 특성이 열화되는 현상을 극복하기 위하여 소자분리막 ( field oxide ) 을 형성하는 기술에 관한 것이다.

고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.

소자분리막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.

최근에는 상기 트렌치 방법을 이용하여 형성하되, 얕게 형성하는 에스.티.아이. ( shallow trench isolation ) 방법을 주로 이용하여 실시하고 있다.

도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도이다.

먼저, 반도체기판 상부에 패드산화막(도시안됨)과 패드질화막(도시안됨)을 각각 일정두께 형성한다.

그리고, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 패드질화막과 패드산화막을 식각하여 패터닝한다.

그리고, 패터닝된 상기 패드질화막과 패드산화막의 적층구조를 마스크로하여 상기 반도체기판(11)을 일정두께 식각하여 트렌치(13)를 형성한다. (도 1a)

그 다음, 상기 트렌치(13) 매립용 산화막인 고밀도 플라즈마 산화막 ( high density plasma chemical vapor deposition oxide )을 전체표면 상부에 형성하고 이를 평탄화식각하여 소자분리막(15)을 형성한다.

그리고, 상기 패드질화막과 패드산화막 적층구조를 제거한다.

이때, 소자분리막(15)과 이웃하는 활성영역 사이에 ⓐ 와 같은 턱짐현상이 유발된다. (도 1b)

그 다음, 반도체기판(11)의 활성영역 상부에 게이트전극(17)을 형성한다.

이때, 상기 게이트전극(17)은 전체표면상부에 게이트전극용 도전체를 형성하고 이를 게이트전극 마스크를 이용한 사진식각공정으로 형성한다. (도 1c)

그 다음, 상기 게이트전극(17)의 측벽에 절연막 스페이서(19)를 형성한다. 이때, 상기 절연막 스페이서(19)는 전체표면상부에 절연막을 일정두께 형성하고 이를 이방성식각하여 형성한다. (도 1d)

그리고, 전체표면상부에 질화막(21)을 일정두께 형성한다.

전체표면상부를 평탄화시키는 층간절연막(23)을 형성한다.

그리고, 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택식각공정으로 보더리스 콘택홀(25)을 형성한다.

여기서, 상기 보더리스 콘택홀(25)은 소자분리영역의 소자분리막(15)과 활성영역의 경계부분을 노출시키도록 형성된 것이다. (도 1e,도 1f)

이상에서 설명한 바와같이 종래기술에 따른 반도체소자의 형성방법은, 보더리스 콘택 공정시 질화막 증착 단계를 포함해야 하고 소자분리막이 활성영역보다더 낮아질 경우 소자분리영역의 끝부분에서 내로우 위드 효과 ( narrow width effect ) 특성이 취약해져 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 소자분리막을 활성영역보다 높게 형성하고 게이트전극의 절연막 스페이서 형성공정시 상기 소자분리막의 측벽에도 형성하여 보더리스 콘택 절연막인 질화막 증착공정을 생략함으로써 반도체소자의 공정을 단축시키고 내로우 위드 효과 특성을 향상시킬 수 있는 반도체소자의 형성방버을 제공하는데 그 목적이 있다.

도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 형성방법을 도시한 단면도.

도 2a 내지 도 2e 는 본 발명에 따른 반도체소자의 형성방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11,31 : 반도체기판 13,33 : 트렌치

15,35 : 소자분리막 17,37 : 게이트전극

19,39 : 절연막 스페이서 21 : 질화막

23,41 : 층간절연막 25,43 : 보더리스 콘택홀

27,45 : 버더리스 콘택플러그

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,

반도체기판 상에 패드산화막, 패드질화막을 적층하고 소자분리마스크를 이용한 사진식각공정으로 트렌치를 형성하는 공정과,

상기 트렌치를 고밀도 플라즈마 산화막으로 매립하는 공정과,

상기 고밀도 플라즈마 산화막을 평탄화식각하되, 상기 패드질화막의 타겟을 높게 잡고 실시하여 상기 패드산화막 및 패드질화막의 제거공정으로 상기 반도체기판 표면으로 돌출된 형상의 소자분리막을 형성하는 공정과,

상기 반도체기판의 활성영역에 게이트전극을 형성하는 공정과,

상기 게이트전극 및 소자분리막의 측벽에 절연막 스페이서를 형성하는 공정과,

전체표면상부에 층간절연막을 형성하는 공정과,

상기 층간절연막을 식각하여 상기 소자분리막과 활성영역 사이의 반도체기판을 노출시키는 보더리스 콘택홀을 형성하고 이를 매립하여 콘택을 완성하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다.

먼저, 반도체기판 상부에 패드산화막(도시안됨)과 패드질화막(도시안됨)을 각각 일정두께 형성한다.

그리고, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 패드질화막과 패드산화막을 식각하여 패터닝한다.

그리고, 패터닝된 상기 패드질화막과 패드산화막의 적층구조를 마스크로하여 상기 반도체기판(31)을 일정두께 식각하여 트렌치(33)를 형성한다. (도 1a)

그 다음, 상기 트렌치(33) 매립용 산화막인 고밀도 플라즈마 산화막 ( high density plasma chemical vapor deposition oxide )을 전체표면 상부에 형성하고 이를 평탄화식각한다.

이때, 상기 평탄화식각공정은 상기 패드질화막을 타겟으로 하여 화학기계연마 방법으로 실시하되, 종래기술보다 타겟을 높게 하여 실시함으로써 패드질화막의 손실을 최소한으로 하여 실시한다.

그 다음, 상기 패드질화막 및 패드산화막을 순차적으로 제거하여 상기 반도체기판(31)의 활성영역보다 높게 구비되는 소자분리막(35)을 형성한다. (도 2b)

그 다음, 상기 반도체기판(31)의 활성영역에 게이트전극(37)을 형성한다.

이때, 상기 게이트전극(37)은 전체표면상부에 게이트전극용 도전체를 형성하고 이를 게이트전극 마스크를 이용한 사진식각공정으로 형성한다. (도 2c)

그 다음, 상기 게이트전극(37)의 측벽에 절연막 스페이서(39)를 형성한다. 이때, 상기 절연막 스페이서(39)는 전체표면상부에 절연막을 일정두께 형성하고 이를 이방성식각하여 형성한다.

이때, 상기 절연막 스페이서(39)는 상기 반도체기판(31) 상부로 돌출된 소자분리막(35) 측벽에도 형성된다. (도 2d)

그 다음, 전체표면상부를 평탄화시키는 층간절연막(41)을 형성한다.

그리고, 상기 반도체기판(31)의 예정된 부분을 노출시키는 콘택식각공정으로 보더리스 콘택홀(43)을 형성한다.

여기서, 상기 보더리스 콘택홀(43)은 소자분리영역의 소자분리막(35)과 활성영역의 경계부분을 노출시키도록 형성된 것이다.

이때, 상기 소자분리막(35)은 활성영역 보다 높게 형성되며 측벽에 절연막 스페이서(39)가 구비되어 보더리스 콘택 식각공정시 기판이 손상되는 현상을 방지한다. (도 2e)

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 형성방법은, 소자분리막의 두께를 반도체기판의 표면상부로 돌출되도록 형성하여 후속공정으로 측벽에절연막 스페이서를 형성함으로써 소자의 특성 열화없이 보더리스 콘택식각공정을 용이하게 실시할 수 있도록 하고 소자의 내로우 위드 효과를 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다.

Claims (1)

1. 반도체기판 상에 패드산화막, 패드질화막을 적층하고 소자분리마스크를 이용한 사진식각공정으로 트렌치를 형성하는 공정과,

   상기 트렌치를 고밀도 플라즈마 산화막으로 매립하는 공정과,

   상기 고밀도 플라즈마 산화막을 평탄화식각하되, 상기 패드질화막의 타겟을 높게 잡고 실시하여 상기 패드산화막 및 패드질화막의 제거공정으로 상기 반도체기판 표면으로 돌출된 형상의 소자분리막을 형성하는 공정과,

   상기 반도체기판의 활성영역에 게이트전극을 형성하는 공정과,

   상기 게이트전극 및 소자분리막의 측벽에 절연막 스페이서를 형성하는 공정과,

   전체표면상부에 층간절연막을 형성하는 공정과,

   상기 층간절연막을 식각하여 상기 소자분리막과 활성영역 사이의 반도체기판을 노출시키는 보더리스 콘택홀을 형성하고 이를 매립하여 콘택을 완성하는 공정을 포함하는 반도체소자의 형성방법.