KR20000002141A - 반도체 장치의 자기정렬 콘택 형성 방법 - Google Patents

반도체 장치의 자기정렬 콘택 형성 방법 Download PDF

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Abstract

본 발명은 게이트 전극과 콘택 패드 사이의 단락(short)을 방지하는 반도체 장치의 자기정렬 콘택 형성 방법에 관한 것으로, 소자격리막을 갖는 반도체 기판 상에 트랜지스터가 형성된다. 트랜지스터를 포함하여 반도체 기판 전면에 게이트 스페이서 형성용 절연층이 증착 된다. 절연층 상에 평탄한 상부 표면을 갖는 층간절연막이 형성된다. 층간절연막 상에 콘택 형성 영역을 정의하여 마스크 패턴이 형성된다. 마스크 패턴을 사용하여 층간절연막 및 절연층이 차례로 식각 되어 콘택홀 및 게이트 스페이서가 동시에 형성된다. 마스크 패턴이 제거된 후, 콘택홀이 도전층으로 채워진다. 이와 같은 반도체 장치의 제조 방법에 의해서, 콘택홀과 게이트 스페이서를 동시에 형성함으로써, 콘택홀 형성을 위한 식각 공정시 게이트 스페이서가 손실되는 것을 방지할 수 있고, 따라서 게이트 전극과 콘택 패드 사이의 단락을 방지할 수 있다.

Description

반도체 장치의 자기정렬 콘택 형성 방법(A METHOD FOR FORMING SELF-ALIGNED CONTACT OF SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 자기정렬 콘택 패드(self-aligned contact pad) 형성 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라, 기가 비트 디램(giga bit DRAM) 시대를 맞이하게 되었다. 그러나, 기가 비트 디램 시대로 들어서면서, 소자의 크기가 0.18㎛ 이하의 선폭(critical dimension)으로 형성됨에 따라, 소자와 소자 그리고 층과 층을 연결하는 콘택홀의 크기와 오정렬 마진(misalignment margin)이 함께 감소하게 되었다.
이러한 문제점을 해결하기 위해서, 포토리소그라피(photolithography) 공정으로 제작되는 콘택홀의 크기를 감소시키고, 포토 설비 상에서의 정렬의 정확도를 증가시키는 것이 요구되었다. 이를 위해, 자기정렬 콘택이 제안되었다.
자기정렬 콘택의 장점은 포토 공정시 오정렬 마진을 증가시킬 수 있고, 콘택 저항을 감소시킬 수 있다는 것이다. 이와 같은 장점으로 인해, 자기정렬 콘택은 향후 고집적 소자에 사용될 중요한 콘택 형성 방법 중 하나로 여겨지고 있다.
도 1은 종래 반도체 장치의 자기정렬 콘택 형성 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 종래 반도체 메모리 장치의 자기정렬 콘택 패드 형성 방법은 먼저, 반도체 기판(1) 상에 활성 영역(2)과 비활성 영역을 정의하기 위해 소자격리막(3)이 형성된다. 상기 소자격리막(3)은 일반적으로 잘 알려진 LOCOS(local oxidation of silicon) 방법 내지 얕은 트렌치 격리(shallow trench isolation) 방법으로 형성된다.
반도체 기판(1) 상에 게이트 산화막(도면에 미도시)이 형성된 후, 상기 게이트 산화막 상에 게이트 전극(gate electrode)용 도전층 및 게이트 마스크(gate mask)용 절연층이 차례로 증착 된다. 상기 절연층은 후속 공정으로 형성되는 층간절연막(6)과 식각 선택비를 갖는 절연 물질 예를 들어, 질화막으로 형성된다. 상기 절연층 및 도전층이 이 분야에서 잘 알려진 사진 식각(photolithography) 공정으로 패터닝 되어 각각 게이트 마스크(4b) 및 게이트 전극(4a)이 형성된다.
상기 게이트 전극(4a) 양측의 활성 영역(2) 상에 LDD(lightly doped drain) 구조 형성을 위한 저농도 소오스/드레인 불순물 이온이 주입된다. 상기 게이트 전극(4a) 및 게이트 마스크(4b)의 양측벽에 게이트 스페이서(gate spacer)(5)가 형성된다. 상기 게이트 스페이서(5)도 또한, 후속 공정으로 형성되는 층간절연막(6)과 식각 선택비를 갖는 절연 물질 예를 들어, 질화막으로 형성된다. 상기 게이트 스페이서(5) 양측의 활성 영역(2) 상에 고농도 소오스/드레인 불순물 이온이 주입되어 트랜지스터(transistor)가 완성된다.
상기 반도체 기판(1) 전면에 층간절연막(6)이 증착 되고, 상기 층간절연막(6) 상에 형성된 포토레지스트 패턴(도면에 미도시)을 마스크로 사용하여 층간절연막(6)이 식각 되어 콘택홀들(7a, 7b)이 형성된다. 상기 콘택홀(7a, 7b)은 예를 들어, 반도체 기판(1)의 상부에서 보아 원형 내지 타원형으로 형성된다. 상기 콘택홀들(7a, 7b)이 완전히 채워지도록 상기 층간절연막(6) 상에 폴리실리콘막이 증착 된다. 상기 층간절연막(6)의 상부 표면이 노출될 때까지 폴리실리콘막이 CMP(chemical mechanical polishing) 공정 내지 에치 백(etch back) 공정 등으로 평탄화 식각 되어 자기정렬 콘택 패드들(8a, 8b) 즉, 스토리지 노드 콘택 패드(8a) 및 비트 라인 콘택 패드(8b)가 각각 형성된다.
상술한 바와 같은 종래 반도체 장치의 자기정렬 콘택 형성 방법은, 상기 콘택홀들(7a, 7b)을 형성하기 위한 식각 공정시, 게이트 전극(4a)을 감싸고 있는 절연 물질 특히, 게이트 스페이서(5)가 손실되는 문제점이 발생된다. 결과적으로, 게이트 전극(4a)과 자기정렬 콘택 패드들(8a, 8b)이 단락 되는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 콘택홀 식각 공정시 게이트 스페이서가 손실되어 게이트 전극과 자기정렬 콘택 패드가 단락 되는 것을 방지할 수 있는 반도체 장치의 자기정렬 콘택 형성 방법을 제공함에 그 목적이 있다.
도 1은 종래의 반도체 장치의 자기정렬 콘택 형성 방법을 설명하기 위한 단면도;
도 2 내지 6은 본 발명의 실시예에 따른 반도체 장치의 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
1, 100 : 반도체 기판 2, 101 : 활성 영역
3, 102 : 소자격리막 4a, 104a : 게이트 전극
4b, 104b : 게이트 마스크 5, 106a : 게이트 스페이서
6, 108 : 층간절연막 7a, 7b, 111a : 콘택홀
8a, 112a : 스토리지 노드 콘택 패드 8b, 112b : 비트 라인 콘택 패드
106 : 게이트 스페이서 형성용 절연층 110 : 포토레지스트 패턴
111 : 콘택 형성 영역
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 자기정렬 콘택 형성 방법은, 활성 영역과 비활성 영역을 정의하여 형성된 소자격리막을 갖는 반도체 기판 상에 제 1 도전층 및 제 1 절연층을 차례로 형성하는 단계; 상기 제 1 절연층 및 제 1 도전층을 차례로 부분적으로 식각(partially etch)하여 각각 절연층 패턴 및 도전층 패턴을 형성하는 단계; 상기 반도체 기판 전면에 제 2 절연층을 형성하는 단계; 상기 제 2 절연층 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 오픈 영역을 갖는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 사용하여 도전층 패턴 사이의 활성 영역의 일부가 노출될 때까지 층간절연막 및 제 2 절연층을 차례로 식각 하여 콘택홀 및 스페이서를 동시에 형성하되, 상기 스페이서는 상기 도전층 패턴과 절연층 패턴의 조합막의 양측벽에 형성되고, 상기 콘택홀은 스페이서와 그 인접한 스페이서 사이에 형성되도록 하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 상기 콘택홀을 제 2 도전층으로 채우는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 마스크 패턴 형성 전에 층간절연막을 평탄화 식각 하는 단계를 더 포함할 수 있다.
(작용)
도 4를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 자기정렬 콘택 형성 방법은, 반도체 기판 전면에 게이트 스페이서 형성용 절연층이 증착된 후, 절연층 상에 평탄한 상부 표면을 갖는 층간절연막이 증착 된다. 층간절연막 및 절연층이 부분적으로 식각 되어 게이트 전극 사이의 활성 영역의 일부가 노출되도록 콘택홀이 형성되고, 동시에 게이트 스페이서가 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 콘택홀과 게이트 스페이서를 동시에 형성함으로써, 콘택홀 형성을 위한 식각 공정시 게이트 스페이서가 손실되는 것을 방지할 수 있고, 따라서 게이트 전극과 콘택 패드 사이의 단락을 방지할 수 있다.
(실시예)
이하, 도 2 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체 장치의 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치의 자기정렬 콘택 패드 형성 방법은 먼저, 반도체 기판(100) 상에 활성 영역(101)과 비활성 영역을 정의하기 위해 소자격리막(102)이 형성된다. 상기 소자격리막(102)은 예를 들어, LOCOS 방법 및 얕은 트렌치 격리 방법 중 어느 하나로 형성된다. 상기 활성 영역(101)은 반도체 기판(100)의 상부에서 보아 예를 들어, 긴 타원 형태로 형성된다. 반도체 기판(100) 상에 게이트 산화막(도면에 미도시)을 사이에 두고, 게이트 전극용 도전층 및 게이트 마스크용 절연층이 차례로 형성된다. 상기 게이트 산화막은 예를 들어, 50Å 내지 100Å의 두께 범위 내로 형성된다.
상기 게이트 전극용 도전층은 예를 들어, 폴리실리콘막과 텅스텐 실리사이드막(tungsten silicide)이 적층된 다층막으로 형성된다. 상기 폴리실리콘막과 텅스텐 실리사이드막은 각각 약 1000Å의 두께를 갖도록 형성된다. 상기 게이트 마스크용 절연층은 후속 공정으로 형성되는 층간절연막(108)과 식각 선택비를 갖는 물질 예를 들어, 실리콘 질화막(silicon nitride layer)으로 형성된다. 그리고, 상기 실리콘 질화막 상에 산화막이 더 형성될 수 있다. 이것은 상기 후속 게이트 전극용 도전층 식각시 식각 마스크로 사용하기 위함이다. 상기 게이트 마스크용 절연층은 1000Å 내지 2000Å의 두께 범위 내로 형성되고, 이때 상기 실리콘 질화막은 약 1500Å의 두께를 갖도록 형성되며, 상기 산화막은 약 500Å의 두께를 갖도록 형성된다.
상기 도전층 및 절연층이 이 분야에서 잘 알려진 사진 식각 공정에 의해 패터닝 되어 반도체 기판(100) 상에 게이트 전극(104a) 및 게이트 마스크(104b)가 형성된다. 좀 더 구체적으로, 상기 게이트 마스크용 절연층 상에 포토레지스트 패턴(도면에 미도시)이 형성된 후, 이를 마스크로 사용하여 상기 게이트 마스크용 절연층이 식각 되어 게이트 마스크(104b)가 형성된다. 이어서, 상기 포토레지스트 패턴이 제거된 후, 게이트 마스크(104b)를 사용하여 상기 게이트 전극용 도전층이 식각 되어 게이트 전극(104a)이 형성된다.
상기 게이트 전극(104a) 양측의 활성 영역(101) 상에 LDD(lightly doped drain) 구조를 위한 저농도 소오스/드레인 불순물 이온이 주입된다. 게이트 전극(104a) 및 게이트 마스크(104b)를 포함하여 반도체 기판(100) 전면에 게이트 스페이서 형성용 절연층(106)이 증착 된다. 상기 절연층(106)은 상기 게이트 마스크(104b)와 마찬가지로, 후속 공정에 의해 형성되는 층간절연막(108)과 식각 선택비를 갖는 물질 예를 들어, 질화물로 형성된다. 상기 절연층(106)은 300Å 내지 1000Å의 두께 범위 내로 형성되고, 바람직하게는 약 500Å의 두께를 갖도록 형성된다.
도면에는 도시되지 않았으나, 코아(core) 및 주변회로(peripheral) 영역이 오픈(open) 되도록 포토레지스트 패턴이 형성된다. 이 포토레지스트 패턴을 마스크로 사용하여 상기 절연층(106)이 에치 백 공정으로 식각 되어 코아 및 주변회로 영역의 게이트 스페이서가 형성된다. 이어서, 게이트 스페이서 양측의 활성 영역 상에 고농도 소오스/드레인 불순물 이온이 주입되어 코아 및 주변회로 영역의 트랜지스터가 완성된다. 이때, 셀 어레이 영역의 상기 절연층(106)은 식각 되지 않고 남게 되어, 후속 자기정렬 콘택 식각 공정시 층간절연막(108)에 대한 식각 저지층(etch stopping layer)으로 사용된다.
도 3에 있어서, 상기 절연층(106)을 포함하여 반도체 기판(100) 전면에 층간절연막(108)이 형성된다. 상기 층간절연막(108)은 예를 들어 산화막으로서, 보이드(void)를 발생시키지 않는 필링(filling) 특성이 우수한 막질로 형성된다. 상기 층간절연막(108)은 3000Å 내지 9000Å의 두께 범위 내로 증착 되고 바람직하게는, 약 5000Å의 두께를 갖도록 증착 된다.
다음, 상기 층간절연막(108)은 CMP 공정 내지 에치 백 공정에 의해 평탄화 식각 되어 그 상부 표면이 평탄화 되고, 게이트 마스크(104b) 상에 약 1000Å의 두께(t)로 남게 된다.
상기 층간절연막(108) 상에 셀 어레이 영역의 자기정렬 콘택 형성 영역(111)이 오픈 되도록 포토레지스트 패턴(110)이 형성된다. 상기 콘택 형성 영역(111)은 각각의 스토리지 노드 콘택 영역 및 비트 라인 콘택 영역일 수 있고, 상기 스토리지 노드 콘택 영역과 비트 라인 콘택 영역을 하나로 묶은 머지 콘택 영역일 수도 있다. 여기서는, 머지 콘택 영역을 도시하였다. 상기 머지 콘택 영역의 경우, 예를 들어 활성 영역(101) 및 비활성 영역의 일부를 포함하는 'T'자 형으로 형성된다.
상기 'T'자 형 머지 콘택 영역의 경우, 상기 각각의 스토리지 노드 콘택 영역과 비트 라인 콘택 영역 보다 그 크기가 크게 되어 콘택 영역의 크기가 작아질 때 발생되는 식각 정지 현상이 방지된다. 또한, Kohyama 등이 "A Fully Printable, Self-aligned and Planarized Stacked Capacitor DRAM Cell Technology for 1Gbit DRAM and Beyond", symp. on VLSI tech. digest of technical papers, pp. 17 - 18, 1997 에서 제안한 구조에 비해 포토레지스트 패턴이 차지하는 면적이 증가되어 식각 선택비가 향상된다.
도 4에 있어서, 상기 포토레지스트 패턴(110)을 마스크로 사용하여 상기 게이트 전극(104a) 사이의 활성 영역(101)의 일부가 노출될 때까지 상기 층간절연막(108) 및 절연층(106)이 차례로 식각 되어 콘택홀(111a)이 형성된다. 상기 층간절연막(108) 식각시 상기 절연층(106)이 식각 정지층으로 사용된다. 한편, 상기 절연층(106)의 식각으로 게이트 전극(104a) 및 게이트 마스크(104b)의 양측벽에 셀 어레이 영역의 게이트 스페이서(106a)가 형성된다.
자기정렬 콘택 패드와 그 하부의 활성 영역간의 접촉 저항(contact resistance)을 감소시키기 위해 상기 게이트 스페이서(106a) 양측의 활성 영역 상에 불순물 이온이 주입된다.
마지막으로, 상기 포토레지스트 패턴(110)이 제거된 후, 상기 콘택홀(111a)이 완전히 채워질 때까지 상기 층간절연막(108) 상에 도전층 예를 들어, 폴리실리콘막(112)이 증착 된다. 상기 폴리실리콘막(112)은 3000Å 내지 7000Å의 두께 범위 내로 증착 된다. 상기 폴리실리콘막(112)이 도 5에서와 같이, 상기 층간절연막(108)의 상부 표면이 노출될 때까지 CMP 공정 내지 에치 백 공정으로 평탄화 식각 된다. 상기 폴리실리콘막(112)이 상기 CMP 공정으로 식각 되는 경우, 통상의 폴리실리콘 식각용 슬러리(slurry)를 사용하여 수행된다.
다음, 상기 게이트 마스크(104b)의 상부 표면이 노출될 때까지 층간절연막(108) 및 폴리실리콘막(112)이 CMP 공정으로 평탄화 식각 되면 도 6에 도시된 바와 같이, 스토리지 노드 콘택 패드(112a) 및 비트 라인 콘택 패드(112b)가 서로 전기적으로 분리된다. 상기 층간절연막(108) 및 폴리실리콘막(112)에 대한 CMP 공정은 통상의 산화막 식각용 슬러리를 사용하여 수행된다.
한편, 상기 콘택 형성 영역(111)이 머지 콘택 영역이 아닌 경우, 상기 스토리지 노드 콘택 패드(112a) 및 비트 라인 콘택 패드(112b)를 서로 전기적으로 분리시키기 위한 평탄화 식각 공정은 생략된다.
본 발명은 콘택홀과 게이트 스페이서를 동시에 형성함으로써, 콘택홀 형성을 위한 식각 공정시 게이트 스페이서가 손실되는 것을 방지할 수 있고, 따라서 게이트 전극과 콘택 패드 사이의 단락을 방지할 수 있는 효과가 있다.

Claims (7)

  1. 활성 영역과 비활성 영역을 정의하여 형성된 소자격리막을 갖는 반도체 기판 상에 제 1 도전층 및 제 1 절연층을 차례로 형성하는 단계;
    상기 제 1 절연층 및 제 1 도전층을 차례로 부분적으로 식각(partially etch)하여 각각 절연층 패턴 및 도전층 패턴을 형성하는 단계;
    상기 반도체 기판 전면에 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 오픈 영역을 갖는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 사용하여 도전층 패턴 사이의 활성 영역의 일부가 노출될 때까지 층간절연막 및 제 2 절연층을 차례로 식각 하여 콘택홀 및 스페이서를 동시에 형성하되, 상기 스페이서는 상기 도전층 패턴과 절연층 패턴의 조합막의 양측벽에 형성되고, 상기 콘택홀은 스페이서와 그 인접한 스페이서 사이에 형성되도록 하는 단계;
    상기 마스크 패턴을 제거하는 단계;
    상기 콘택홀을 제 2 도전층으로 채우는 단계를 포함하는 반도체 장치의 자기정렬 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연층 및 상기 제 2 절연층은, 각각 상기 층간절연막과 식각 선택비를 갖는 물질로 형성되는 반도체 장치의 자기정렬 콘택 형성 방법.
  3. 제 2 항에 있어서,
    상기 물질은, 질화물인 반도체 장치의 자기정렬 콘택 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 절연층은, 1000Å 내지 2000Å의 두께 범위 내로 형성되고, 상기 제 2 절연층은 300Å 내지 1000Å의 두께 범위 내로 형성되는 반도체 장치의 자기정렬 콘택 형성 방법.
  5. 제 1 항에 있어서,
    상기 층간절연막은, 3000Å 내지 9000Å의 두께 범위 내로 형성되고, 상기 제 2 도전층은 3000Å 내지 7000Å의 두께 범위 내로 형성되는 반도체 장치의 자기정렬 콘택 형성 방법.
  6. 제 1 항에 있어서,
    상기 마스크 패턴 형성 전에 층간절연막을 평탄화 식각 하는 단계를 더 포함하는 반도체 장치의 자기정렬 콘택 형성 방법.
  7. 제 1 항에 있어서,
    상기 오픈 영역은, 하나의 콘택 영역을 포함하는 단일 콘택 영역 및 적어도 두 개 이상의 콘택 영역을 포함하는 머지 콘택 영역 중 어느 하나인 반도체 장치의 자기정렬 콘택 형성 방법.
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