DE19925657A1 - Verfahren zum Ausbilden eines selbstpositionierenden Kontakts in einem Halbleiterbauelement - Google Patents
Verfahren zum Ausbilden eines selbstpositionierenden Kontakts in einem HalbleiterbauelementInfo
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Abstract
Eine selbstpositionierende Kontaktstelle in einem Halbleiterbauelement und ein Verfahren für deren Ausbildung werden offenbart, wobei eine SAC-Öffnung (111a) gleichzeitig mit Gate-Abstandsschichten (106a) ausgebildet wird. Nach der Ausbildung der Stapelgatestruktur (104) mit einer Gateelektrode (104a) und einer Verkappungsschicht (104b) darauf wird eine Isolationsschicht (106) für die Gate-Abstandsschichten (106a) abgeschieden. Eine Isolationszwischenschicht (108) wird über der Isolationsschicht (106) abgeschieden. Die Isolationszwischenschicht (108) besitzt eine Ätzselektivität bezüglich der Verkappungsschicht (104b) und der Isolationsschicht (106). Die SAC werden in der Isolationszwischenschicht (108) geöffnet, während gleichzeitig Gate-Abstandsschichten (106a) ausgebildet werden.
Description
Die Erfindung betrifft eine Kontaktstelle in einem
Halbleiterbauelement und ein Verfahren für deren Ausbildung
und insbesondere eine selbstpositionierende Kontaktstelle
und ein Verfahren für deren Ausbildung.
Der Fortschritt der Halbleiter-Fertigungstechnik hat die
Gigabit-DRAM-Ära eingeleitet. Mit dem Fortschritt der
Halbleitertechnik ist in letzter Zeit ein Trend in
Richtung kleinerer Entwurfsregeln für
Halbleiterbauelemente, wie z. B. Gigabit-DRAMs, in dem
Ausmaß fortgeschritten, daß die Justierungstoleranz bei der
Justierung eines Kontaktsteckers zu einer Halbleiterschicht
oder einer Verbindungsschicht, die unter dem Kontaktstecker
liegt, kaum sichergestellt werden kann. Folglich wird für
einen Gigabit-DRAM mit einer kritischen Abmessung unterhalb
0,18 Mikrometer oder weniger ein Herstellungsprozeß
verwendet, der es ermöglicht, daß der Kontaktstecker durch
Selbstpositionierung zu einer Halbleiterschicht oder
Verbindungsschicht, die unter dem Kontaktstecker liegt,
ausgebildet wird.
Der Vorteil des Verfahrens des selbstpositionierenden
Kontakts (nachstehend als "SAC" (self aligned contact)
bezeichnet) besteht darin, daß die Justierfehlertoleranz
eines Photographieprozesses erhöht und der
Kontaktwiderstand verringert werden kann. Aus diesem Grund
wurde der Schwerpunkt auf das SAC-Verfahren gelegt.
Fig. 1 stellt eine Querschnittsansicht eines
Halbleitersubstrats mit einer Vielzahl von Gateelektroden
und Kontaktstellen gemäß einem herkömmlichen SAC-Verfahren
dar. Die in Fig. 1 schematisch dargestellte Anordnung wird
durch die folgenden Prozeßschritte ausgebildet. Ein
Bauelementisolationsbereich 3 wird über einem
Halbleitersubstrat 1 ausgebildet, um aktive und inaktive
Bereiche festzulegen. Der Bauelementisolationsbereich 3
kann durch ein beliebiges geeignetes Verfahren, das auf dem
Fachgebiet gut bekannt ist, beispielsweise
Flachgrabenisolation und Lokaloxidation von Silizium,
ausgebildet werden. Eine Gateoxidschicht (nicht
dargestellt) wird durch ein herkömmliches Verfahren, z. B.
ein thermisches Oxidationsverfahren, ausgebildet. Eine
leitfähige Gateelektrodenschicht 4a und eine isolierende
Gate-Verkappungsschicht 4b werden in dieser Reihenfolge auf
die Gateoxidschicht laminiert. Die Gate-Verkappungsschicht
4b besitzt bezüglich einer nachfolgenden
Isolationszwischenschicht 6 eine Ätzselektivität. Zur
Ausbildung der Gatestruktur 4 wird die auf dem Fachgebiet
gut bekannte Photolithographie ausgeführt.
Unter Verwendung der Gatestruktur 4 als Maske werden
Störionen mit niedriger Konzentration in den aktiven
Bereich des Halbleitersubstrats 1 implantiert. Eine
Gate-Abstandsschicht 5 wird auf den Seitenwänden der
Gatestruktur 4 durch den Prozeß der Abscheidung einer
Siliziumnitridschicht und Rückätzen derselben ausgebildet.
Die Gate-Abstandsschicht 5 besitzt ebenfalls eine
Ätzselektivität bezüglich der nachfolgenden
Isolationszwischenschicht 6. Anschließend werden unter
Verwendung der Gatestruktur 4 und der Abstandsschicht 5
Störionen mit hoher Konzentration in den aktiven Bereich
des Halbleitersubstrats 1 implantiert.
Eine Isolationszwischenschicht 6 wird über dem
resultierenden Halbleitersubstrat 1 abgeschieden. Eine
Photoresiststruktur (nicht dargestellt) wird über der
Isolationszwischenschicht 6 abgeschieden. Unter Verwendung
der Photoresiststruktur wird die freigelegte
Isolationszwischenschicht 6 geätzt, um eine Vielzahl von
Kontaktlöchern 7a und 7b auszubilden. Die
Photoresiststruktur weist Öffnungen in Kreis- oder
Ellipsenform auf.
Nach Entfernen der Photoresiststruktur werden die
Kontaktlöcher 7a und 7b mit einem leitfähigen Material wie
z. B. Polysilizium gefüllt. Die Polysiliziumschicht wird
dann durch z. B. CMP (chemisch-mechanisches Polieren) oder
Rückätzen planarisiert, um dadurch eine Vielzahl von
Kontaktstellen 8a und 8b, d. h. eine Bitleitungs-Kontakt
stelle 8b und Speicherknoten-Kontaktstellen 8a,
auszubilden.
Während des Ätzens der Isolationszwischenschicht zur
SAC-Ausbildung kann aufgrund des hohen Seitenverhältnisses der
SAC-Öffnung die Möglichkeit eines Ätzstopphänomens
entstehen (was bedeutet, daß Ätznebenprodukte nicht leicht
aus der SAC-Öffnung ausdiffundieren können, so daß sich die
SAC-Ätzrate signifikant verlangsamen kann). Um das
Ätzstopphänomen zu beseitigen, muß das Ätzen unter der
Bedingung durchgeführt werden, daß die Bildung des
Ätznebenprodukts, wie z. B. Polymer, unterdrückt wird, und
die Ätzzeit muß erhöht werden. Im Fall einer solchen
Ätzbedingung werden jedoch während des Ätzschritts die
Gate-Verkappungsschicht und die Gate-Abstandsschicht
geätzt, wodurch es zu einem Kurzschluß zwischen den
SAC-Kontaktstellen und den Gateelektroden kommt.
Es ist daher Aufgabe der Erfindung, ein Verfahren zum
Ausbilden eines zuverlässigen SAC in einem
Halbleiterbauelement, ohne die Gate-Abstandsschichten
anzugreifen, bereit zustellen und dadurch eine Brücke
zwischen der Gateelektrode und der später ausgebildeten
SAC-Kontaktstelle zu verhindern.
Diese Aufgabe wird durch die Merkmale des Patentanspruches
1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind
in den Unteransprüchen 2 bis 7 angegeben.
Gemäß der Erfindung wird die SAC-Öffnung gleichzeitig mit
den Gate-Abstandsschichten ausgebildet. Insbesondere wird
nach der Ausbildung der Stapelgatestruktur mit der
Gateelektrode und der Verkappungsschicht darauf eine
Isolationsschicht für die Gate-Abstandsschichten
abgeschieden. Eine Isolationszwischenschicht wird über der
Isolationsschicht abgeschieden. Die
Isolationszwischenschicht besitzt eine Ätzselektivität
bezüglich der Verkappungsschicht und der Isolationsschicht.
Beispielsweise wird die Isolationszwischenschicht aus einer
Oxidschicht hergestellt und die Verkappungsschicht und die
Isolationsschicht werden aus einer Nitridschicht
hergestellt. SAC werden in der Isolationszwischenschicht
geöffnet, während gleichzeitig Gate-Abstandsschichten
ausgebildet werden.
Ein Ausführungsbeispiel der Erfindung wird nachstehend
anhand der Zeichnung unter Bezugnahme auf den Stand der
Technik näher erläutert. Es zeigen:
Fig. 1 eine Querschnittsansicht, die einen SAC gemäß dem
herkömmlichen Verfahren zeigt; und
Fig. 2 bis 6 Ablaufdiagramme, die ein neues Verfahren zum
Ausbilden einer SAC-Kontaktstelle gemäß der
Erfindung zeigen.
Die Erfindung betrifft ein Verfahren zum Ausbilden eines
selbstpositionierenden Kontakts, das verhindern kann, daß
die Gateverkappung und die Seitenwand-Abstandsschicht
angegriffen werden, und ein Ätzstopphänomen verhindern
kann. Die Gate-Seitenwand-Abstandsschichten werden
gleichzeitig während des Ätzens der
Isolationszwischenschicht zur Ausbildung der SAC-Öffnung
ausgebildet. Fig. 2 stellt eine Querschnittsansicht eines
Zellenmatrixbereiches eines Halbleitersubstrats mit einer
Vielzahl von Stapelgatestrukturen und einer
Isolationsschicht dar. Aktive 101 und inaktive Bereiche
sind durch eine Bauelementisolationsschicht 102 in und auf
dem Halbleitersubstrat 100 festgelegt. Die
Bauelementisolationsschicht 102 wird durch ein Verfahren
der Lokaloxidation von Silizium (LOCOS) oder ein
Grabenisolationsverfahren ausgebildet. Der aktive Bereich
101 weist die Form einer langen Ellipse auf. Die
Stapelgatestrukturen 104 werden auf dem Halbleitersubstrat
100 üblich ausgebildet. Die Stapelgatestruktur 104 umfaßt
eine Gateoxidschicht (nicht dargestellt), eine
Gateelektrode 104a und eine Gate-Verkappungsschicht 104b.
Die Gateoxidschicht wird üblich ausgebildet und weist eine
Dicke von etwa 50 Å bis 100 Å auf. Eine leitfähige
Gateschicht für die Gateelektrode 104a wird abgeschieden
und eine Gate-Verkappungsschicht wird darauf abgeschieden.
Die leitfähige Gateschicht besteht beispielsweise aus einer
Polysilizium- und Wolframsilizidschicht und jede besitzt
eine Dicke von etwa 1000 Å. Ein anderes Metallsilizid kann
anstelle von Wolframsilizid ebenfalls verwendet werden. Die
Gate-Verkappungsschicht 104b wird aus einem Material mit
einer Ätzselektivität bezüglich der nachfolgenden
Isolationszwischenschicht 108, die aus einer Oxidschicht
besteht, ausgewählt. Die Gate-Verkappungsschicht 104b wird
mit einer Dicke im Bereich von etwa 1000 Å bis 2000 Å
ausgebildet. Bei dieser Ausführungsform besteht sie 104b
aus einer Doppelschicht mit einer Siliziumnitridschicht von
etwa 1500 Å und einer Oxidschicht von etwa 500 Å.
Die leitfähige Gateschicht und die Gate-Verkappungsschicht
werden strukturiert, um die Gateelektrodenstruktur 104
auszubilden. Insbesondere wird über die Gate-Verkap
pungsschicht eine Photoresistschicht aufgeschleudert
und durch Belichtung und Entwicklung zu einer gewünschten
Anordnung strukturiert. Unter Verwendung dieser
strukturierten Photoresistschicht wird die Gate-Verkap
pungsschicht geätzt, um die Gate-Verkappungsstruktur
104b auszubilden. Nach Entfernen der strukturierten
Photoresistschicht wird unter Verwendung der Gate-Verkap
pungsstruktur 104b die leitfähige Gateschicht geätzt,
um die Gateelektrode 104a auszubilden und dadurch die
Stapelgatestruktur 104 auszubilden.
Unter Verwendung der Stapelgatestruktur 104 als Maske
werden Störionen mit niedriger Konzentration in den aktiven
Bereich 101 des Halbleitersubstrats 100 implantiert. Eine
Isolationsschicht 106 für die Gate-Abstandsschichten wird
über dem Halbleitersubstrat 100 einschließlich der
Stapelgatestruktur 104 abgeschieden. Die Isolationsschicht
106 besteht aus einem Material, das eine Ätzselektivität
bezüglich der nachfolgenden Isolationszwischenschicht 106
besitzt. Die Isolationsschicht 106 wird beispielsweise mit
einer Dicke von etwa 300 Å bis 1000 Å ausgebildet.
Vorzugsweise wird eine Siliziumnitridschicht ausgewählt und
weist eine Dicke von etwa 500 Å auf.
Obwohl in den Zeichnungen nicht dargestellt, werden der
Speicher- und der periphere Bereich durch eine
Photoresiststruktur freigelegt. Unter Verwendung dieser
Photoresiststruktur wird die Isolationsschicht 106
rückgeätzt, um Gate-Abstandsschichten im Speicher- und im
peripheren Bereich auszubilden. Die durch die
Photoresiststruktur im Zellenmatrixbereich bedeckte
Isolationsschicht 106 wird nicht rückgeätzt und dient beim
anschließenden SAC-Ätzen als Ätzstoppschicht. Danach werden
unter Verwendung der Photoresiststruktur und der
Abstandsschichten als Maske Störionen mit hoher
Konzentration in das Halbleitersubstrat 100 implantiert.
Mit Bezug auf Fig. 3 wird eine Isolationszwischenschicht
108 mit einer Dicke im Bereich von etwa 3000 Å bis 9000 Å
abgeschieden, um die Zwischenräume zwischen den
Stapelgatestrukturen zu füllen. Vorzugsweise besteht die
Isolationszwischenschicht 108 aus einer Oxidschicht mit
guten Spaltfülleigenschaften und weist eine Dicke von etwa
5000 Å auf. Auf der Isolationszwischenschicht 108 wird ein
Planarisierungsprozeß ausgeführt und ein Teil von deren
Dicke wird geätzt, um etwa 1000 Å (siehe Bezugszeichen "t"
von Fig. 3) über der oberen Oberfläche der
Gate-Verkappungsschicht 104b übrigzulassen.
Eine Photoresiststruktur 110 wird über der planarisierten
Isolationszwischenschicht 108 ausgebildet, um einen
gewünschten Teil derselben 111 freizulegen, der über dem
SAC-Bereich justiert ist. Wie in Fig. 3 zu sehen ist, ist
der Öffnungsbereich 111 durch die Photoresiststruktur 110
über den drei Kontaktbereichen, zwei Speicherknoten-Kontakt
bereichen und einem Bitleitungs-Kontaktbereich,
justiert. Der Öffnungsteil 111 weist aus der Draufsicht
gesehen eine "T"-Form auf, einschließlich des aktiven
Bereichs 101 und eines Teils des inaktiven Bereichs.
Alternativ kann der Öffnungsbereich durch die
Photoresiststruktur über nur einem Kontaktbereich justiert
sein.
Da die "T"-Form gleichzeitig den Bitleitungs-Kontakt- und
den Speicherknoten-Kontaktbereich freilegt, sieht sie ein
breites Prozeßfenster für das SAC-Ätzen vor. Daher kann das
beim herkömmlichen Verfahren angetroffene Ätzstopphänomen
beim Ätzen vermieden werden.
Y. Kohyama et al. hat in dem Artikel mit dem Titel "A Fully
Printable, Self-aligned and Planarized Stacked Capacitor
DRAM Cell Technology for 1 Gbit DRAM and Beyond", Symp.,
über VLSI Tech, Auszug aus den Technical Papers, S. 17-18,
1997, ein Verfahren zum Ausbilden einer SAC-Kontaktstelle
vorgeschlagen, welches die Kontaktstruktur verwendet, die
den Speicherknotenkontakt und den Bitleitungskontakt
kombiniert. Bei dieser Erfindung ist jedoch die Gate-SAC-Struk
tur (welche die Resistfläche kennzeichnet) dieselbe
wie der aktive Bereich und ist um ein halbes Rastermaß in
Gaterichtung verschoben. Daher ist die
Photoresiststrukturfläche so klein, daß während des
SAC-Ätzens eine kleine Menge Polymer erzeugt wird. Folglich
weisen die Isolationszwischenschicht und die Nitridschicht
der Gate-Abstandsschicht und der Gate-Verkappungsschicht
eine schlechte Ätzselektivität zueinander auf. Dies liegt
daran, daß die Polymerbildung proportional zur
Photoresiststrukturfläche ist.
Gemäß der Erfindung sind jedoch die von der
Photoresiststruktur belegten Flächen größer als die von Y.
Kohyama et al. vorgeschlagenen, so daß die Ätzselektivität
zwischen der Nitridschicht und der Oxidschicht verbessert
ist.
Unter Verwendung der Photoresiststruktur 110 als Maske
werden die Isolationszwischenschicht 108 und die
Isolationsschicht 106 geätzt, um dadurch SAC-Öffnungen 111a
gleichzeitig mit der Ausbildung der Gate-Abstandsschichten
106a auszubilden. Insbesondere wird die
Isolationszwischenschicht 108 bezüglich der
Isolationsschicht 106 (die als Ätzstoppschicht dient)
selektiv geätzt. Danach wird die Isolationsschicht 106
rückgeätzt, um die SAC-Öffnungen 111a und die Gate-Ab
standsschichten 106a gleichzeitig auszubilden. Der beim
herkömmlichen Verfahren angetroffene Angriff der Gate-Ab
standsschichten 106a tritt gemäß der Erfindung nicht von
Natur aus auf.
Nach der Ausbildung der SAC-Öffnungen 111a wird eine
Störionenimplantation auf dem freigelegten
Halbleitersubstrat außerhalb des Stapelgates mit den
Abstandsschichten ausgeführt, um den Kontaktwiderstand zu
verringern.
Nach Entfernen der Photoresiststruktur 110 wird eine
leitfähige Schicht 112, wie z. B. Polysilizium, über der
Isolationszwischenschicht 108 abgeschieden, um die
SAC-Öffnungen 111a zu füllen. Beispielsweise wird Polysilizium
mit einer Dicke von etwa 3000 Å bis 7000 Å abgeschieden.
Danach wird ein Planarisierungsprozeß ausgeführt, um die
Polysiliziumschicht über der Isolationszwischenschicht zu
entfernen, während die Polysiliziumschicht in den
SAC-Öffnungen belassen wird, wie in Fig. 5 dargestellt. Der
Planarisierungsprozeß kann CMP oder Rückätzen sein. Das CMP
verwendet eine für Polysilizium übliche Aufschlämmung.
Die Isolationszwischenschicht 108 und die
Polysiliziumschicht 112 werden durch einen
Planarisierungsprozeß gleichzeitig entfernt, bis die obere
Oberfläche der Gate-Verkappungsschicht 104b freigelegt ist,
um alle Kontaktstellen elektrisch zu isolieren. Der
Planarisierungsprozeß kann CMP sein, das eine für Oxid
übliche Aufschlämmung verwendet.
Wenn der Öffnungsbereich 111 nur einen Kontaktbereich,
entweder den Speicherknoten oder die Bitleitung, freilegt,
ist der vorstehend erwähnte Planarisierungsprozeß für die
elektrische Isolation nicht erforderlich.
Es ist für Fachleute zu erkennen, daß die in der
vorliegenden Anmeldung offenbarten innovativen Konzepte in
einer breiten Vielfalt von Zusammenhängen angewendet werden
können. Darüber hinaus kann die bevorzugte Implementierung
in einer ungeheueren Vielfalt von Arten modifiziert werden.
Folglich sollte es selbstverständlich sein, daß die
nachstehend und vorstehend vorgeschlagenen Modifikationen
und Variationen nur als Erläuterung vorgesehen sind. Diese
Beispiele können helfen, einiges des Anwendungsbereichs der
erfindungsgemäßen Konzepte zu zeigen, aber diese Beispiele
schöpfen bei weitem nicht den vollen Variationsbereich in
den offenbarten neuen Konzepten aus.
Claims (7)
1. Verfahren zum Ausbilden eines selbstpositionierenden
Kontakts in einem Halbleiterbauelement mit den Schritten:
Ausbilden einer Vielzahl von beabstandeten Stapelstrukturen (104) über einem Halbleitersubstrat (100) mit aktiven und inaktiven Bereichen darin und darauf, wobei jede der Stapelstrukturen (104) eine erste leitfähige Schicht (104a) und eine erste Isolationsschicht (104b) darauf umfaßt;
Ausbilden einer zweiten Isolationsschicht (106) auf den Stapelstrukturen (104) und über dem Halbleitersubstrat (100);
Ausbilden einer Isolationszwischenschicht (108), um die Zwischenräume zwischen den Stapelstrukturen (104) zu füllen;
Ausbilden einer Maskenstruktur (110) über der Isolationszwischenschicht (108) und Freilegen von gewünschten Teilen der Isolationszwischenschicht (108), die über den Stapelstrukturen (104) justiert sind;
Verwenden der Maskenstruktur und Ätzen der freigelegten Isolationszwischenschicht (108) bis zu der oberen Oberfläche des Halbleitersubstrats (100) zwischen der Stapelstruktur (104) hinab, um eine Vielzahl von Kontaktlöchern (111a) auszubilden, während gleichzeitig Abstandsschichten (106a) auf den Seitenwänden der Stapelstrukturen (104) ausgebildet werden;
Entfernen der Maskenstruktur; und
Füllen der Kontaktlöcher (111a) mit einer zweiten leitfähigen Schicht (112)
Ausbilden einer Vielzahl von beabstandeten Stapelstrukturen (104) über einem Halbleitersubstrat (100) mit aktiven und inaktiven Bereichen darin und darauf, wobei jede der Stapelstrukturen (104) eine erste leitfähige Schicht (104a) und eine erste Isolationsschicht (104b) darauf umfaßt;
Ausbilden einer zweiten Isolationsschicht (106) auf den Stapelstrukturen (104) und über dem Halbleitersubstrat (100);
Ausbilden einer Isolationszwischenschicht (108), um die Zwischenräume zwischen den Stapelstrukturen (104) zu füllen;
Ausbilden einer Maskenstruktur (110) über der Isolationszwischenschicht (108) und Freilegen von gewünschten Teilen der Isolationszwischenschicht (108), die über den Stapelstrukturen (104) justiert sind;
Verwenden der Maskenstruktur und Ätzen der freigelegten Isolationszwischenschicht (108) bis zu der oberen Oberfläche des Halbleitersubstrats (100) zwischen der Stapelstruktur (104) hinab, um eine Vielzahl von Kontaktlöchern (111a) auszubilden, während gleichzeitig Abstandsschichten (106a) auf den Seitenwänden der Stapelstrukturen (104) ausgebildet werden;
Entfernen der Maskenstruktur; und
Füllen der Kontaktlöcher (111a) mit einer zweiten leitfähigen Schicht (112)
2. Verfahren nach Anspruch 1, wobei die erste und die
zweite Isolationsschicht (104b, 106) eine Ätzselektivität
bezüglich der Isolationszwischenschicht (108) aufweisen.
3. Verfahren nach Anspruch 1 oder 2, wobei die erste und
die zweite Isolationsschicht (104b, 106) aus einer
Nitridverbindung hergestellt werden.
4. Verfahren nach Anspruch 1 oder 2, wobei die erste
Isolationsschicht (104b) eine Dicke im Bereich von etwa
1000 Å bis 2000 Å aufweist und die zweite Isolationsschicht
(106) eine Dicke im Bereich von etwa 300 Å bis 1000 Å
aufweist.
5. Verfahren nach Anspruch 1, wobei die
Isolationszwischenschicht (108) eine Dicke im Bereich von
etwa 3000 Å bis 9000 Å aufweist und die zweite leitfähige
Schicht (112) eine Dicke im Bereich von etwa 3000 Å bis
7000 Å aufweist.
6. Verfahren nach Anspruch 1, welches ferner das
Planarisieren der Isolationszwischenschicht (108) umfaßt.
7. Verfahren nach Anspruch 1, wobei mindestens eines der
Kontaktlöcher (111a) mindestens zwei unterschiedliche
Kontaktbereiche freilegt.
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