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Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauelementes und hierbei speziell eines Kondensators desselben sowie auf ein dementsprechend gefertigtes Halbleiterbauelement mit Kondensator. Dabei kann es sich bei dem Kondensator speziell um einen solchen einer Speicherzelle eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM) handeln.
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Seit mehr als drei Jahrzehnten gibt es eine ständige Miniaturisierung der Abmessungen von Bauelementen, die für integrierte Schaltkreistechnologie verwendet werden. Mit steigender Chipdichte von Speicherzellen verringert sich das für einen Kondensator einer DRAM-Speicherzelle, d. h. einen entsprechenden Speicherknoten, verfügbare Gebiet.
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Für ein hohes Signal/Rausch-Verhältnis in einem Abtast- oder Leseverstärker wird eine relativ hohe Kapazität benötigt, ebenso wie zur Reduktion von durch Alfateilchen-Wechselwirkung verursachten strahlungsbedingten Fehlern. Es besteht daher der Wunsch nach einer Verringerung der Zellenabmessungen bei gleichzeitiger Erzielung einer hohen Kapazität, um auf diese Weise sowohl eine hohe Zellenintegration als auch einen zuverlässigen Betrieb zu erzielen.
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So ist es in der Halbleiterfertigungsindustrie beispielsweise allgemein bekannt, dass die Kapazität eines Zellenkondensators selbst im Gigabitbereich wenigstens 30 Femtofarad betragen sollte. Eine Methode zur Erhöhung der Kapazität bei gleichzeitiger Beibehaltung einer Speicherzellenintegration hoher Dichte richtet sich auf die Gestalt der Kondensatorelektrode. Bei dieser Vorgehensweise kann eine Polysiliciumschicht zur Realisierung der Kondensatorelektrode Vorsprünge, Rippen, Hohlräume etc. aufweisen, wobei versucht wird, die Kapazität zu erhöhen und ein kleines besetztes Gebiet auf der Substratoberfläche beizubehalten.
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Es ist bekannt und z. B. in der Patentschrift
US 5,278,091 A beschrieben, einen Kondensator über einer Bitleitung (COB) unter Verwendung einer halbkugelförmig gekörnten (HSG-)Polysiliciumschicht auf dem Speicherknoten mit einem erhöhten Oberflächengebiet zu bilden.
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Wenn jedoch die Chipdichte über den Gigabit-Skalenbereich hinaus anwächst und sich die minimale Elementabmessung bis hinunter zu einem Bereich von 0,1 μm verringert, ist es wahrscheinlich, dass ein Brückenproblem zwischen den benachbarten Speicherknoten von DRAM-Zellenkondensatoren auftritt. Darunter ist die Bildung einer Brücke zwischen den benachbarten Knoten zu verstehen, die bei der Fertigung von DRAMs hoher Dichte Doppelbit- und Vielfachbit-Ausfälle verursachen kann, weshalb es von entscheidender Bedeutung ist, das Brückenphänomen für die Implementierung eines gestapelten Kondensators zu lösen. Im Fall eines gestapelten Kondensators vom sogenannten Box-Typ kann das Brückenproblem dadurch gemindert werden, dass der Abstand zwischen den benachbarten Speicherknoten vergrößert wird. Das Anwachsen des Abstands zwischen benachbarten Speicherknoten resultiert jedoch in einer Verringerung der Zellenkapazität aufgrund einer Reduktion von Oberflächengebiet.
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Vor einiger Zeit wurde eine als ”konkave Struktur” bezeichnete Kondensatorstruktur in dem Bemühen vorgeschlagen, das oben erwähnte Brückenproblem zu lösen. Die konkave Struktur verwendet ein Opferoxid, um einen zylindrischen Kondensator zu implementieren. Ein Verfahren zur Herstellung des konkaven zylindrischen Kondensators ist in dem Aufsatz S. P. Sim et al., ”A New Planar Stacked Technology (PST) for Scaled and Embedded DRAMSs”, Technical Digest of International Electron Device Meeting (IEDM), 1996, Seite 597 beschrieben.
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Die 1A bis 1D, 2A und 2B veranschaulichen in schematischen Querschnittsansichten verschiedene Herstellungsschritte zur Realisierung eines herkömmlichen konkaven Zellenkondensators der in diesem Aufsatz beschriebenen Art. Wie daraus ersichtlich, beinhaltet dieses Herstellungsverfahren folgende Schritte: Bereitstellen einer Aktivierungsschicht 56 mit Isolationselementen 55, wobei letztere aktive Bereiche 53 definieren; Erzeugen eines Kontaktanschlusses 58 und Anordnen desselben dergestalt, dass er elektrisch mit den aktiven Bereichen 53 verbunden ist; Bereitstellen eines Isolationsfilms 54 über der Aktivierungsschicht 56 und Bedecken der Isolationselemente 55; Bilden von Speicherknoten 52 innerhalb des Isolationsfilms 54; Erzeugen eines Kontaktlochs 51 unter Verwendung einer Opferoxidschicht 50; Abscheiden einer Polysiliciumschicht 57, die als ein Speicherknoten dient; Füllen des Kontaktlochs 51 mit einem Schutzoxid 59; Durchführen einer chemisch-mechanischen Planarisierung (CMP) zur Zellenisolation; und Entfernen der Opferoxidschicht 50 und des Schutzoxids 59.
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Dieses herkömmliche Fertigungsverfahren leidet jedoch an einem Ablöse(”Lift-off”)-Problem bzgl. der Polysiliciumschicht. Dies liegt daran, dass nach dem CMP-Prozess gewisse Rückstände der Polysiliciumschicht auf der Oberfläche des Wafers verbleiben können.
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Die schematischen Querschnittsansichten der 2A und 2B veranschaulichen dieses Ablöseproblem der Polysiliciumschicht bei der herkömmlichen Technik. Wie daraus ersichtlich, verbleibt ein gewisser Rest 60 der Polysiliciumschicht 57 auf der Oberfläche der Opferoxidschicht 50, wenn das Kontaktloch 51 nicht vollständig offen ist. Dies wird auf dem Fachgebiet als ”nicht offen” bezeichnet, wegen des geringen Abstands zwischen den benachbarten Speicherknoten 52. Außerdem kann es sein, dass während des CMP-Prozesses einige Polysiliciumstücke 60 von der Polysiliciumschicht 57 abspringen und umherschweben. Dies kann einen Ausfall des Halbleiterbauelementes verursachen, wenn sich solche Polysiliciumstücke an die Oberfläche des Wafers anheften. Des weiteren kann während des Schrittes zur Bildung eines vergrabenen Kontaktes ein ähnliches ”nicht offen”-Problem auftreten, wenn bei relativ großer Stufenhöhe eine Justiermarke nicht vollständig geöffnet wird. In jedem Fall können sich somit umherschwebende Stücke oder Reste 60 des strukturierten Polysiliciums an die Oberfläche des Zellengebietes anheften, was dementsprechend einen Ausfall bei der Herstellung eines DRAM-Zellenkondensators hervorrufen kann.
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Die Offenlegungsschrift
JP 10-173147 A und die Patentschrift
US 5,837,577 A offenbaren Halbleiterbauelemente mit Kondensator, die jeweils ein Substrat, eine erste leitfähige Schicht zum elektrischen Verbinden mit dem Substrat, eine die Seitenwände der ersten leitfähigen Schicht umgebende zweite leitfähige Schicht, eine wenigstens an den Seitenwänden der zweiten leitfähigen Schicht gebildete erste dielektrische Schicht, eine zweite dielektrische Schicht auf der Oberfläche der ersten leitfähigen Schicht mit Ausnahme der äußeren Seitenwände der ersten leitfähigen Schicht und eine dritte leitfähige Schicht auf der zweiten dielektrischen Schicht umfassen.
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Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelement-Herstellungsverfahrens, mit dem sich ein Kondensator unter weitgehender Vermeidung der oben erwähnten Brücken-, Ablöse- und ”nicht offen”-Probleme und des Problems umherschwebender Polysiliciumstücke mit relativ geringem Aufwand und ohne Fehljustierung zwischen Speicherknoten und Knotenkontakten bilden lässt, sowie eines dementsprechend gefertigten Halbleiterbauelementes zugrunde.
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Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelement-Herstellungsverfahrens mit den Merkmalen des Anspruchs 1 sowie eines Halbleiterbauelementes mit den Merkmalen des Anspruchs 12. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Das erfindungsgemäße Herstellungsverfahren ermöglicht die Bildung eines Zellenkondensators, bei dem eine untere Elektrodenstruktur und ein unterer Elektrodenkontakt gleichzeitig in einem einzigen Fotolithographieschritt gebildet werden können. In einer Ausführungsform der Erfindung wird eine obere Elektrode des Zellenkondensators vor einer unteren Elektrode gebildet. Als ein Resultat der Erfindung wird es moglich, einen konkaven Zellenkondensator ohne die herkömmlichen Brücken- und Ablöseprobleme zu realisieren.
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Mit der erfindungsgemäßen Herstellung eines Zellenkondensators kann ein Transistor mit Source- und Drain-Elektrode auf einem Halbleitersubstrat gebildet und auf dem Source-/Drainbereich des Transistors ein Anschluss für eine Bitleitung gebildet werden. Dann kann auf dem Bitleitungsanschluß und über dem Transistor eine erste dielektrische Zwischenschicht aufgebracht werden, durch die anschließend eine Bitleitungsstruktur gebildet werden kann, um den Anschluss mit der Bitleitung elektrisch zu verbinden. Danach kann auf der ersten dielektrischen Zwischenschicht und der Bitleitungsstruktur eine zweite dielektrische Zwischenschicht aufgebracht werden. Durch die erste und die zweite dielektrische Zwischenschicht kann ein Kontaktanschluss für die untere Elektrode eines Zellenkondensators erzeugt werden, um den Source-/Drainbereich elektrisch anzuschließen. Auf dem Kontaktanschluss und der zweiten dielektrischen Zwischenschicht kann eine dritte dielektrische Zwischenschicht gebildet werden. Dann können nacheinander auf der dritten dielektrischen Zwischenschicht eine erste leitfähige Schicht und eine vierte dielektrische Zwischenschicht aufgebracht werden. Die vierte dielektrische Zwischenschicht wird dann durch Aufschleudern mit einer Fotoresistschicht beschichtet, wonach letztere strukturiert wird. Danach wird unter Verwendung der strukturierten Fotoresistschicht als Maske die vierte dielektrische Zwischenschicht geätzt, um ein Fenster zu öffnen. Nach Entfernung der Fotoresistschicht wird das Fenster durch Nassätzen der vierten dielektrischen Zwischenschicht vergrößert. Der Zweck des Nassätzschrittes besteht darin, das Oberflächengebiet der unteren Elektrode zu vergroßern. Nun wird durch einen Schritt des Atzens der ersten leitfähigen Schicht, die zur Bereitstellung der oberen Elektrode des Zellenkondensators dient, ein Graben für die untere Elektrode erzeugt. Bevorzugt wird die verbleibende erste leitfähige Schicht, soweit sie im vorangegangenen Ätzschritt nicht entfernt wurde, als eine obere Elektrode des Zellenkondensators verwendet. Dementsprechend werden die Grabenstrukturen für die untere Elektrode und die obere Elektrode in einem einzigen Fotolithographieschritt gleichzeitig gebildet.
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Der Herstellungsprozess kann des weiteren die Bildung eines dünnen Kondensator-Dielektrikums auf der Innenseite des Grabenkondensators und die Abscheidung einer zweiten leitfähigen Schicht auf dem dünnen Kondensator-Dielektrikum zur Erzeugung eines Abstandshalters beinhalten. Vorzugsweise besteht die zweite leitfähige Schicht aus Titannitrid oder aus einer gestapelten Schicht von Titannitrid und dotiertem Polysilicium. Die zweite leitfähige Schicht wird dann zur Erzeugung eines Abstandshalters an den Seitenwänden des Grabens anisotrop geätzt. Der Abstandshalter wird als Maske zum Öffnen einer Kontaktöffnung verwendet, welche den darunter liegenden Kontaktanschluß durch Ätzen des Kondensator-Dielektrikums und der zweiten dielektrischen Zwischenschicht freilegt. Vorzugsweise wird die Kontaktöffnung in selbstjustierter Weise gebildet. Dann wird eine dritte leitfähige Schicht in der Kontaktöffnung derart abgeschieden, dass der Graben und die Kontaktöffnung mit der dritten leitfähigen Schicht vollständig gefüllt werden. Schließlich wird die dritte leitfähige Schicht zur Vervollständigung des Zellenkondensators unter Verwendung der vierten dielektrischen Zwischenschicht als Stoppschicht geätzt. In diesem Fall verhindert die vierte dielektrische Zwischenschicht einen elektrischen Kurzschluss zwischen der oberen und der unteren Elektrode.
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In einer bevorzugten Ausführungsform der Erfindung wird des weiteren auf der vierten dielektrischen Zwischenschicht eine Siliciumoxinitridschicht als Antireflexbeschichtung ARC) gebildet. Im Fall der Verwendung einer ARC-Schicht beinhaltet das Herstellungsverfahren für einen Graben für die untere Elektrode die Schritte der Bildung einer ARC-Schicht auf der vierten dielektrischen Zwischenschicht, der Bildung einer Photoresistschicht auf der ARC-Schicht, der Erzeugung einer Kontaktöffnung durch einen Schritt des Ätzens der ARC-Schicht und des anschließenden Entfernens der Photoresistschicht und Strukturierens der vierten dielektrischen Zwischenschicht durch Nassätzen unter Verwendung der ARC-Schicht als Maske. Die vierte dielektrische Zwischenschicht wird in seitlicher Richtung der Kontaktöffnung geätzt, und eine erste Öffnung zur Bereitstellung eines Grabens für die untere Elektrode des Zellenkondensators wird durch Ätzen der ersten leitfähigen Schicht erzeugt.
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Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
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1A bis 1D schematische Querschnittsansichten eines Halbleiterbauelementes in verschiedenen Stufen während der Herstellung eines zylindrischen Zellenkondensators nach einer der Anmelderin bekannten, herkömmlichen Technik,
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2A und 2B schematische Querschnittsansichten entsprechend den
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1A bis 1D zur Veranschaulichung eines während der Entfernung eines Opferoxids bei der herkömmlichen Technik auftretenden Ablöse-Problems,
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3 eine schematische Layoutansicht eines Teils eines Wafers nach der Bildung eines Kontaktanschlusses für eine untere Kondensatorelektrode für ein erfindungsgemäßes Verfahren,
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4 eine schematische Layoutansicht entsprechend 3 nach der Strukturierung einer oberen Elektrode und eines Kontaktanschlusses für die untere Elektrode nach dem erfindungsgemäßen Verfahren,
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5A eine schematische Schnittansicht längs der Linie A-A' von
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3 nach Bildung eines Nitrid-Abstandshalters auf einer Bitleitung nach dem erfindungsgemäßen Verfahren,
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5B eine schematische Schnittansicht längs der Linie B-B' von 3 nach Bildung eines Bitleitungskontakts beim erfindungsgemäßen Verfahren,
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6A und 6B schematische Schnittansichten längs der Linie A-A bzw.
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B-B' von 3 nach Bildung einer Nitrid- und Oxidschicht auf einem Kontaktanschluss eines Speicherknotens nach dem erfindungsgemäßen Herstellungsverfahren,
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7 bis 10 schematische Querschnittsansichten längs der Linie A-A' von 4 zur Veranschaulichung weiterer Schritte zur Herstellung eines Zellenkondensators (keine Ausführungsform der Erfindung) und
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11 bis 16 schematische Schnittansichten längs der Linie A-A' von
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4 zur Veranschaulichung weiterer Schritte zur Herstellung des Zellenkondensators nach einer Realisierung des erfindungsgemäßen Verfahrens.
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3 veranschaulicht in einer entsprechenden Schnittansicht das Layout eines Teils eines Wafers nach Bildung eines Kontaktanschlusses für eine untere Kondensatorelektrode im Rahmen eines erfindungsgemäßen Halbleiterbauelement-Herstellungsverfahrens. Wie aus 3 ersichtlich, werden auf einem Halbleitersubstrat mehrere aktive Bereiche 102 gebildet. Die aktiven Bereiche 102 werden durch Isolationsbereiche elektrisch isoliert. Mehrere Wortleitungen 106 sind parallel über die aktiven Bereiche 102 hinweg gebildet. Des weiteren sind mehrere Bitleitungen 118 parallel über den Wortleitungen 106 zwischen den aktiven Bereichen 102 gebildet. Jede Bitleitung 118 ist elektrisch von der jeweiligen Wortleitung 106 durch eine zweite Isolationsschicht isoliert, während sie über einen Bitleitungskontakt 116 und einen Bitleitungs-Kontaktanschluss 112 elektrisch mit dem aktiven Bereich 102 verbunden ist. Ein Kontaktanschluss 122 für die untere Elektrode ist, wie nachfolgend erläutert, durch eine erste, zweite und dritte dielektrische Zwischenschicht elektrisch mit dem aktiven Bereich 102 verbunden.
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4 zeigt schematisch das entsprechende Layout des Wafers nach Strukturierung einer oberen Elektrode und eines Kontaktanschlusses für die untere Elektrode im Rahmen des erfindungsgemäßen Herstellungsverfahrens. Wie aus 4 ersichtlich, ist ein Kontaktfenster für die untere Elektrode von einer Struktur 132 für die obere Elektrode umgeben. Die Struktur 132 für die obere Elektrode und das Kontaktfenster für die untere Elektrode 144 werden bevorzugt in einem einzigen Maskenschritt hergestellt. Das Kontaktfenster für die untere Elektrode 144, das in Zwischenräumen der Struktur 132 für die oberen Elektroden gebildet wird, ist parallel zur jeweiligen Bitleitung 118 auf einem Kontaktanschluss 142 für die untere Elektrode 144 angeordnet.
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Unter Bezugnahme auf die 5A und 5B sowie 6A und 6B wird nun im Detail das Verfahren zur Herstellung der in 3 gezeigten Struktur anhand entsprechender schematischer Schnittansichten längs der Linie A-A', d. h. der Wortleitungsrichtung, bzw. der Linie B-B', d. h. der Bitleitungsrichtung, von 3 erlautert.
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Wie aus den 5A, 6A und 5B, 6B ersichtlich, ist ein Bauelement-Isolationsbereich 104 unter Verwendung einer Technik flacher Grabenisolation (STI) implementiert. Mehrere aktive Bereiche 102 werden durch Isolationselemente 104 definiert. Eine Muldenimplantation gefolgt von einer VT-Steuerungsimplantation werden nach herkömmlichen Vorgehensweisen ausgeführt. Über den aktiven Bereich hinweg wird eine Wortleitung gebildet, die insbesondere als Transistor-Gateelektrode 106 fungiert. Der zugehörige Transistor umfasst ein nicht gezeigtes Gateoxid, die Gateelektrode 106a, 106b, eine harte Maske 106c sowie nicht gezeigte Source-/Drainbereiche.
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Bevorzugt kann gemäß dem erfindungsgemäßen Verfahren die Gateelektrode durch eine gestapelte Struktur aus Polysilicium 106a und einem Metallsilicid 106b realisiert sein. Die harte Maske 106c, die vorzugsweise durch eine Siliciumnitridschicht realisiert sein kann, fungiert als Schutzmittel für die Gateelektrode des Transistors.
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Wie sich aus den 5A, 6A und 5B, 6B weiter ergibt, wird eine erste dielektrische Zwischenschicht 110 derart abgeschieden, dass der Zwischenraum zwischen den gebildeten Transistoren 106 vollständig gefüllt wird. Ein Trägeranschluß 112 für die Bitleitung wird gebildet, um die Prozeßtoleranz zu erhöhen. Eine nicht gezeigte Photoresistschicht wird auf der ersten dielektrischen Zwischenschicht 110 erzeugt und dann strukturiert. Die strukturierte Photoresistschicht fungiert während eines Schrittes zum Ätzen der ersten dielektrischen Zwischenschicht zwecks Freilegung der Source-/Drainbereiche des Transistors als Maske. Die dadurch freigelegte Oberfläche der Source-/Drainbereiche wird dann mit einem leitfähigen Material gefüllt, so dass der leitfähige Anschluß gebildet wird, hier als Kontaktanschluß für die Bitleitung bezeichnet.
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Im Anschluß daran wird auf dem Wafer eine zweite dielektrische Zwischenschicht 114 abgeschieden, und ein Bitleitungskontaktloch 116 wird erzeugt, um den Kontaktanschluß 112 für die Bitleitung freizulegen. Des weiteren werden auf der zweiten dielektrischen Zwischenschicht 114 mehrere Bitleitungen 118 gebildet, die sich parallel über den jeweiligen Transistor 106 hinweg erstrecken. Die Bitleitungsstruktur 118 ist über den Bitleitungskontakt 116 in der zweiten dielektrischen Zwischenschicht 114 elektrisch mit dem darunterliegenden Kontaktanschluß 112 verbunden. Wie weiter aus den 6A und 6B ersichtlich, beinhaltet die Bitleitungsstruktur 118 eine leitfähige Schicht 118a und eine Schutzschicht 118b.
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Bei einem bevorzugten Ausführungsbeispiel der Erfindung ist die leitfähige Schicht 118a von einer Titannitrid- oder einer Wolframschicht gebildet. Die schützende Isolationsschicht 118b ist von einer Siliciumnitridschicht gebildet, die während eines Ätzschrittes zur Erzeugung eines selbstjustierten Kontaktes für die untere Elektrode als selektive Maske fungiert, da sie gegenüber der dritten dielektrischen Zwischenschicht 120 eine ausgezeichnete Ätzselektivität aufweist.
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Nach Bildung der Bitleitungsstruktur 118 wird auf der nicht gezeigten Oberfläche ein isolierender Siliciumdioxidfilm abgeschieden, gefolgt von einem chemisch-mechanischen Polieren (CMP) zur Stufenplanarisation des isolierenden Siliciumdioxidfilms. Danach wird eine aus einer Siliciumnitridschicht 120a und einer Siliciumoxidschicht 120b bestehende, dritte dielektrische Zwischenschicht abgeschieden und dann derart strukturiert, dass der aktive Bereich des jeweiligen Transistors 106 freigelegt wird, um einen Kontaktanschluß für die untere Elektrode zu erzeugen. Zur Bildung dieses Kontaktanschlusses 122 wird das zugehörige leitfähige Material, z. B. dotiertes Polysilicium auf der dritten dielekrischen Zwischenschicht 10 abgeschieden und dann durch einen CMP-Schritt oder einen Rückätzprozess planarisiert.
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Die anschließenden Prozessschritte beinhalten weitere charakteristische Merkmale der Erfindung. Die 7 bis 10 illustrieren in schematischen Querschnittsansichten verschiedene Prozessstadien eines der Erläuterung dienenden Verfahrens (keine Ausführungsform der Erfindung), während die 11 bis 16 der detaillierten Erläuterung einer bevorzugten Ausführungsform der Erfindung dienen.
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Ein wesentliches Merkmal der Erfindung besteht darin, dass die obere Elektrode vor der Erzeugung der unteren Elektrode gebildet wird. Ein weiteres charakteristisches Merkmal der Erfindung besteht darin, dass die Struktur für die obere Elektrode, der Graben für die untere Elektrode und die untere Elektrodenstruktur gleichzeitig unter Verwendung eines einzigen Photolithographieschrittes hergestellt werden.
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Die 7 bis 10 veranschaulichen die entsprechenden, verschiedenen Prozessschritte nach den zu den 5A bis 6B beschriebenen Schritten anhand schematischer Schnittansichten längs der Linie A-A' von 4. Wie daraus ersichtlich, wird auf dem Kontaktanschluss 122 für die obere Elektrode und auf der dritten dielektrischen Zwischenschicht 120 ein vierter Isolationsfilm 124 gebildet. Auf den vierten Isolationsfilm 124 wird eine leitfähige Schicht 126 für die obere Kondensatorelektrode aufgebracht. Die Dicke dieser leitfähigen Schicht 126 bestimmt die Höhe der unteren Elektrode eines Zellenkondensators, wodurch die Höhe der Kapazität des Kondensators festgelegt wird. Die leitfähige Schicht 126 ist durch eine dotierte Polysiliciumschicht realisiert. Danach wird auf der leitfähigen Schicht 126 ein fünfter Isolationsfilm 128 abgeschieden, um die untere Elektrode des Zellenkondensators zu isolieren. Auf dieser fünften dielektrischen Zwischenschicht 128 wird eine Photoresiststruktur 130 erzeugt, um die obere Elektrode des Zellenkondensators zu bilden. Wie aus 4 zu erkennen, wird die obere Elektrodenstruktur 132 durch Ätzen der fünften dielektrischen Zwischenschicht 128 und der leitfähigen Schicht 126 unter Verwendung der strukturierten Photoresistschicht 130 als Maske erzeugt. Gleichzeitig wird in einer selbstjustierten Weise ein Graben 134 zu dem Kontaktanschluss 122 für die untere Elektrode gebildet.
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In einer bevorzugten Variante wird auf der Oberfläche der oberen Elektrode 132 eine Schicht mit halbkugelförmiger Körnung (HSG) gebildet, um das effektive Oberflächengebiet des Zellenkondensators zu erhöhen. Da die Kapazität des Zellenkondensators eine Abhängigkeit von der Oberflächengröße der unteren Elektrode zeigt, ist es wünschenswert, die Abmessung der Grabenöffnung zu erhöhen. Vorzugsweise kann die Abmessung der Grabenöffnung dadurch erhöht werden, dass die geöffnete Oxidschicht 128 nach Entfernung der Photoresistschicht 130 isotrop geätzt wird. Wenn die leitfähige Schicht 126 unter Verwendung der aufgeweiteten Öffnung als Maske anisotrop geätzt wird, kann ein relativ größerer Graben gebildet werden, verglichen mit der Abmessung der durch das strukturierte Photoresist definierten Öffnung. Die z. B. durch einen entsprechenden Nassätzschritt aufgeweitete Grabenöffnung hat eine entschärfende Wirkung auf die Entwurfsregel für den Photolithographieschritt.
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Auf der fünften dielektrischen Zwischenschicht 128 kann vorzugsweise eine ARC-Schicht gebildet werden. Eine bevorzugte Ausführungsform für die ARC-Schicht ist eine Siliciumoxinitrid(SiON)-Schicht. Die Siliciumoxinitridschicht fungiert als Maske für die Oxidschicht 128 während des Nassätzschrittes und hilft dabei, nur die Seiten der Oxidschicht 128 zu ätzen.
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Anschließend wird auf der strukturierten oberen Elektrode ein dielektrischer Film 136 für den Kondensator gebildet. An den Seitenwänden der oberen Elektrode, d. h. den Seitenwänden des Grabens, wird ein leitfähiger Abstandshalter durch anisotropes Ätzen der leitfähigen Schichten 138 und 140 für die untere Elektrode sowie des dielektrischen Kondensatorfilms 136 erzeugt. Die leitfähigen Schichten 138 und 140 können vorzugsweise von einer gestapelten Struktur aus einer Titannitridschicht 138 und einer dotierten Polysiliciumschicht 140 realisiert sein. Die Dicke der Titannitridschicht 138 kann im Bereich zwischen 5 nm und 100 nm liegen. In einem anderen erfindungsgemäßen Ausführungsbeispiel kann die Titannitridschicht 138 allein als die leitfähige Schicht für die untere Elektrode verwendet werden.
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Wie in 9 dargestellt, wird ein Kontaktloch 142 für die untere Elektrode gebildet, um den Kontaktanschluss 122 freizulegen, und zwar durch Ätzen des vierten Isolationsfilms 124, welcher die Bodenschicht des Grabens 134 darstellt, mit der leitfähigen Abstandshaltermaske. In diesem Fall wird das Kontaktloch 142 für die untere Elektrode zu dem Graben 134 selbstjustiert gebildet. Danach wird eine leitfähige Schicht derart abgeschieden, dass der Graben 134 vollständig mit dieser gefüllt wird. Dann wird die untere Elektrode für jeden Zellenkondensator durch einen Ätzschritt der fünften dielektrischen Zwischenschicht unter Verwendung eines Rückätz- oder CMP-Prozesses separiert. Die fünfte dielektrische Zwischenschicht 128 kann vollständig entfernt werden. Es kann aber alternativ auch vorgesehen sein, die fünfte dielektrische Zwischenschicht 128 durch den oben erwähnten Rückätz- oder CMP-Prozess nur teilweise zu entfernen. Die leitfähige Schicht für die untere Elektrode kann durch eine dotierte Polysiliciumschicht realisiert sein.
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Wie in 10 dargestellt, beinhaltet der hergestellte Zellenkondensator eine zwischen den unteren Elektroden vergrabene obere Elektrode.
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Die Isolation zwischen den oberen und unteren Elektroden kann durch die fünfte dielektrische Zwischenschicht 128 auf der oberen Elektrode realisiert sein. Der Graben für die untere Elektrode wird gleichzeitig mit der oberen Elektrodenstruktur gebildet. Des weiteren kann die Anzahl von lithographischen Prozessschritten reduziert werden, da die Polysiliciumschicht der unteren Elektrode elektrisch über den Graben mit dem Kontaktanschluss der unteren Elektrode verbunden ist. Mit anderen Worten können drei zusätzliche Lithographieschritte, die bei der herkömmlichen Technik für den unteren Elektrodenkontakt, die untere Elektrode und die obere Elektrode benötigt werden, auf einen einzigen Prozessschritt reduziert werden. Zudem kann die untere Elektrode selbstjustiert zum unteren Elektrodenkontakt realisiert werden.
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Die 11 bis 16 veranschaulichen anhand entsprechender schematischer Querschnittsansichten längs der Linie A-A' von 4 verschiedene Prozessschritte im Anschluss an die in den 5 und 6 dargestellten Schritte gemäß einer Realisierung der Erfindung.
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Wie aus 11 ersichtlich, wird zuerst der Isolationsbereich 104 zur Festlegung des aktiven Bereiches im Zellenfeld gebildet und selbiger dann einer Ionenimplantation zur verbesserten Definition und anschließenden VT-Steuerung unterworfen. Danach wird ein Transistor mit einer Gateelektrode 106a und 106b sowie einem Gate-Abstandshalter 106c entsprechend 5B gebildet, wonach ein Isolationsfilm 110 abgeschieden wird. Zur Erhöhung der Prozesstoleranz wird ein Kontaktanschluss für die Bitleitung erzeugt. Nach Abscheidung des Isolationsfilms 114 auf dem Wafer wird auf dem Kontaktinselanschluss der Bitleitungskontakt erzeugt. Zur Festlegung der Bitleitung wird eine leitfähige Schicht aufgebracht, z. B. eine gestapelte Schicht aus Titannitrid und Wolfram. Nach der Festlegung der Bitleitung wird eine Siliciumnitridschicht gebildet, um sie als eine selbstjustierte Maske während der Erzeugung des Kontaktanschlusses für den Speicherknoten zu verwenden. Daraufhin wird auf der Bitleitung 118 eine Siliciumoxidschicht abgeschieden.
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Nach dem Planarisierungsprozess durch CMP oder einen Rückätzvorgang werden nacheinander eine Siliciumnitridschicht und eine Siliciumoxidschicht abgeschieden. Der aktive Bereich wird dann freigelegt, um einen Kontaktanschluss für den Speicherknoten zu bilden. Anschließende Prozessschritte gemäß der bevorzugten Realisierung der Erfindung werden nun im Detail unter Bezugnahme auf die zugehörigen 11 bis 16 erläutert.
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Bezugnehmend auf 11 wird auf dem Kontaktanschluss 122 ein erster Isolationsfilm 124 abgeschieden. Als bevorzugte Realisierung für den ersten Isolationsfilm kann eine Siliciumoxidschicht verwendet werden. Nach Abscheidung des ersten Isolationsfilms 124 wird eine erste leitfähige Schicht 201 für einen als obere Elektrode des Kondensators fungierenden Plattenknoten gebildet. Auf der ersten leitfähigen Schicht 201 wird dann eine zweite Isolationsschicht 202 aufgebracht. Die zweite Isolationsschicht kann eine Siliciumnitridschicht sein. in einer bevorzugten Ausführungsform ist die erste leitfähige Schicht 201 eine dotierte Polysiliciumschicht. Dann wird durch Ätzen der ersten leitfähigen Schicht 201 und der zweiten Isolationsschicht 202 ein erstes Fenster 240 erzeugt, um eine Speicherknotenstruktur zu bilden.
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In einer bevorzugten Ausführungsform kann auf der Oberfläche der ersten leitfähigen Schicht 201 eine halbkugelförmige Körnung (HSG) gebildet werden. Es sei erwähnt, dass die in 11 gezeigte erste Isolationsschicht 124 der vierten dielektrische Zwischenschicht im Beispiel gemäß 8 entspricht. Zur einfacheren Erläuterung des erfindungsgemäßen Ausführungsbeispiels sei sie jedoch hier als eine erste Isolationsschicht bezeichnet. Analog entsprechen die leitfähige Schicht 201, die zweite Isolationsschicht 202 und das erste Fenster 240 von 11 der oberen Elektrodenstruktur 132, der fünften dielektrischen Zwischenschicht 128 bzw. dem Graben 134 für die untere Elektrode gemäß 8.
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Gemäß der Ausführungsform der Erfindung kann der Prozess zur Vergrößerung der Abmessung des Fensters zur Anwendung kommen. Beispielsweise wird nach Bildung einer Öffnung durch anisotropes Ätzen der zweiten Isolationsschicht 202 ein Nassätzschritt zum Ätzen der zweiten Isolationsschicht 202 durchgeführt, um die Abmessung der Öffnung zu vergrößern. Außerdem kann eine HRC-Schicht auf die zweite Isolationsschicht 202 aufgebracht werden.
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Bezugnehmend auf 12 ist dort ein Abstandshalter gezeigt, der eine erste Kondensator-Dielektrikumschicht 203 aufweist. Eine zweite leitfähige Schicht 204 ist an den Seitenwänden der leitfähigen Schicht 201 gebildet und fungiert als eine erste Platte. Durch anisotropes Ätzen der ersten Kondensator-Dielektrikumschicht 203 und der zweiten leitfähigen Schicht 204 wird eine zylindrische Struktur erzeugt. Die zweite leitfähige Schicht 204 kann entweder aus dotiertem Polysilicium oder aus einer Kombination von Titannitrid und Polysilicium bestehen und wird als ein erster Speicherknotenkontakt verwendet. Anschließend wird ein zweites Fenster geöffnet, um den Kontaktanschluss für den Speicherknoten freizulegen, indem die erste Isolationsschicht 124 unter Verwendung einer Abstandshaltermaske geätzt wird, welche die erste Kondensator-Dielektrikumschicht 203 und den ersten Speicherknotenkontakt 204 umfasst.
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Bezugnehmend auf 13 ist dort eine dritte leitfähige Schicht 205 gezeigt, die auf dem freigelegten Kontaktanschluss 122 und dem ersten Speicherknotenkontakt 204 gebildet ist, um auf diese Weise einen zweiten Speicherknoten zu bilden, der elektrisch mit dem Kontaktanschluss 122 verbunden ist. Die dritte leitfähige Schicht 205 kann eine dotierte Polysiliciumschicht sein.
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Bezugnehmend auf 14 ist dort eine dritte Isolationsschicht 230 gezeigt, die so abgeschieden ist, dass sie das erste Fenster auf dem zweiten Speicherknoten 205 vollständig füllt. Nach Aufbringen der dritten Isolationsschicht 230 wird durch einen CMP- oder einen Zurückätzprozess eine Knotentrennung durchgeführt. Die dritte Isolationsschicht 230 sollte eine gute Stufenbedeckung aufweisen. Die Knotentrennung kann zudem durch entweder partielles oder vollständiges Ätzen der zweiten Isolationsschicht 202 realisiert werden.
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Bezugnehmend auf 15 ist dort ein zweites Kondensator-Dielektrikum 206 gezeigt, das nach Entfernen der dritten Isolationsschicht 230 auf dem zweiten Speicherknotenkontakt 205 gebildet wird. Da die Speicherknoten durch die leitfähige Schicht 201 verbunden werden, wird hier das bei der herkömmlichen Technik auftretende Ablöseproblem nicht beobachtet. Wie aus 15 weiter ersichtlich, wird eine vierte leitfähige Schicht 207 gebildet, um als eine zweite Platte auf dem zweiten Kondensator-Dielektrikum 206 zu fungieren. Die vierte leitfähige Schicht 207 kann aus dotiertem Polysilicium bestehen.
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Bezugnehmend auf 16 sind dort eine erste Platte 201 und eine zweite Platte 207 gezeigt, die durch Bilden eines ersten Plattenkontakts 209 und eines zweiten Plattenkontakts 211 nach Abscheiden eines Isolationsfilms 208 auf der zweiten Platte 207 elektrisch verbunden sind.
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Demgemäß verwendet das vorteilhafte Ausführungsbeispiel der Erfindung die Innenseite und die Außenseite eines Zylinders durch Bilden einer ersten Kondensator-Dielektrikumschicht 203 an der Innenseite und einer zweiten Kondensator-Dielektrikumschicht 206 an der Außenseite der Speicherknoten 204 und 205.
