JP2009016596A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体装置を微細化でき、コンタクトプラグと導電部材との接触面積を十分に確保でき、コンタクト抵抗を十分に下げて、接続部分における電流の集中を低減できるとともに、導電部材を形成する際に、導電部材がコンタクトプラグを踏外すことを防止できるＤＲＡＭ型キャパシタを有する半導体装置を提供する。
【解決手段】第１層間絶縁膜３１よりも下に配置された第１導電部材２と電気的に接続されたコンタクトプラグ１２と、第１層間絶縁膜３１上に設けられ、コンタクトプラグ１２と電気的に接続された第２導電部材１６とを有し、コンタクトプラグ１２は、小径部１２ａと、小径部１２ａ上に配置された大径部１２ｂとを有し、大径部１２ｂの外径Ｄ１が、小径部１２ａの外径Ｄ２よりも大きく、大径部１２ｂの面積が、第２導電部材１６と大径部１２ｂとの接続面１６ｂの面積よりも平面視で大きい半導体装置とする。
【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）型のキャパシタを有する半導体装置に好ましく適用される半導体装置及び半導体装置の製造方法に関する。

ＤＲＡＭ等のメモリセルは、選択用トランジスタとキャパシタとから成るが、微細加工技術の進展によるメモリセルの微細化に伴いキャパシタの電荷蓄積量の減少が問題となってきた。この問題を解決するため、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造を採用し、コップ型のキャパシタをビット線上に形成することで、キャパシタの高さを大きく取れるようにし、キャパシタ電極の面積を増加させている。

図８は、従来の半導体装置の断面構造の一部を説明するための図であって、ゲート配線の平行方向の断面図である。図８において、符号１は酸化シリコン膜などからなるゲート層間絶縁膜を示し、符号２はポリシリコンなどからなるセルコンタクトプラグを示している。ゲート層間絶縁膜１の下には選択用のトランジスタ（図示せず）が形成されており、セルコンタクトプラグ２はトランジスタの不純物拡散層と電気的に接続されている。

また、ゲート層間絶縁膜１およびセルコンタクトプラグ２の上には、第１層間絶縁膜３１が形成されている。第１層間絶縁膜３１は、酸化シリコンからなるプラグ層間絶縁膜３と、プラグ層間絶縁膜３上に設けられた酸化シリコンからなるビット線層間絶縁膜８とからなる。プラグ層間絶縁膜３上には、複数のビット線５１が形成されている。ビット線５１は、窒化タングステン膜５と、タングステン膜などの金属膜６とからなるものであり、それぞれシリコン窒化膜からなるビット線絶縁膜７に覆われている。また、セルコンタクトプラグ２と平面視で重なり合うビット線５１は、プラグ層間絶縁膜３を貫通して設けられた金属などからなるビットコンタクトプラグ４により、セルコンタクトプラグ２と電気的に接続されている。

また、図８において、符号１１２はポリシリコンなどからなる容量コンタクトプラグを示している。容量コンタクトプラグ１１２は、第１層間絶縁膜３１を貫通して設けられている。また、容量コンタクトプラグ１１２は、セルコンタクトプラグ２を介してゲート層間絶縁膜１よりも下に配置されたトランジスタ（図示せず）の不純物拡散層と電気的に接続されている。

また、第１層間絶縁膜３１の上には、窒化シリコン膜１３と酸化シリコン膜１４とからなる第２層間絶縁膜４１が設けられている。また、図８において、符号１１９はキャパシタを示している。キャパシタ１１９は、下部電極１１６と容量絶縁膜１７と上部電極１８とからなり、第２層間絶縁膜４１を貫通して形成されている。下部電極１１６は、図８に示すように、シリンダ１５の底面及び側面を覆ってコップ状の形状に形成されている。下部電極１１６は、ポリシリコンや窒化チタン膜などからなるものであり、容量コンタクトプラグ１１２と電気的に接続されている。そして、図８に示すように、容量コンタクトプラグ１１２の上部１１２ａの側面および上面が、下部電極１１６に覆われており、下部電極１１６の底壁１１６ａに容量コンタクトプラグ１１２の上部１１２ａが嵌め込まれることにように食い込んでいる。また、容量絶縁膜１７は、上部電極１８と下部電極１１６との間に形成されている。

図８に示す従来の半導体装置において、容量コンタクトプラグ１１２を形成する場合には、隣接するビット線５１間に容量コンタクトプラグ１１２を形成するための容量コンタクトホールを形成する。容量コンタクトホールの形成には、一般に、酸化シリコンからなるビット線層間絶縁膜８とシリコン窒化膜からなるビット線絶縁膜７とのエッチング選択比を利用してエッチングを行うＳＡＣ（Ｓｅｌｆａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ；自己整合コンタクト）エッチング技術が使われている。

しかし、半導体装置のさらなる微細化や薄膜化に伴って、容量コンタクトホールの形成にＳＡＣエッチングを用いることが困難になってきており、容量コンタクトプラグ１１２とビット線５１とのショートマージンを確保するため、容量コンタクトプラグ１１２の径を縮小して、非ＳＡＣで容量コンタクトプラグ１１２を形成するようになってきた。

また、半導体装置の微細化や薄膜化に伴って、キャパシタ１１９の下部電極１１６の面積を増加させるために、キャパシタ１１９の高さを高くしていくと、シリンダ１５のアスペクト比（高さ/ホール径）が大きくなって、シリンダ１５のトップ径（開口部径）に対するボトム径（底面径）の大きさが小さくなる。このため、容量コンタクトプラグ１１２と電気的に接続されるキャパシタ１１９の下部電極１１６の底面の面積が小さくなってきている。
このように、容量コンタクトプラグ１１２の径も下部電極１１６の底面の面積も小さくなってきており、容量コンタクトプラグ１１２と下部電極１１６との接触面積が減少してきている。

また、半導体装置として、セルトランジスタの不純物拡散層と、キャパシタ下部電極とを、Ｔ字型の形状を有するコンタクトプラグで接続したものが知られている（例えば、特許文献１参照）。
また、半導体記憶装置として、ソース接続電極とデータ転送トランジスタのソースとの接続面に凹凸が設けられたものがある（例えば、特許文献２参照）。
さらに、半導体素子として、接続プラグが突出部を有し、突出部の上面と側面とがキャパシタの第１電極と接触しているものも知られている（例えば、特許文献３参照）。

また、半導体装置として、セルコンタクトとビットコンタクトとの間や、セルコンタクトとシリンダ型の蓄積容量下部電極との間にポリシリコンのパッドを設けたＤＲＡＭが知られている（例えば、特許文献４参照）。
また、半導体素子として、キャパシタの下部電極とプラグとを電気的にコンタクトするためのストレージノードコンタクトプラグの上部面積が下部面積よりも広いものがある（例えば、特許文献５参照）。
特開２００４−２０７６８１号公報 特開２００３−２８２７３４号公報 特開平１０−２９４４４１号公報 特開２００２−８３８８１号公報 特開２００５−１６７１８８号公報

しかしながら、上述した従来の技術を用いた場合であっても、半導体装置の微細化や薄膜化に伴って、キャパシタの下部電極と容量コンタクトプラグとの接触面積が減少してきているため、キャパシタの下部電極と容量コンタクトプラグとの接触面積の減少によるコンタクト抵抗の増加や、キャパシタの下部電極と容量コンタクトプラグとの接続部分における電流の集中によるリーク電流増加が、問題となっている。
また、キャパシタの下部電極と容量コンタクトプラグとの接触面積の減少に伴って、下部電極を形成する際の平面的な位置ずれにより容量コンタクトプラグ上に下部電極が形成されない状態、言い換えると、下部電極が容量コンタクトプラグを踏外した状態となってしまう場合があり、問題となっていた。

本発明はこのような事情に鑑みてなされたものであって、半導体装置を微細化することができ、しかもコンタクトプラグと、コンタクトプラグ上でコンタクトプラグと電気的に接続される導電部材との接触面積を十分に確保でき、コンタクト抵抗を十分に下げることができ、接続部分における電流の集中を低減できるとともに、導電部材を形成する際に、導電部材がコンタクトプラグを踏外すことを防止できる半導体装置およびその製造方法を提供することを目的とする。

本発明者は、上記問題を解決するために鋭意検討し、本発明を完成した。即ち、本発明は以下に関する。
本発明の半導体装置は、第１層間絶縁膜を貫通して設けられ、前記第１層間絶縁膜よりも下に配置された第１導電部材と電気的に接続されたコンタクトプラグと、前記第１層間絶縁膜上に設けられ、前記コンタクトプラグと電気的に接続された第２導電部材とを有し、前記コンタクトプラグは、小径部と、前記小径部上に配置された大径部とを有し、前記大径部の外径が、前記小径部の外径よりも大きく、前記大径部の面積が、前記第２導電部材と前記大径部との接続面の面積よりも平面視で大きいことを特徴とする。

上記半導体装置においては、前記第１層間絶縁膜は、プラグ層間絶縁膜と、前記プラグ層間絶縁膜上に設けられたビット線層間絶縁膜とからなり、前記プラグ層間絶縁膜と前記ビット線層間絶縁膜との間には、複数のビット線が形成されており、前記小径部が、隣接するビット線間に配置され、前記大径部が、隣接するビット線間の距離よりも大きい外形を有するものとすることができる。

また、上記半導体装置においては、前記ビット線は、ビット線絶縁膜に覆われたものであり、前記ビット線絶縁膜の少なくとも一部が、前記大径部と平面視で重なっていることを特徴とするものとすることができる。

また、上記半導体装置においては、前記大径部の上面に、前記コンタクトプラグと前記第２導電部材との接触面積を拡大する接触面積拡大穴が形成されているものとすることができる。

また、上記半導体装置においては、前記第１導電部材が、トランジスタの不純物拡散層と電気的に接続されたものであり、前記第２導電部材が、前記第１層間絶縁膜上に設けられた第２層間絶縁膜を貫通して設けられたキャパシタの下部電極であることを特徴とするものとすることができる。

また、本発明の半導体装置の製造方法は、上記のいずれかに記載の半導体装置の製造方法であって、前記第１層間絶縁膜上に、前記小径部の形成される小径部形成領域を露出して第１レジストマスクを形成する工程と、前記小径部形成領域の前記第１層間絶縁膜をエッチングして底面に第１導電部材が露出された第１容量コンタクトホールを形成する第１エッチング工程と、前記第１レジストマスクを除去する工程と、前記第１層間絶縁膜上の前記大径部の形成される大径部形成領域を露出して、前記第１層間絶縁膜上に第２レジストマスクを形成する工程と、前記大径部形成領域の前記第１層間絶縁膜をエッチングして第２容量コンタクトホールを形成する第２エッチング工程と、前記第２レジストマスクを除去する工程と、前記第１容量コンタクトホール内および前記第２容量コンタクトホール内に導電材料を充填して前記小径部および前記大径部を形成することにより、前記コンタクトプラグを形成する工程と、前記第１層間絶縁膜上および前記大径部上に前記第２層間絶縁膜を設け、前記大径部上に設けられた前記第２層間絶縁膜をエッチングすることにより、前記第２層間絶縁膜を貫通し、底面の少なくとも一部に前記大径部が露出され、前記底面の面積が前記大径部の面積よりも平面視で小さい接続穴を形成する第３エッチング工程と、前記底面に露出された前記大径部を前記コンタクトプラグとの接続面とする前記第２導電部材を形成する第２導電部材形成工程とを備えることを特徴とする。

上記の半導体装置の製造方法は、前記第１層間絶縁膜は、プラグ層間絶縁膜と、前記プラグ層間絶縁膜上に設けられたビット線層間絶縁膜とからなり、前記プラグ層間絶縁膜と前記ビット線層間絶縁膜との間には、複数のビット線が形成されており、前記第１エッチング工程において、前記第１容量コンタクトホールを隣接するビット線間に形成し、前記第２エッチング工程において、前記第２容量コンタクトホールを前記隣接するビット線間の距離よりも大きい外形となるように形成することを特徴とする方法とすることができる。

また、上記の半導体装置の製造方法は、前記ビット線が、ビット線絶縁膜に覆われたものであり、前記第２エッチング工程において、前記ビット線絶縁膜をエッチングストッパーとして前記第２容量コンタクトホールを形成する方法とすることができる。

また、上記の半導体装置の製造方法は、前記第３エッチング工程において、前記大径部の上面に、前記コンタクトプラグと前記第２導電部材との接触面積を拡大する接触面積拡大穴を形成し、前記第２導電部材形成工程において、前記接触面積拡大穴の内壁に沿って前記第２導電部材を形成する方法とすることができる。

また、上記の半導体装置の製造方法は、前記接続穴が、前記底面の内径を前記大径部の外径よりも小さくしてなるシリンダであり、前記第２導電部材形成工程において、前記シリンダの内面に沿ってキャパシタの下部電極となる前記第２導電部材を形成する方法とすることができる。

また、上記の半導体装置の製造方法は、前記第２レジストマスクを形成する工程において、前記第１容量コンタクトホール内に前記第２レジストマスクを形成する方法とすることができる。

本発明の半導体装置によれば、コンタクトプラグが、小径部と、前記小径部上に配置された大径部とを有し、前記大径部の外径が、前記小径部の外径よりも大きく、前記大径部の面積が、前記第２導電部材と前記大径部との接続面の面積よりも平面視で大きいものであるので、小径部の外径を小さくして半導体装置の微細化を達成することができる。
しかも、本発明の半導体装置によれば、コンタクトプラグの大径部が、前記小径部の外径よりも大きく、前記大径部の面積が、前記第２導電部材と前記大径部との接続面の面積よりも平面視で大きいものであるので、第２導電部材とコンタクトプラグとの接触面積を十分に確保することができ、第２導電部材とコンタクトプラグとのコンタクト抵抗を下げることができるとともに、第２導電部材とコンタクトプラグとの接続部分において電流の集中が生じにくく、電流の集中に起因するリーク電流増加を低減できる。

また、本発明の半導体装置によれば、コンタクトプラグの大径部の面積が、第２導電部材と前記大径部との接続面の面積よりも平面視で大きいものであるので、第２導電部材を形成する際に、第２導電部材がコンタクトプラグを踏外すことを防止できる。

本発明の半導体装置の製造方法では、第１層間絶縁膜上に、前記小径部の形成される小径部形成領域を露出して第１レジストマスクを形成する工程と、前記小径部形成領域の前記第１層間絶縁膜をエッチングして底面に第１導電部材が露出された第１容量コンタクトホールを形成する第１エッチング工程と、前記第１レジストマスクを除去する工程と、前記第１層間絶縁膜上の前記大径部の形成される大径部形成領域を露出して、前記第１層間絶縁膜上に第２レジストマスクを形成する工程と、前記大径部形成領域の前記第１層間絶縁膜をエッチングして第２容量コンタクトホールを形成する第２エッチング工程と、前記第２レジストマスクを除去する工程と、前記第１容量コンタクトホール内および前記第２容量コンタクトホール内に導電材料を充填して前記小径部および前記大径部を形成することにより、前記コンタクトプラグを形成する工程とを行なうことにより、小径部と、前記小径部上に配置された大径部とを有し、前記大径部の外径が、前記小径部の外径よりも大きく、前記大径部の面積が、前記第２導電部材と前記大径部との接続面の面積よりも平面視で大きいコンタクトプラグを形成できるので、小径部の外径を小さくすることにより半導体装置の微細化に対応することができる。

しかも、本発明の半導体装置の製造方法では、コンタクトプラグを形成する工程の後、第１層間絶縁膜上および前記大径部上に前記第２層間絶縁膜を設け、前記大径部上に設けられた前記第２層間絶縁膜をエッチングすることにより、前記第２層間絶縁膜を貫通し、底面の少なくとも一部に前記大径部が露出され、前記底面の面積が前記大径部の面積よりも平面視で小さい接続穴を形成する第３エッチング工程と、前記底面に露出された前記大径部を前記コンタクトプラグとの接続面とする前記第２導電部材を形成する第２導電部材形成工程とを行なうことで、第２導電部材とコンタクトプラグとの接触面積が十分に確保された半導体装置が得られる。
このように本発明の半導体装置の製造方法によれば、第２導電部材とコンタクトプラグとの接触面積を十分に確保することができるので、第２導電部材とコンタクトプラグとのコンタクト抵抗の低い半導体装置が得られるとともに、第２導電部材とコンタクトプラグとを容易に接触させることができ、第２導電部材を形成する際に、第２導電部材がコンタクトプラグを踏外すことを防止できる。

本発明の第１の実施形態である半導体装置及びその製造方法について、図１〜図７を用いて説明する。
図１は、本発明の半導体装置の断面構造を説明するための図であって、図１（ａ）はゲート配線の平行方向の断面図であり、図１（ｂ）は図１（ａ）の一部を拡大して示した拡大図である。なお、図１に示す半導体装置において、図８に示す従来の半導体装置と同一の部分には同一の符号を付し、その説明を省略する。

図１（ａ）において、符号２１はシリコン基板などからなる基板を示し、符号２２は基板２１上に形成された素子分離領域（ＳＴＩ）を示している。基板２１上には、ゲート電極２４と、ゲート酸化膜２５と、ソース２３ａ、２３ｃおよびドレイン２３ｂを構成する不純物拡散層２３とを備える選択用のトランジスタが形成されている。ゲート電極２４上には、ゲート電極２４を覆うように、酸化シリコン膜などからなるゲート層間絶縁膜１が形成されている。また、不純物拡散層２３上には、ゲート層間絶縁膜１を貫通してなるコンタクトホール内にポリシリコンなどの導電材料を充填してなるセルコンタクトプラグ２が形成されている。

また、図１に示す半導体装置は、図８に示す従来の半導体装置と、容量コンタクトプラグ（特許請求の範囲における「コンタクトプラグ」に相当する）の形状およびキャパシタの下部電極（第２導電部材）の形状が異なっている。図１（ａ）において、符号１２はポリシリコンなどの導電材料が充填されてなる容量コンタクトプラグを示している。容量コンタクトプラグ１２を構成する導電材料としては、窒化チタンやタングステンなどの金属材料を用いてもよい。容量コンタクトプラグ１２は、第１層間絶縁膜３１を貫通して設けられている。また、容量コンタクトプラグ１２は、第１層間絶縁膜３１の下層に配置されたゲート層間絶縁膜１の下層に配置されているトランジスタの不純物拡散層２３と、セルコンタクトプラグ２（第１導電部材）を介して電気的に接続されている。

図１（ａ）および図１（ｂ）に示すように、容量コンタクトプラグ１２は、小径部１２ａと、小径部１２ａ上に配置された大径部１２ｂとを有するものである。図１（ａ）に示すように、小径部１２ａは、隣接するビット線５１間に、ビット線絶縁膜７を介して配置されている。また、大径部１２ｂの側面１２ｃは、第１層間絶縁膜３１を構成するビット線層間絶縁膜８に埋め込まれている。大径部１２ｂにおいて、小径部１２ａの上端から外側に向かって張り出すように形成された張出部１２ｄの縁部は、ビット線絶縁膜７の上面に接して形成されており、ビット線絶縁膜７の一部が、大径部１２ｂと平面視で重なり合っている。また、大径部１２ｂの上面１２ｅは、ビット線層間絶縁膜８上に露出している。そして、図１（ｂ）に示すように、大径部１２ｂの上面１２ｅには、容量コンタクトプラグ１２と下部電極１６との接触面積を拡大する接触面積拡大穴１２ｆが形成されている。接触面積拡大穴１２ｆは、図１（ａ）に示すように、シリンダ１５の底面及び側面の一部を構成している。

また、図１（ａ）に示すように、大径部１２ｂの外径Ｄ１は、小径部１２ａの外径Ｄ２よりも大きく形成されているとともに、隣接するビット線５１間の距離Ｄ４よりも大きく形成されている。また、図１（ａ）および図１（ｂ）に示すように、大径部１２ｂの外径Ｄ１は、下部電極１６の底面の外径Ｄ３よりも大きくなっており、大径部１２ｂの面積が、下部電極１６と大径部１２ｂとの接続面１６ｂの面積よりも平面視で大きいものとされている。また、大径部１２ｂの外径Ｄ１は、隣接する大径部１２ｂ同士が接触しない程度の大きさとされている。さらに、下部電極１６の底面の外径Ｄ３は、目ズレを考慮しても、確実に完全に大径部１２ｂの外径Ｄ１の中に収まる程度に小さいものとされていることが好ましい。また、小径部１２ａの外径Ｄ２は、目ズレ等を考慮すると、隣接するビット線５１間の距離Ｄ４よりも４０ｎｍ以下の大きさであることが好ましい。

また、図１（ａ）に示すキャパシタ１９は、下部電極１６と容量絶縁膜１７と上部電極１８とからなり、第２層間絶縁膜４１を貫通して形成されている。下部電極１６は、シリンダ１５の底面及び側面を覆ってコップ状の形状に形成されている。また、図１（ｂ）に示すように、下部電極１６の底壁１６ａは、平面状となっており、下部電極１６の底壁１６ａおよび側壁１６ｃの一部が、シリンダ１５を構成する容量コンタクトプラグ１２の接触面積拡大穴１２ｆの内壁に沿って形成されている。下部電極１６は、ポリシリコンや窒化チタン膜などからなるものであり、容量コンタクトプラグ１２と電気的に接続されている。また、下部電極１６上および第２層間絶縁膜４１上には、酸化アルミニウム膜などからなる容量絶縁膜１７を介して、窒化チタン膜などからなる上部電極１８が形成されている。

また、図１（ａ）に示すように、キャパシタ１９の上部電極１８上には、上部配線用層間絶縁膜２６が形成されており、上部配線用層間絶縁膜２６上には、アルミニウム膜などからなる第１上部配線２８が形成されている。第１上部配線２８は、図１（ａ）に示すように、上部配線用層間絶縁膜２６を貫通するスルーホール２８ａを介して、キャパシタ１９の上部電極１８と電気的に接続されている。また、第１上部配線２８上には、第１上部配線２８を覆うように上部配線絶縁膜２７が形成され、上部配線絶縁膜２７上には、アルミニウム膜などからなる第２上部配線２９が形成されている。第２上部配線２９は、ポリイミドなどからなる保護膜３０に覆われている。

次に、図２〜図７を用いて、図１に示す半導体装置の製造方法を説明する。
図１に示す半導体装置を製造するには、まず、シリコン基板などからなる基板２１上に、公知の技術を用いて、分離絶縁膜によって区画された素子分離領域（ＳＴＩ）２２を形成する。その後、基板２１上に、公知のリソグラフィ技術、エッチング技術、イオン注入技術、成膜技術などを用いて、ゲート電極２４と、ゲート酸化膜２５と、ソース２３ａ、２３ｃおよびドレイン２３ｂを構成する不純物拡散層２３とを備える選択用のトランジスタを形成する。

次いで、トランジスタ上に、図２（ａ）に示す酸化シリコン膜などからなるゲート層間絶縁膜１を形成する。その後、公知のリソグラフィ技術、エッチング技術を用いて、層間絶縁膜１を貫通してトランジスタの不純物拡散層２３を露出するコンタクトホールを形成し、コンタクトホール内にポリシリコンなどの導電材料を充填することにより、不純物拡散層２３と電気的に接続されたセルコンタクトプラグ２を形成する。

次いで、層間絶縁膜１およびセルコンタクトプラグ２の上に、プラグ層間絶縁膜３を形成する。その後、セルコンタクトプラグ２の上のプラグ層間絶縁膜３を開口して金属などの導電材料を充填することにより、セルコンタクトプラグ２と電気的に接続されたビットコンタクトプラグ４を形成する。
続いて、プラグ層間絶縁膜３上のビットコンタクトプラグ４が露出する領域に、窒化タングステン膜５とタングステン膜などの金属膜６とからなる複数のビット線５１を形成する。その後、ビット線５１上を覆うようにシリコン窒化膜からなるビット線絶縁膜７を形成する（図２（ａ））。

次いで、プラグ層間絶縁膜３上およびビット線絶縁膜７を覆うように酸化シリコンからなるビット線層間絶縁膜８を形成することにより、プラグ層間絶縁膜３とビット線層間絶縁膜８とからなる第１層間絶縁膜３１を形成する（図２（ｂ））。
その後、ビット線層間絶縁膜８上にフォトレジストを塗布し、図３に示すように、フォトレジストグラフィ技術を用いて小径部形成領域Ａのビット線層間絶縁膜８を露出する第１レジストマスク９を形成する。ここでの小径部形成領域Ａは、セルコンタクトプラグ２と平面視で重なる領域を含み、平面視したときに隣接するビット線５１間の位置である領域であって、容量コンタクトプラグ１２の小径部１２ａの形成される領域である。
そして、小径部形成領域Ａのビット線層間絶縁膜８およびプラグ層間絶縁膜３をドライエッチングして、隣接するビット線５１間に形成され、底面にセルコンタクトプラグ２が露出された第１容量コンタクトホール１１ａを形成する（第１エッチング工程）（図３）。その後、第１レジストマスク９を除去する。

次いで、再び、ビット線層間絶縁膜８上にフォトレジストを塗布し、図４に示すように、フォトレジストグラフィ技術を用いてビット線層間絶縁膜８上の容量コンタクトプラグ１２の大径部１２ｂ形成される大径部形成領域Ｂを露出して、第２レジストマスク１０を形成する。
本実施形態において、ビット線層間絶縁膜８上の大径部形成領域Ｂは、容量コンタクトプラグ１２の大径部１２ｂの形成される領域のうちの小径部１２ａと平面視重ならない領域であり、平面視したときに隣接するビット線５１間に跨る領域である。言い換えると、ビット線層間絶縁膜８上の大径部形成領域Ｂは、小径部形成領域Ａを取り囲む小径部形成領域Ａを含まない領域であって、小径部形成領域Ａの周辺の領域である。したがって、図４に示すように、ビット線層間絶縁膜８上にフォトレジストを塗布することにより第１容量コンタクトホール１１ａ内に堆積された第２レジストマスク１０となるフォトレジストは、ビット線層間絶縁膜８上の大径部形成領域Ｂを露出させて第２レジストマスク１０を形成する際に除去されず、第１容量コンタクトホール１１ａ内に残留して、第２レジストマスク１０の一部を形成することになる。このように、第１容量コンタクトホール１１ａ内にも第２レジストマスク１０を形成することで、第１容量コンタクトホール１１ａ内が図５に示す第２容量コンタクトホール１１ｂを形成するためのドライエッチングにより破壊されることを防止できる。

続いて、大径部形成領域Ｂのビット線層間絶縁膜８をドライエッチングして第２容量コンタクトホール１１ｂを形成する（第２エッチング工程）。本実施形態では、ビット線層間絶縁膜８をエッチングする第２エッチング工程において、酸化シリコンからなるビット線層間絶縁膜８とシリコン窒化膜からなるビット線絶縁膜７とのエッチング選択比を利用して、ビット線絶縁膜７の上面７ａがエッチングストッパーとして用いられる。そして、第２エッチング工程において形成された第２容量コンタクトホール１１ｂが、隣接するビット線５１間の距離よりも大きい外形となるように形成される。その後、第２レジストマスク１０を除去する（図５）。

そして、第１容量コンタクトホール１１ａおよび第２容量コンタクトホール１１ｂの形成されたビット線層間絶縁膜８上にポリシリコンを成膜して、第１容量コンタクトホール１１ａ内および第２容量コンタクトホール１１ｂ内にポリシリコンを充填する。その後、ドライエッチングによりポリシリコンのエッチバックを行なうことにより、セルコンタクトプラグ２と電気的に接続され、小径部１２ａと大径部１２ｂを有する容量コンタクトプラグ１２が形成される（図６）。このようにして得られた容量コンタクトプラグ１２の大径部１２ｂの外径Ｄ１は、図６に示すように、小径部１２ａの外径Ｄ２よりも大きく、隣接するビット線５１間の距離Ｄ４よりも大きいものとなる。

その後、ビット線層間絶縁膜８上および大径部１２ｂ上に、窒化シリコン膜１３と酸化シリコン膜１４とからなる第２層間絶縁膜４１を設ける（図７（ａ））。そして、図７（ｂ）に示すように、フォトリソグラフィー技術とドライエッチング技術とを用いて、大径部１２ｂ上に設けられた第２層間絶縁膜４１を開口することにより、第２層間絶縁膜４１を貫通し、底面全面に大径部１２ｂが露出され、底面の内径（言い換えると図１に示す下部電極１６の底面の外径Ｄ３）が大径部１２ｂの外径Ｄ１よりも小さく、底面の面積が大径部１２ｂの平面積よりも平面視で小さいコップ状のシリンダ１５（接続穴）を形成する（第３エッチング工程）。本実施形態においては、第３エッチング工程において、大径部１２ｂの上面１２ｅに、容量コンタクトプラグ１２と下部電極１６との接触面積を拡大する接触面積拡大穴１２ｆを形成する。

その後、シリンダ１５の内壁に沿ってポリシリコンなどの導電材料からなる膜を形成し、シリンダ１５の底面に露出された大径部１２ｂ（言い換えると接触面積拡大穴１２ｆの内壁）を容量コンタクトプラグ１２との接続面１６ｂとして、容量コンタクトプラグ１２に電気的に接続された下部電極１６を形成する（第２導電部材形成工程）。このようにして形成された下部電極１６と容量コンタクトプラグ１２との接続面１６ｂは、図１（ｂ）に示すように、大径部１２ｂの面積よりも平面視で小さいものとなる。
その後、下部電極１６上および第２層間絶縁膜４１上に、酸化アルミニウム膜などからなる容量絶縁膜１７を形成し、容量絶縁膜１７上に窒化チタン膜などからなる上部電極１８を形成し、シリンダ１５内を上部電極１８で充填してキャパシタ１９とする。

その後、キャパシタ１９の上部電極１８上に、上部配線用層間絶縁膜２６を形成し、上部配線用層間絶縁膜２６を貫通してキャパシタ１９の上部電極１８と電気的に接続されたスルーホール２８ａを形成する。続いて、上部配線用層間絶縁膜２６上およびスルーホール２８ａ上にアルミニウム膜を形成してパターニングすることにより、第１上部配線２８を形成する。その後、公知の技術を用いて、第１上部配線２８上に第１上部配線２８を覆うように上部配線絶縁膜２７を形成し、上部配線絶縁膜２７上にアルミニウム膜などからなる第２上部配線２９を形成し、第２上部配線２９上にポリイミドなどからなる保護膜３０を形成することにより、図１（ａ）に示す半導体装置が得られる。

本実施形態の半導体装置によれば、容量コンタクトプラグ１２が、小径部１２ａと大径部１２ｂとを有しているので、小径部１２ａの外径Ｄ２を小さくして半導体装置の微細化を達成することができる。
また、本実施形態の半導体装置によれば、大径部１２ｂの外径Ｄ１が、小径部１２ａの外径Ｄ２よりも大きく、大径部１２ｂの面積が、下部電極１６と容量コンタクトプラグ１２との接続面１６ｂの面積よりも平面視で大きいものであるので、下部電極１６と容量コンタクトプラグ１２との接触面積を十分に確保することができ、下部電極１６と容量コンタクトプラグ１２とのコンタクト抵抗を下げることができるとともに、下部電極１６と容量コンタクトプラグ１２との接続部分において電流の集中が生じにくく、電流の集中に起因するリーク電流増加を低減できる。

また、本実施形態の半導体装置によれば、容量コンタクトプラグ１２の大径部１２ｂの面積が、下部電極１６と容量コンタクトプラグ１２との接続面１６ｂの面積よりも平面視で大きいものであるので、平面状の底壁１６ａを有する下部電極１６が形成されやすいものとなり、下部電極１６と容量コンタクトプラグ１２との接続部分における電流の集中がより一層生じにくいものとなる。
ここで、例えば、図１に示す容量コンタクトプラグ１２に代えて、図９に示す半導体装置のように、隣接するビット線間に配置可能な深さ方向に略一定の外径を有する断面視Ｉ字型の容量コンタクトプラグ１２０とした場合には、下部電極１６０と容量コンタクトプラグ１２０との接続面１６０ｂの面積と、容量コンタクトプラグ１２０の面積とが平面視で同じものとなり、容量コンタクトプラグ１２０の上部１２０ａの側面および上面が、下部電極１６０の底壁１６０ａに食い込んで、下部電極１６０の底壁１６０ａに段差が形成されやすく、下部電極１６０と容量コンタクトプラグ１２０との接続部分における電流の集中が生じやすいものとなる。

また、本発明の半導体装置によれば、容量コンタクトプラグ１２の大径部１２ｂの面積が、下部電極１６と容量コンタクトプラグ１２との接続面１６ｂの面積よりも平面視で大きいものであるので、下部電極１６を形成する際に、下部電極１６が容量コンタクトプラグ１２を踏外すことを防止できる。

また、本実施形態の半導体装置において、第１層間絶縁膜３１が、プラグ層間絶縁膜３と、プラグ層間絶縁膜３上に設けられたビット線層間絶縁膜８とからなり、プラグ層間絶縁膜３とビット線層間絶縁膜８との間に複数のビット線５１が形成されており、容量コンタクトプラグ１２の小径部１２ａが、隣接するビット線５１間に配置され、大径部１２ｂが、隣接するビット線５１間の距離よりも大きい外形Ｄ１を有しているので、下部電極１６と接触可能な大径部１２ｂの平面積をより一層増大させることができる。

また、本実施形態の半導体装置では、ビット線５１が、ビット線絶縁膜７に覆われたものであり、ビット線絶縁膜７の少なくとも一部が、容量コンタクトプラグ１２の大径部１２ｂと平面視で重なり合っているので、ビット線絶縁膜７をエッチングストッパーとして大径部形成領域Ｂのビット線層間絶縁膜８をエッチングして第２容量コンタクトホール１１ｂを形成することができ、大径部１２ｂの外径Ｄ１が、小径部１２ａの外径Ｄ２よりも大きい容量コンタクトプラグ１２を容易に精度良く形成できるものとなる。

また、本実施形態の半導体装置では、容量コンタクトプラグ１２の大径部１２ｂの上面１２ｅに、容量コンタクトプラグ１２と下部電極１６との接触面積を拡大する接触面積拡大穴１２ｆが形成されているので、下部電極１６と容量コンタクトプラグ１２との接触面積を増大させることができ、下部電極１６と容量コンタクトプラグ１２とのコンタクト抵抗をより一層下げることができる。

また、本実施形態の半導体装置の製造方法によれば、容量コンタクトプラグ１２が、小径部１２ａと大径部１２ｂとを有し、大径部１２ｂの外径Ｄ１が、小径部１２ａの外径Ｄ２よりも大きく、大径部１２ｂの面積が、下部電極１６と容量コンタクトプラグ１２との接続面１６ｂの面積よりも平面視で大きい本実施形態の半導体装置が得られる。

また、本実施形態の半導体装置の製造方法では、下部電極１６と容量コンタクトプラグ１２との接触面積を十分に確保できる容量コンタクトプラグ１２が形成されるので、第３エッチング工程および第２導電部材形成工程を行なうことにより、下部電極１６と容量コンタクトプラグ１２とを容易に接触させることができ、下部電極１６を形成する際に、下部電極１６が容量コンタクトプラグ１２を踏外すことを防止できる。

また、本実施形態の半導体装置の製造方法では、第１層間絶縁膜３１が、プラグ層間絶縁膜３と、プラグ層間絶縁膜３上に設けられたビット線層間絶縁膜８とからなり、プラグ層間絶縁膜３とビット線層間絶縁膜８との間に、複数のビット線５１が形成されており、第１エッチング工程において、第１容量コンタクトホール１１ａを隣接するビット線５１間に形成し、第２エッチング工程において、第２容量コンタクトホール１１ｂを隣接するビット線５１間の距離よりも大きい外形となるように形成したので、容量コンタクトプラグ１２の小径部１２ａが、隣接するビット線５１間に配置され、大径部１２ｂが、隣接するビット線５１間の距離よりも大きい外形Ｄ１を有する容量コンタクトプラグ１２を形成することができる。

また、本実施形態の半導体装置の製造方法においては、第２レジストマスク１０を形成する工程において、第１容量コンタクトホール１１ａ内に第２レジストマスク１０を形成したので、第１容量コンタクトホール１１ａ内が第２容量コンタクトホール１１ｂを形成するためのエッチングにより破壊されることが防止できる。

なお、本発明は上述した例に限定されず、本発明の技術思想の範囲内において適宜変更され得ることは明らかである。
例えば、本発明は、上述した実施形態に示したように、第１導電部材がトランジスタの不純物拡散層と電気的に接続されたセルコンタクトプラグであり、第２導電部材がＤＲＡＭのキャパシタの下部電極であり、コンタクトプラグがセルコンタクトプラグと下部電極と電気的に接続するための容量コンタクトプラグである場合に好適に用いることができるが、本発明を構成する第１導電部材、第２導電部材、コンタクトプラグはこの例に限定されるものではない。

図１は、本発明の半導体装置の断面構造を説明するための図であって、図１（ａ）はゲート配線の平行方向の断面図であり、図１（ｂ）は図１（ａ）の一部を拡大して示した拡大図である。 図１に示す半導体装置の製造方法を説明するための断面図である。 図１に示す半導体装置の製造方法を説明するための断面図である。 図１に示す半導体装置の製造方法を説明するための断面図である。 図１に示す半導体装置の製造方法を説明するための断面図である。 図１に示す半導体装置の製造方法を説明するための断面図である。 図１に示す半導体装置の製造方法を説明するための断面図である。 図８は、従来の半導体装置の断面構造の一部を説明するための図であって、ゲート配線の平行方向の断面図である。 図９は、本発明の半導体装置の効果を説明するための図であって、本発明の比較例の半導体装置の一例を示した断面図である。

符号の説明

１…ゲート層間絶縁膜、２…セルコンタクトプラグ（第１導電部材）、３…プラグ層間絶縁膜、４…ビットコンタクトプラグ、５…窒化タングステン膜，６…金属膜，７…ビット線絶縁膜、８…ビット線層間絶縁膜、９…第１レジストマスク、１０…第２レジストマスク、１１ａ…第１容量コンタクトホール、１１ｂ…第２容量コンタクトホール、１２、１１２…容量コンタクトプラグ（コンタクトプラグ）、１２ａ…小径部、１２ｂ…大径部、１３…窒化シリコン膜、１４…酸化シリコン膜、１５…シリンダ、１６…下部電極（第２導電部材）、１７…容量絶縁膜、１８…上部電極、１９…キャパシタ、３１…第１層間絶縁膜、４１…第２層間絶縁膜，５１…ビット線、Ｄ１、Ｄ２…外径。

Claims (11)

1. 第１層間絶縁膜を貫通して設けられ、前記第１層間絶縁膜よりも下に配置された第１導電部材と電気的に接続されたコンタクトプラグと、
   前記第１層間絶縁膜上に設けられ、前記コンタクトプラグと電気的に接続された第２導電部材とを有し、
   前記コンタクトプラグは、小径部と、前記小径部上に配置された大径部とを有し、前記大径部の外径が、前記小径部の外径よりも大きく、前記大径部の面積が、前記第２導電部材と前記大径部との接続面の面積よりも平面視で大きいことを特徴とする半導体装置。
2. 前記第１層間絶縁膜は、プラグ層間絶縁膜と、前記プラグ層間絶縁膜上に設けられたビット線層間絶縁膜とからなり、前記プラグ層間絶縁膜と前記ビット線層間絶縁膜との間には、複数のビット線が形成されており、
   前記小径部が、隣接するビット線間に配置され、前記大径部が、隣接するビット線間の距離よりも大きい外形を有することを特徴とする請求項１に記載の半導体装置。
3. 前記ビット線は、ビット線絶縁膜に覆われたものであり、
   前記ビット線絶縁膜の少なくとも一部が、前記大径部と平面視で重なっていることを特徴とする請求項２に記載の半導体装置。
4. 前記大径部の上面に、前記コンタクトプラグと前記第２導電部材との接触面積を拡大する接触面積拡大穴が形成されていることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置。
5. 前記第１導電部材が、トランジスタの不純物拡散層と電気的に接続されたものであり、
   前記第２導電部材が、前記第１層間絶縁膜上に設けられた第２層間絶縁膜を貫通して設けられたキャパシタの下部電極であることを特徴とする請求項１〜請求項４のいずれかに記載の半導体装置。
6. 請求項１〜請求項５のいずれかに記載の半導体装置の製造方法であって、
   前記第１層間絶縁膜上に、前記小径部の形成される小径部形成領域を露出して第１レジストマスクを形成する工程と、
   前記小径部形成領域の前記第１層間絶縁膜をエッチングして底面に第１導電部材が露出された第１容量コンタクトホールを形成する第１エッチング工程と、
   前記第１レジストマスクを除去する工程と、
   前記第１層間絶縁膜上の前記大径部の形成される大径部形成領域を露出して、前記第１層間絶縁膜上に第２レジストマスクを形成する工程と、
   前記大径部形成領域の前記第１層間絶縁膜をエッチングして第２容量コンタクトホールを形成する第２エッチング工程と、
   前記第２レジストマスクを除去する工程と、
   前記第１容量コンタクトホール内および前記第２容量コンタクトホール内に導電材料を充填して前記小径部および前記大径部を形成することにより、前記コンタクトプラグを形成する工程と、
   前記第１層間絶縁膜上および前記大径部上に前記第２層間絶縁膜を設け、前記大径部上に設けられた前記第２層間絶縁膜をエッチングすることにより、前記第２層間絶縁膜を貫通し、底面の少なくとも一部に前記大径部が露出され、前記底面の面積が前記大径部の面積よりも平面視で小さい接続穴を形成する第３エッチング工程と、
   前記底面に露出された前記大径部を前記コンタクトプラグとの接続面とする前記第２導電部材を形成する第２導電部材形成工程とを備えることを特徴とする半導体装置の製造方法。
7. 前記第１層間絶縁膜は、プラグ層間絶縁膜と、前記プラグ層間絶縁膜上に設けられたビット線層間絶縁膜とからなり、前記プラグ層間絶縁膜と前記ビット線層間絶縁膜との間には、複数のビット線が形成されており、
   前記第１エッチング工程において、前記第１容量コンタクトホールを隣接するビット線間に形成し、
   前記第２エッチング工程において、前記第２容量コンタクトホールを前記隣接するビット線間の距離よりも大きい外形となるように形成することを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記ビット線が、ビット線絶縁膜に覆われたものであり、
   前記第２エッチング工程において、前記ビット線絶縁膜をエッチングストッパーとして前記第２容量コンタクトホールを形成することを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記第３エッチング工程において、前記大径部の上面に、前記コンタクトプラグと前記第２導電部材との接触面積を拡大する接触面積拡大穴を形成し、
   前記第２導電部材形成工程において、前記接触面積拡大穴の内壁に沿って前記第２導電部材を形成することを特徴とする請求項６〜請求項８のいずれかに記載の半導体装置の製造方法。
10. 前記接続穴が、前記底面の内径を前記大径部の外径よりも小さくしてなるシリンダであり、
    前記第２導電部材形成工程において、前記シリンダの内面に沿ってキャパシタの下部電極となる前記第２導電部材を形成することを特徴とする請求項６〜請求項９のいずれかに記載の半導体装置の製造方法。
11. 前記第２レジストマスクを形成する工程において、前記第１容量コンタクトホール内に前記第２レジストマスクを形成することを特徴とする請求項６〜請求項１０のいずれかに記載の半導体装置の製造方法。

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