JP2003297952A - 円筒型キャパシタを含む半導体素子及びその製造方法 - Google Patents

円筒型キャパシタを含む半導体素子及びその製造方法

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Abstract

(57)【要約】 【課題】 円筒型キャパシタを含む半導体素子及びその
製造方法を提供する。 【解決手段】 円筒型キャパシタ３００の下部電極２５
０ａが高くなるにつれて生じる下部電極２５０ａの倒れ
を防止するために、下部電極２５０ａ間に下部電極２５
０ａ同士で相互支持可能な支持台を形成する。そして、
支持台と一体形成されたフレーム２２０ｂを周辺回路領
域Ｐに位置させてフレーム２２０ｂの下部に形成された
モールド酸化膜２１０のエッチングを防止することによ
って、セル領域Ｃと周辺回路領域Ｐとの段差高まりを緩
和できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はキャパシタを含む半
導体素子及びその製造方法に係り、特に円筒型キャパシ
タの下部電極が倒れることを防止し、セル領域と周辺回
路領域との間の段差を改善した半導体素子及びその製造
方法に関する。
【０００２】
【従来の技術】ＤＲＡＭのような半導体素子の場合、制
限された面積において十分なセル静電容量を確保するた
めに多くの努力が要求される。通常、制限された面積内
で十分なセル静電容量を確保するための方法としては、
誘電膜として高誘電物質を使用する方法、誘電膜を薄膜
化する方法、下部電極の有効面積を広げる方法などがあ
る。このうち、高誘電物質を使用する方法は、新規設備
の導入、誘電膜の信頼性及び量産性検証の必要性、及び
後続工程の低温化など物質的、時間的投資を必要とす
る。したがって、既存の誘電膜を使用し続けることがで
き、工程の具現が比較的に容易であるという理由で、下
部電極の有効面積を広げる方法が実際の工程に適用する
のに最も有望である。
【０００３】下部電極の有効面積を広める方法として
は、下部電極を円筒型、フィン型などに立体化する方
法、下部電極にＨＳＧ（Hemi Spherical Grain）を成長
させる方法、下部電極を高くする方法などがある。この
うち、ＨＳＧを成長させる方法は下部電極間の間隔ＣＤ
（Critical Dimension）を一定レベルに確保する時に障
害となり、たまにＨＳＧが剥離して下部電極間のブリッ
ジを誘発する問題があるので、デザインルール０．１４
μｍ以下の半導体素子では適用しにくい。したがって、
セル静電容量を向上させるためには下部電極を立体化
し、その高さを高くする方法が通常採択されている。
【０００４】ところが、下部電極を円筒型に立体化する
方法は電荷貯蔵面積を広く確保してエラーに強いという
長所はあるが、その形成方法に相当な難点がある。集積
化されたＯＣＳ（One Cylinder Stack）構造において素
子の動作に必要な一定量以上の静電容量を確保できるよ
うに下部電極を高めるにはモールド酸化膜を厚く形成し
なければならない。この場合、下部電極が形成されるス
トレージノードホールのエッチング時にスロープが激し
く発生するので、ストレージノードホールの底部のＣＤ
が小さくなる。これにより、薄くて高く形成される下部
電極の下端部は狭くてかなり不安定な形状を有する。ま
た、後続工程で生じる熱応力により一部の脆弱な下部電
極が倒れたり、折れたりしてセル間にブリッジを発生さ
せて素子の不良を引き起こす問題点を有している。
【０００５】一方、下部電極が高くなることで、キャパ
シタの形成されるセル領域と、キャパシタの形成されな
い周辺回路領域との間の段差が激しく発生するという副
作用がある。これにより、後続の金属配線工程を行うた
めにはキャパシタの形成された結果物上に形成する金属
間誘電膜（Inter Metal Dielectric：ＩＭＤ）を平坦化
する工程を必ず行うべきである。
【０００６】ＩＭＤを平坦化する方法としては、ＩＭＤ
としてＢＰＳＧ（Boron PhosphorusSilicate Glass）膜
を形成し、これをリフローさせる方法、またはＩＭＤを
厚く形成した後、セル領域と周辺回路領域とに形成され
たＩＭＤの段差が小さくなるようにセル領域上のＩＭＤ
の一部をエッチングした後、残っているＩＭＤを化学機
械的研磨（Chemical Mechanical Polishing：ＣＭＰ）
して平坦化する方法などがある。しかし、リフロー工程
は高温で行われるので、高集積素子のトランジスタに熱
的負担を与えてその特性が低下する恐れがあり、コンタ
クト領域の抵抗が高まり得る。そして、エッチング及び
ＣＭＰを用いる方法は非常に複雑であるという問題があ
る。したがって、できるだけセル領域と周辺回路領域と
の間に段差を生じさせずにキャパシタを製造しうる方法
が要求される。
【０００７】
【発明が解決しようとする課題】従って、本発明が解決
しようとする技術的な課題は、円筒型キャパシタの下部
電極を容易に倒れないようにし、半導体素子のセル領域
と周辺回路領域との間の段差を改善した半導体素子を提
供することである。
【０００８】本発明が解決しようとする他の技術的課題
は、円筒型キャパシタの下部電極を容易に倒れないよう
にし、半導体素子のセル領域と周辺回路領域との間の段
差を生じさせずにセル領域に円筒型キャパシタを製造す
る方法を提供することである。
【０００９】
【課題を解決するための手段】前記技術的な課題を達成
するために本発明に係る半導体素子は、セル領域と前記
セル領域を取り囲む周辺回路領域とで限定された半導体
基板を含む。前記セル領域には前記半導体基板の導電領
域と連結される多数の円筒型下部電極が行方向及び列方
向に沿って配される。前記下部電極上には誘電膜及び上
部電極が順次に形成されてキャパシタを構成する。前記
下部電極間には前記下部電極同士で相互支持可能に支持
台が形成されている。そして、前記支持台のうち最外郭
に形成された支持台と一体連結されているフレームは前
記周辺回路領域を覆いつつその下部のモールド酸化膜を
保護する。
【００１０】前記支持台は前記下部電極の行方向、列方
向または行及び列方向に沿って配されうる。この際、前
記支持台は同一行または同一列上に配された下部電極間
に位置するか、隣接する２行、または隣接する２列上に
配された下部電極間に位置しうる。
【００１１】前記支持台は前記下部電極の垂直方向にお
いて２つ以上備えられる。支持台の数が多いほど下部電
極の倒れは効率よく防止される。
【００１２】前記支持台及びフレームは所定のエッチン
グ液に対して前記モールド酸化膜とエッチング選択比の
異なる物質よりなることが望ましい。
【００１３】前記支持台及びフレームはシリコン窒化膜
で形成されうる。そして、前記支持台及びフレームの厚
さは約１０〜１０００Åである。前記支持台は前記下部
電極との接着性に優れた膜質よりなることが望ましい。
例えば、前記下部電極がドーピングされたポリシリコン
よりなる場合、前記支持台はシリコン窒化膜よりなりう
る。
【００１４】前記支持台の各端部は前記下部電極の外壁
からその内部に所定深さだけ突出している。これによ
り、下部電極と支持台との接触面積が広くなってそれら
の間の接着状態が良好となる。
【００１５】本発明において、前記セル領域と周辺回路
領域との段差は実質的に前記キャパシタの高さから前記
モールド酸化膜の厚さだけ差し引いたものとなる。した
がって、モールド酸化膜を全て除去する従来の半導体素
子に比べて段差の高まりが多く抑制される。
【００１６】前記支持台は前記下部電極の半分よりも高
い所に位置することが望ましい。支持台の位置が高いほ
ど支持台が下部電極を支持する効果を高めることができ
る。
【００１７】前記他の技術的課題を達成するための本発
明に係る半導体素子の製造方法は、（ａ）半導体基板上
にセル領域と、前記セル領域を取り囲む周辺回路領域と
を限定する段階と、（ｂ）前記セル領域において前記半
導体基板の導電領域と連結され、行方向及び列方向に沿
って配される多数の円筒型キャパシタの下部電極と、前
記下部電極同士で相互支持可能に前記下部電極間に備え
られる支持台と、前記支持台のうち最外郭に形成された
支持台と一体連結されて前記周辺回路領域を覆うフレー
ムとを形成する段階と、（ｃ）前記下部電極上に誘電膜
及び上部電極を順次に形成する段階と、を含む。
【００１８】前記（ｂ）段階では前記支持台及びフレー
ムの形成後に前記下部電極を形成することが望ましい。
【００１９】本発明の一実施例において、前記（ｂ）段
階は、前記半導体基板の全面に第１モールド酸化膜を形
成する段階と、前記第１モールド酸化膜の全面に支持台
用の膜を形成する段階と、前記支持台用の膜をパターニ
ングして前記行方向または列方向に沿って伸びる支持台
用のライン状パターンと、前記支持台用のライン状パタ
ーンの各端部と一体連結されたフレームとを形成する段
階と、前記支持台用のライン状パターン、フレーム及び
第１モールド酸化膜上に第２モールド酸化膜を形成する
段階と、前記第２モールド酸化膜、支持台用のライン状
パターン及び第１モールド酸化膜をエッチングして前記
半導体基板に形成された導電領域を露出させることによ
って、前記行方向及び列方向に沿って配される多数のス
トレージノードホールを形成すると共に、前記支持台用
のライン状パターンがエッチングされることにより前記
ストレージノードホール間に備えられた支持台を形成す
る段階と、前記ストレージノードホールの内壁上に下部
電極を形成して前記支持台と連結する段階と、前記フレ
ームを用いて前記フレーム下部の第１モールド酸化膜を
保護しつつ前記第２及び第１モールド酸化膜を除去する
段階と、を含む。
【００２０】ここで、前記ストレージノードホールは前
記支持台用のライン状パターンを横切って形成しうる。
その代りに、前記ストレージノードホールは隣接する二
つのストレージノードホール間に１つの前記支持台用の
ライン状パターンが置かれるように形成しうる。前記支
持台用膜は所定のエッチング液に対して前記第１及び第
２モールド酸化膜とエッチング選択比の異なる物質を用
いて形成することが望ましい。前記ストレージノードホ
ールを形成する段階後、前記ストレージノードホールの
幅を広げると同時に前記ストレージノードホール間に備
えられた支持台の端部が前記ストレージノードホールの
内壁の内側に露出するように前記ストレージノードホー
ルの内壁を湿式洗浄する段階をさらに含みうる。
【００２１】前記下部電極を形成し、第２及び第１モー
ルド酸化膜を除去する段階は次のように行われうる。ま
ず、前記ストレージノードホールが形成された結果物上
に下部電極用導電層を形成した後、前記ストレージノー
ドホールを完全に埋め込む酸化膜を形成する。前記第２
モールド酸化膜の上面が露出するまで前記酸化膜及び前
記第２モールド酸化膜上に形成された前記下部電極用導
電層を平坦化して除去する。湿式エッチングで前記酸化
膜、第２及び第１モールド酸化膜を除去する。
【００２２】本発明の他の実施例において、前記（ｂ）
段階は、前記一実施例とほぼ類似しているが、支持台用
のライン状パターンが前記行及び列方向に沿って伸びて
互いに交差するように形成される点に特徴があり、スト
レージノードホールは前記支持台用のライン状パターン
が交差する部分をエッチングして形成する点に特徴があ
る。こうすれば、支持台が下部電極の行及び列方向から
下部電極を支持するので、列または行方向から支持する
場合よりその支持力がさらに大きくなる。
【００２３】本発明では円筒型キャパシタの下部電極が
高くなることで生じる下部電極の倒れ現象を防止するた
めに、下部電極間に下部電極同士で相互支持可能な支持
台を形成する。そして、支持台と一体形成されたフレー
ムを周辺回路領域に置いて周辺回路領域に形成されたモ
ールド酸化膜がエッチングされることをある程度防止す
ることによって、セル領域と周辺回路領域との段差高ま
りを抑制しうる。
【００２４】
【発明の実施の形態】以下、添付した図面に基づき、本
発明の実施例を詳細に説明する。しかし、次に例示する
実施例は多様な他の形に変形でき、本発明の範囲が後述
する実施例に限定されるものではない。本発明の実施例
は当業者に本発明をさらに完全に説明するために提供さ
れるものである。図面において、膜または領域の大きさ
または厚さは説明及び図示の便宜上、誇張されたもので
ある。また、ある膜が他の膜または基板の「上」にある
と記載された場合、前記ある膜が前記他の膜上に直接存
在しても、その間に第３の他の膜が介在されても良い。
【００２５】図１は、本発明を適用した実施例において
製造しようとするＣＯＢ（Capacitor Over Bitline）構
造ＤＲＡＭ素子のレイアウト図である。参照符号９５ａ
及び９５ｂは、各々ソース及びドレーンを、１０５はゲ
ートを、１１５ａ及び１１５ｂはセルパッドを、１２５
はビットラインを、１８０はストレージノードコンタク
トプラグを各々示す。本実施例は、特に、ストレージノ
ードコンタクトプラグ１８０の上面に接して形成される
円筒型キャパシタに関する。以上の要素を全て含む部分
に参照符号Ｃを付してセル領域であると定義する。セル
領域Ｃを取り囲む部分は周辺回路領域Ｐと定義する。
【００２６】以下では、図１のＡ−Ａ′線の断面に対応
した工程中間段階の構造物を示す図２Ａ、図３Ａ、図４
Ａ、図５Ａ、図６Ａ、図７Ａ及び図８Ａと、図１のＢ−
Ｂ′線の断面に対応する図２Ｂ、図３Ｂ、図４Ｂ、図５
Ｂ、図６Ｂ、図７Ｂ及び図８Ｂと、そして各工程中間段
階での上面図である図３Ｃないし図３Ｅ、図４Ｃ及び図
５Ｃとに基づいて、本発明に係る半導体素子の製造方法
を適用した第１実施例及びその変形例を説明する。
【００２７】図２Ａ及び図２Ｂを参照すれば、まず図１
に示したような構造を形成する。具体的に、半導体基板
９０に活性領域と非活性領域とを定義するための浅いト
レンチ素子分離膜１００を形成する。次いで、活性領域
上にゲート１０５を形成する。ゲート１０５はゲート酸
化膜１０１、ゲート導電膜１０２及びマスク窒化膜１０
３を順次に積層して形成する。半導体基板９０の全面に
シリコン窒化物を蒸着した後、これを異方性エッチング
してゲート１０５の両側壁に絶縁膜スペーサ１０６を形
成する。次いで、半導体基板９０の全面に不純物を注入
して多数のソース９５ａ及びドレーン９５ｂを形成す
る。
【００２８】次いで、半導体基板９０の全面に層間絶縁
のための第１絶縁膜１１０を形成した後、その上面をＣ
ＭＰして平坦化する。引き続き、セルパッド用マスクを
使用してソース９５ａ及びドレーン９５ｂが露出するま
でゲート１０５の両側の第１絶縁膜１１０をエッチング
することによってセルパッド用コンタクトホールを形成
する。セルパッド用マスクを除去した後、セルパッド用
コンタクトホールを導電物質で充填する。次いで、絶縁
膜１１０とその上面とが平行になるようにＣＭＰにより
導電物質を平坦化することによってソース９５ａ及びド
レーン９５ｂと電気的に連結されるセルパッド１１５
ａ、１１５ｂを形成する。
【００２９】次いで、半導体基板９０の全面に層間絶縁
のための第２絶縁膜１１７をさらに形成した後、これを
エッチングしてセルパッド１１５ｂを各々露出させるビ
ットラインコンタクトホールを形成する。引き続き、ビ
ットラインコンタクトホールを導電物質で充填してビッ
トラインコンタクトプラグ（図１の１２０）を形成した
後、ビットラインコンタクトプラグ上を通ってゲート１
０５と交差するビットライン１２５を形成する。
【００３０】特に、図２Ａのように、ビットライン１２
５はビットライン導電膜１２１及びキャップ層１２２を
順次に積層して形成する。引き続き、半導体基板９０の
全面にシリコン窒化物を蒸着した後、異方性エッチング
してビットライン１２５の側壁にビットラインスペーサ
１２６を形成する。ビットラインスペーサ１２６まで形
成された結果物上に第３絶縁膜１４０を形成した後、こ
れをエッチングしてセルパッド１１５ａを各々露出させ
るストレージノードコンタクトホールを形成する。スト
レージノードコンタクトホールに導電物質を充填し、上
面を平坦化してストレージノードコンタクトプラグ１８
０を形成する。
【００３１】次いで、ストレージノードコンタクトプラ
グ１８０を含む第３絶縁膜１４０の全面にエッチング阻
止膜２００を形成する。エッチング阻止膜２００として
は、例えばシリコン窒化物を蒸着しうる。エッチング阻
止膜２００上に第１モールド酸化膜２１０を形成する。
第１モールド酸化膜２１０は、例えばＢＰＳＧまたはＰ
Ｅ（Plasma Enhanced）−ＣＶＤによるＴＥＯＳ（Tetra
Ethyl Ortho Silicate）膜を形成しうる。次いで、第
１モールド酸化膜２１０の全面に支持台用膜２２０を形
成する。支持台用膜２２０は、第１モールド酸化膜２１
０及び後続して形成される他のモールド酸化膜と所定の
エッチング液に対してエッチング選択比の異なる膜で形
成することが望ましい。例えば、シリコン窒化物を蒸着
して形成しうる。そして、支持台用膜２２０の厚さは約
１０〜１０００Åであり得る。
【００３２】図３Ａ、図３Ｂ及び図３Ｃを参照すれば、
支持台用膜２２０をドライエッチングでパターニングし
てゲート１０５方向に沿って伸びる支持台用のライン状
パターン２２０ａと、支持台用のライン状パターン２２
０ａの各端部と一体連結されたフレーム２２０ｂとを形
成する。支持台用膜２２０がパターニングされて除去さ
れる部分では第１モールド酸化膜２１０の上面が露出さ
れる。図３Ａ及び図３Ｂは、各々図３ＣのＡ−Ａ′断
面、Ｂ−Ｂ′断面に対応する。
【００３３】特に図３Ｃを参照すれば、点線部分はキャ
パシタを形成するために後続してストレージノードホー
ルが形成される部分Ｓである。キャパシタは、図１のス
トレージノードコンタクトプラグ１８０の上面に各々接
して形成されるものであるために、ストレージノードホ
ールの形成部分は図１のようなレイアウトが決まれば、
それによって決まる。したがって、支持台用のライン状
パターン２２０ａの位置はストレージノードホールとの
位置を考慮し、その最終目的物である支持台をどこに位
置させるかによって変えて設計する。本実施例では図３
Ｃに示したようにストレージノードホールが支持台用の
ライン状パターン２２０ａを横切るように支持台用のラ
イン状パターン２２０ａを形成する。変形例では、その
代りに、図３Ｄのように隣接する２つのストレージノー
ドホール間に１つの支持台用のライン状パターン２２０
ａが置かれるように形成する。他の変形例では、図３Ｅ
に示したように支持台用のライン状パターン２２０ａを
ゲート１０５方向でないビットライン１２５方向に沿っ
て伸びるように形成することもできる。
【００３４】そして、支持台用のライン状パターン２２
０ａと、支持台用のライン状パターン２２０ａの各端部
と一体連結されたフレーム２２０ｂとを形成する段階は
一回以上さらに行っても良い。このためにはモールド酸
化膜形成、支持台用膜形成及び支持台用膜パターニング
の段階を繰り返して行う。これにより、下部電極を側面
から支持する支持台は下部電極の垂直方向において１つ
以上となる。支持台が多いほど下部電極をさらに堅固に
支えて下部電極の倒れを防止する効果はあるが、このた
めに工程数が多くなるため、下部電極の有効面積を徐々
に狭くすることも考慮して適切な支持台の数を定める。
【００３５】次に、図４Ａ、図４Ｂ及び図４Ｃを参照す
れば、支持台用のライン状パターン２２０ａ、フレーム
２２０ｂ及び第１モールド酸化膜２１０上に第２モール
ド酸化膜２３０を形成する。第２モールド酸化膜２３０
は第１モールド酸化膜２１０と同じ方法によって形成し
うる。第２モールド酸化膜２３０を第１モールド酸化膜
２１０と同じ方法によって形成しなくても、所定のエッ
チング液に対して支持台用膜２２０とエッチング選択比
の異なる物質を蒸着して第２モールド酸化膜２３０を形
成すればよい。
【００３６】次いで、図３Ｃにおいてストレージノード
ホール予定領域Ｓに置かれる第２モールド酸化膜２３
０、支持台用のライン状パターン２２０ａ及び第１モー
ルド酸化膜２１０をエッチングして多数のストレージノ
ードホール２４０を形成する。これに際しては、第１及
び第２モールド酸化膜２１０、２３０と支持台用のライ
ン状パターン２２０ａとの間にエッチング選択比のない
ドライエッチングによってエッチングする。この際、エ
ッチング阻止膜２００もエッチングしてストレージノー
ドコンタクトプラグ１８０の上面を露出させる。特に、
図４Ｃを参照すれば、ストレージノードホール２４０が
形成されつつ支持台用のライン状パターン２２０ａがエ
ッチングされることによって、ストレージノードホール
２４０間に支持台２２０ｃが形成される。図４Ａ及び図
４Ｂは、各々図４ＣのＡ−Ａ′断面、Ｂ−Ｂ′断面に対
応する。
【００３７】図５Ａ、図５Ｂ及び図５Ｃを参照すれば、
ストレージノードホール２４０の内壁を湿式洗浄する。
これにより、ストレージノードホール２４０は各々幅が
拡張されたストレージノードホール２４０ａになりつ
つ、ストレージノードホール２４０ａ間に備えられた支
持台２２０ｃの端部はストレージノードホール２４０ａ
の内壁の内側に露出される。湿式洗浄段階は略すことが
できる。
【００３８】図６Ａ及び図６Ｂを参照すれば、ストレー
ジノードホール２４０ａが形成された結果物上に下部電
極用導電層２５０を形成する。例えばドーピングされた
ポリシリコン膜を前記結果物の全面に形成する。支持台
２２０ｃをなす膜質及び導電層２５０をなす膜質は相互
接着力に優れた膜質を用いて形成することが望ましい。
本実施例において支持台２２０ｃをなすシリコン窒化膜
と、導電層２５０をなすドーピングされたポリシリコン
膜とはこの条件を満足する。しかし、本発明がかかる物
質にのみ限定されて具現されるのではない。例えば、貴
金属または貴金属酸化物よりなる下部電極を形成するた
めに下部電極用導電層としてＰｔ、Ｒｕまたはこれらの
酸化物を用いる場合にも、これら物質との接着性に優れ
た適切な物質を用いて支持台を形成すれば、いわゆるＭ
ＩＭ（Metal-Insulator-Metal）キャパシタまたはＭＩ
Ｓ（Metal-Insulator-Semiconductor）構造のキャパシ
タも製造しうる。
【００３９】次いで、ストレージノードホール２４０ａ
を完全に埋め込む酸化膜２６０を形成する。例えば、充
填特性に優れたＳＯＧ（Spin On Glass）膜、ＢＰＳＧ
膜、ＵＳＧ（Undoped Silicate Glass）膜またはＰＥ−
ＴＥＯＳ膜を形成する。ストレージノードホール２４０
ａの内側に入り込んで露出された支持台２２０ｃの端部
にも導電層２５０が形成されているので、導電層２５０
と支持台２２０ｃとの接触面積が増加し、これによって
導電層２５０と支持台２２０ｃとの接着力が増大する。
引き続き、第２モールド酸化膜２３０の上面が露出する
まで酸化膜２６０と、第２モールド酸化膜２３０上に形
成された導電層２５０との上部をＣＭＰ工程及びにエッ
チバック工程で平坦化して除去する。例えば、図面にお
いてＲ−Ｒ′線の上部を除去する。そうすると、セルご
とに分離された下部電極２５０ａが形成される。
【００４０】次に、図７Ａ及び図７Ｂのように、湿式エ
ッチングで下部電極２５０ａの内側に残っている酸化膜
２６０、第２及び第１モールド酸化膜２３０、２１０を
除去する。支持台用膜２２０に対して第１及び第２モー
ルド酸化膜２１０、２３０の方がエッチング選択比の大
きなエッチング液を用いると、支持台２２０ｃはエッチ
ングされずに残る。図７Ａは、図１において周辺回路領
域Ｐまで拡張して示したものである。図７Ａからも分か
るように、セル領域Ｃ内の酸化膜２６０、第２及び第１
モールド酸化膜２３０、２１０は完全に除去されるが、
周辺回路領域Ｐではセル領域Ｃの境界の第１モールド酸
化膜２１０部分のみが一部エッチングされ、フレーム２
２０ｂ下部の第１モールド酸化膜２１０はほとんど保た
れる。これはフレーム２２０ｂがエッチング阻止膜とし
て作用してその下部の第１モールド酸化膜２１０を保護
するからである。
【００４１】図８Ａ及び図８Ｂを参照すれば、下部電極
２５０ａ上に誘電膜２８０及び上部電極２９０を順次に
形成してキャパシタ３００を製造する。図８Ａは、図１
において周辺回路領域Ｐまで拡張して示した図面であ
る。図面から分かるように、セル領域Ｃと周辺回路領域
Ｐとの間の段差は実質的にキャパシタ３００の高さから
フレーム２２０ｂ下部の第１モールド酸化膜２１０の厚
さを差し引いたものとなる。したがって、モールド酸化
膜を全て除去する従来の製造方法に比べて、本発明は第
１モールド酸化膜２１０の厚さだけ段差が補償される効
果がある。
【００４２】図１及び図８Ａから分かるように、本発明
の実施例に係る半導体素子はセル領域Ｃとセル領域Ｃを
取り囲む周辺回路領域Ｐとで限定された半導体基板９０
を含む。円筒型下部電極２５０ａ、誘電膜２８０及び上
部電極２９０を含んでなる多数のキャパシタ３００はセ
ル領域Ｃにおいて半導体基板９０の導電領域、すなわち
ストレージノードコンタクトプラグ１８０と連結され、
行方向及び列方向に沿って配される。支持台２２０ｃは
下部電極２５０ａ同士で相互支持可能に下部電極２５０
ａ間に形成されている。そして、支持台２２０ｃのうち
最外郭に形成された支持台２２０ｃと一体連結されて周
辺回路領域Ｐを覆っているフレーム２２０ｂはその下部
の第１モールド酸化膜２１０を保護している。
【００４３】図３Ｃまたは図３Ｅのように支持台用のラ
イン状パターン２２０ａを形成した場合には、支持台２
２０ｃは同一行または同一列上に配された下部電極２５
０ａ間に位置する。そして、図３Ｄのように支持台用の
ライン状パターン２２０ａを形成した場合には、支持台
２２０ｃは隣接する２行または、隣接する２列上に配さ
れた下部電極２５０ａ間に位置する。
【００４４】支持台２２０ｃが下部電極２５０ａの上部
に位置するほど下部電極２５０ａを側面から支える効果
が大きい。しかし、支持台２２０ｃがあまり上方に位置
する場合には平坦化などの段階で消失する恐れがあるの
で適切な高さを決定する必要がある。例えば、支持台２
２０ｃは下部電極２５０ａの高さの半分よりも高い所に
位置させうる。支持台２２０ｃが下部電極２５０ａの垂
直方向において２つ以上である場合、最も高い支持台を
下部電極２５０ａの半分よりも高い所に位置させうる。
【００４５】図９は、本発明の第２実施例に係る方法を
説明する工程中間段階構造物の上面図である。まず、第
１実施例のように図２Ａ及び図２Ｂを参照して説明した
段階、すなわち支持台用膜２２０の形成段階まで進む。
次に、図９に示されたように支持台用膜２２０をパター
ニングしてゲート１０５方向及びビットライン１２５方
向に沿って伸びて互いに交差する支持台用のライン状パ
ターン２２０ａと、支持台用のライン状パターン２２０
ａの端部に一体連結されたフレーム２２０ｂとを形成す
る。後続的にストレージノードホールを形成する部分Ｓ
は支持台用のライン状パターン２２０ａが交差する部分
上に置かれる。この場合、最終的に支持台は下部電極の
行及び列方向に沿って配される。したがって、支持台が
下部電極を支える機械的な力は支持台が行または列方向
に沿って配される場合よりもさらに増加する。
【００４６】
【発明の効果】前述したように本発明は、下部電極が高
くなっても下部電極の倒れ現象を完全に解決する。支持
台が側面から支持する状態で下部電極を形成するので、
下部電極が折れて倒れることによって、隣接するキャパ
シタ間にブリッジが生じることを防止する。すなわち、
下部電極の離脱、または後続洗浄工程における下部電極
の倒れを防止でき、これによって良好なパターンの下部
電極が得られる。したがって、下部電極の機械的強度が
高く保たれてその下部電極に損傷が生じず、キャパシタ
の破壊が回避されて結果的に高いセル静電容量が確保さ
れる。半導体素子の電気的な不良を解消し、半導体素子
の収率を向上させうる。
【００４７】支持台と一体に周辺回路領域に形成するフ
レームはその下部のモールド酸化膜のエッチングを防止
する。したがって、半導体素子においてセル領域と周辺
回路領域との間の段差は実質的にキャパシタの高さから
フレーム下部のモールド酸化膜の厚さを差し引いたもの
となる。これにより、モールド酸化膜を全て除去する従
来の製造方法に比べて、本発明はセル領域と周辺回路領
域との段差高まりを緩和できる。
【図面の簡単な説明】
【図１】 本発明を適用した実施例において製造しよう
とするＣＯＢ構造のＤＲＡＭ素子のレイアウト図であ
る。
【図２Ａ】 図１のＡ−Ａ′断面に対応する図面であっ
て、本発明の第１実施例に係る半導体素子の製造方法を
説明する工程中間段階の構造物を示す。
【図２Ｂ】 図１のＢ−Ｂ′断面に対応する図面であっ
て、本発明の第１実施例に係る半導体素子製造方法を説
明する工程中間段階の構造物を示す。
【図３Ａ】 図１のＡ−Ａ′断面に対応する図面であっ
て、本発明の第１実施例に係る半導体素子の製造方法を
説明する工程中間段階の構造物を示す。
【図３Ｂ】 図１のＢ−Ｂ′断面に対応する図面であっ
て、本発明の第１実施例に係る半導体素子製造方法を説
明する工程中間段階の構造物を示す。
【図３Ｃ】 本発明の第１実施例及びその変形例に係る
半導体素子の製造方法を説明する工程中間段階の構造物
の上面図である。
【図３Ｄ】 本発明の第１実施例及びその変形例に係る
半導体素子の製造方法を説明する工程中間段階の構造物
の上面図である。
【図３Ｅ】 本発明の第１実施例及びその変形例に係る
半導体素子の製造方法を説明する工程中間段階の構造物
の上面図である。
【図４Ａ】 図１のＡ−Ａ′断面に対応する図面であっ
て、本発明の第１実施例に係る半導体素子の製造方法を
説明する工程中間段階の構造物を示す。
【図４Ｂ】 図１のＢ−Ｂ′断面に対応する図面であっ
て、本発明の第１実施例に係る半導体素子製造方法を説
明する工程中間段階の構造物を示す。
【図４Ｃ】 本発明の第１実施例及びその変形例に係る
半導体素子の製造方法を説明する工程中間段階の構造物
の上面図である。
【図５Ａ】 図１のＡ−Ａ′断面に対応する図面であっ
て、本発明の第１実施例に係る半導体素子の製造方法を
説明する工程中間段階の構造物を示す。
【図５Ｂ】 図１のＢ−Ｂ′断面に対応する図面であっ
て、本発明の第１実施例に係る半導体素子製造方法を説
明する工程中間段階の構造物を示す。
【図５Ｃ】 本発明の第１実施例及びその変形例に係る
半導体素子の製造方法を説明する工程中間段階の構造物
の上面図である。
【図６Ａ】 図１のＡ−Ａ′断面に対応する図面であっ
て、本発明の第１実施例に係る半導体素子の製造方法を
説明する工程中間段階の構造物を示す。
【図６Ｂ】 図１のＢ−Ｂ′断面に対応する図面であっ
て、本発明の第１実施例に係る半導体素子製造方法を説
明する工程中間段階の構造物を示す。
【図７Ａ】 図１のＡ−Ａ′断面に対応する図面であっ
て、本発明の第１実施例に係る半導体素子の製造方法を
説明する工程中間段階の構造物を示す。
【図７Ｂ】 図１のＢ−Ｂ′断面に対応する図面であっ
て、本発明の第１実施例に係る半導体素子製造方法を説
明する工程中間段階の構造物を示す。
【図８Ａ】 図１のＡ−Ａ′断面に対応する図面であっ
て、本発明の第１実施例に係る半導体素子の製造方法を
説明する工程中間段階の構造物を示す。
【図８Ｂ】 図１のＢ−Ｂ′断面に対応する図面であっ
て、本発明の第１実施例に係る半導体素子製造方法を説
明する工程中間段階の構造物を示す。
【図９】 本発明の第２実施例に係る方法を説明する工
程中間段階の構造物の上面図である。
【符号の説明】
９０ 半導体基板 １８０ ストレージノードコンタクトプラグ ２１０ 第１モールド酸化膜 ２２０ｂ フレーム ２２０ｃ 支持台 ２５０ａ 下部電極 ２８０ 誘電膜 ２９０ 上部電極 ３００ キャパシタ Ｃ セル領域 Ｐ 周辺回路領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鄭 勲 大韓民国京畿道水原市八達区靈通洞1053− ４番地 凰谷マウル碧山アパート224棟604 号 Ｆターム(参考） 5F083 AD24 AD48 AD49 AD56 JA19 JA38 JA56 NA01 PR05 PR06

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 セル領域と該セル領域を取り囲む周辺回
    路領域とで限定された半導体基板と、 前記セル領域において前記半導体基板の導電領域と連結
    され、行方向及び列方向に沿って配された多数の円筒型
    下部電極、該下部電極上に形成された誘電膜及び該誘電
    膜上に形成された上部電極を含んでなる多数のキャパシ
    タと、 前記下部電極同士で相互支持可能に前記下部電極間に形
    成されている支持台と、 前記支持台のうち最外郭に形成された支持台と一体連結
    されて前記周辺回路領域を覆いつつその下部のモールド
    酸化膜を保護するフレームと、を含むことを特徴とする
    半導体素子。
  2. 【請求項２】 前記支持台は、前記下部電極の行方向、
    列方向または行及び列方向に沿って配されていることを
    特徴とする請求項１に記載の半導体素子。
  3. 【請求項３】 前記支持台は、同一行または同一列上に
    配された下部電極間に位置することを特徴とする請求項
    ２に記載の半導体素子。
  4. 【請求項４】 前記支持台は、隣接する２行または隣接
    する２列上に配された下部電極間に位置することを特徴
    とする請求項２に記載の半導体素子。
  5. 【請求項５】 前記支持台は、前記下部電極の垂直方向
    において１つ以上配されていることを特徴とする請求項
    １に記載の半導体素子。
  6. 【請求項６】 前記支持台及び前記フレームは、所定の
    エッチング液に対して前記モールド酸化膜とエッチング
    選択比の相異なる物質よりなることを特徴とする請求項
    １に記載の半導体素子。
  7. 【請求項７】 前記支持台及び前記フレームはシリコン
    窒化膜であることを特徴とする請求項１に記載の半導体
    素子。
  8. 【請求項８】 前記支持台及び前記フレームは約１０〜
    １０００Åの厚さを有することを特徴とする請求項１に
    記載の半導体素子。
  9. 【請求項９】 前記支持台は前記下部電極との接着性に
    優れた膜質よりなることを特徴とする請求項１に記載の
    半導体素子。
  10. 【請求項１０】 前記支持台はシリコン窒化膜よりな
    り、前記下部電極はドーピングされたポリシリコンより
    なることを特徴とする請求項９に記載の半導体素子。
  11. 【請求項１１】 前記支持台の各端部は、前記下部電極
    の外壁からその内部に所定深さだけ突出していることを
    特徴とする請求項１に記載の半導体素子。
  12. 【請求項１２】 前記セル領域と前記周辺回路領域との
    実質的な段差は前記キャパシタの高さから前記モールド
    酸化膜の厚さだけ差し引いたものであることを特徴とす
    る請求項１に記載の半導体素子。
  13. 【請求項１３】 前記支持台は前記下部電極の半分より
    も高い所に位置することを特徴とする請求項１に記載の
    半導体素子。
  14. 【請求項１４】 （ａ）半導体基板上にセル領域と、該
    セル領域を取り囲む周辺回路領域とを限定する段階と、 （ｂ）前記セル領域において前記半導体基板の導電領域
    と連結され、行方向及び列方向に沿って配される多数の
    円筒型キャパシタの下部電極と、該下部電極同士で相互
    支持可能に前記下部電極間に備えられる支持台と、該支
    持台のうち最外郭に形成された支持台と一体連結されて
    前記周辺回路領域を覆うフレームとを形成する段階と、 （ｃ）前記下部電極上に誘電膜及び上部電極を順次に形
    成する段階と、を含むことを特徴とする半導体素子の製
    造方法。
  15. 【請求項１５】 前記（ｂ）段階では前記支持台及び前
    記フレームを形成した後で前記下部電極を形成すること
    を特徴とする請求項１４に記載の半導体素子の製造方
    法。
  16. 【請求項１６】 前記支持台は前記下部電極との接着力
    に優れた膜質を用いて形成することを特徴とする請求項
    １４に記載の半導体素子。
  17. 【請求項１７】 前記支持台はシリコン窒化膜を用いて
    形成し、前記下部電極はドーピングされたポリシリコン
    を用いて形成することを特徴とする請求項１６に記載の
    半導体素子の製造方法。
  18. 【請求項１８】 前記支持台は前記下部電極の垂直方向
    において１つ以上となるよう形成することを特徴とする
    請求項１４に記載の半導体素子の製造方法。
  19. 【請求項１９】 前記（ｂ）段階は、 （ｄ−１）前記半導体基板の全面に第１モールド酸化膜
    を形成する段階と、 （ｄ−２）前記第１モールド酸化膜の全面に支持台用の
    膜を形成する段階と、 （ｄ−３）前記支持台用の膜をパターニングして前記行
    方向または前記列方向に沿って伸びる支持台用のライン
    状パターンと、該支持台用のライン状パターンの各端部
    と一体連結されたフレームとを形成する段階と、 （ｄ−４）前記支持台用のライン状パターン、フレーム
    及び第１モールド酸化膜上に第２モールド酸化膜を形成
    する段階と、 （ｄ−５）前記第２モールド酸化膜、前記支持台用のラ
    イン状パターン及び前記第１モールド酸化膜をエッチン
    グして前記半導体基板に形成された導電領域を露出させ
    ることによって、前記行方向及び前記列方向に沿って配
    される多数のストレージノードホールを形成すると共
    に、前記支持台用のライン状パターンがエッチングされ
    て前記ストレージノードホール間に備えられた支持台を
    形成する段階と、 （ｄ−６）前記ストレージノードホールの内壁上に下部
    電極を形成して前記支持台と連結する段階と、 （ｄ−７）前記フレームを用いて該フレーム下部の第１
    モールド酸化膜を保護しつつ前記第２及び第１モールド
    酸化膜を除去する段階と、を含むことを特徴とする請求
    項１４に記載の半導体素子の製造方法。
  20. 【請求項２０】 前記ストレージノードホールは前記支
    持台用のライン状パターンを横切って形成することを特
    徴とする請求項１９に記載の半導体素子の製造方法。
  21. 【請求項２１】 前記ストレージノードホールは隣接す
    る２つのストレージノードホール間に１つの前記支持台
    用のライン状パターンが置かれるように形成することを
    特徴とする請求項１９に記載の半導体素子の製造方法。
  22. 【請求項２２】 前記支持台用膜は所定のエッチング液
    に対して前記第１及び第２モールド酸化膜とエッチング
    選択比の異なる物質を用いて形成することを特徴とする
    請求項１９に記載の半導体素子の製造方法。
  23. 【請求項２３】 前記（ｄ−５）段階後、前記ストレー
    ジノードホールの幅を広げると同時に前記ストレージノ
    ードホール間に備えられた支持台の端部が前記ストレー
    ジノードホールの内壁の内側に露出されるよう前記スト
    レージノードホールの内壁を湿式洗浄する段階をさらに
    含むことを特徴とする請求項１９に記載の半導体素子の
    製造方法。
  24. 【請求項２４】 前記（ｄ−６）及び（ｄ−７）段階
    は、 前記ストレージノードホールが形成された結果物上に下
    部電極用導電層を形成する段階と、 前記下部電極用導電層が形成された結果物上に前記スト
    レージノードホールを完全に埋め込む酸化膜を形成する
    段階と、 前記第２モールド酸化膜の上面が露出するまで前記酸化
    膜及び前記第２モールド酸化膜上に形成された前記下部
    電極用導電層を平坦化して除去する段階と、 湿式エッチングで前記酸化膜、前記第２及び第１モール
    ド酸化膜を除去する段階と、を含むことを特徴とする請
    求項１９に記載の半導体素子の製造方法。
  25. 【請求項２５】 前記（ｄ−３）段階後、前記（ｄ−
    １）段階ないし前記（ｄ−３）段階を１回以上さらに行
    うことによって、結果的に前記支持台が前記下部電極の
    垂直方向において２つ以上になるよう形成することを特
    徴とする請求項１４に記載の半導体素子の製造方法。
  26. 【請求項２６】 前記（ｂ）段階は、 （ｅ−１）前記半導体基板の全面に第１モールド酸化膜
    を形成する段階と、 （ｅ−２）前記第１モールド酸化膜の全面に支持台用膜
    を形成する段階と、 （ｅ−３）前記支持台用膜をパターニングして前記行及
    び列方向に沿って伸びて互いに交差する支持台用のライ
    ン状パターンと、該支持台用のライン状パターンの端部
    に一体連結されたフレームとを形成する段階と、 （ｅ−４）前記支持台用のライン状パターン、前記フレ
    ーム及び前記第１モールド酸化膜上に第２モールド酸化
    膜を形成する段階と、 （ｅ−５）前記支持台用のライン状パターンらが交差す
    る部分上の前記第２モールド酸化膜、前記支持台用のラ
    イン状パターン及び前記第１モールド酸化膜をエッチン
    グして前記半導体基板に形成された導電領域を露出させ
    ることによって、行方向及び列方向に沿って配される多
    数のストレージノードホールを形成すると同時に、前記
    支持台用のライン状パターンがエッチングされて前記ス
    トレージノードホール間に備えられた支持台を形成する
    段階と、 （ｅ−６）前記ストレージノードホールの内壁上に下部
    電極を形成して前記支持台と連結する段階と、 （ｅ−７）前記フレームを用いて前記フレーム下部の前
    記第１モールド酸化膜を保護しつつ前記第２及び第１モ
    ールド酸化膜を除去する段階と、を含むことを特徴とす
    る請求項１４に記載の半導体素子の製造方法。
  27. 【請求項２７】 前記支持台用膜は所定のエッチング液
    に対して前記第１及び第２モールド酸化膜とエッチング
    選択比の異なる物質を用いて形成することを特徴とする
    請求項２６に記載の半導体素子の製造方法。
  28. 【請求項２８】 前記（ｅ−５）段階後、前記ストレー
    ジノードホールの幅を広げると同時に、前記ストレージ
    ノードホール間に備えられた支持台の端部が前記ストレ
    ージノードホールの内壁の内側に露出されるよう前記ス
    トレージノードホールの内壁を湿式洗浄する段階をさら
    に含むことを特徴とする請求項２６に記載の半導体素子
    の製造方法。
  29. 【請求項２９】 前記（ｅ−６）及び（ｅ−７）段階
    は、 前記ストレージノードホールが形成された結果物上に下
    部電極用導電層を形成する段階と、 前記下部電極用導電層が形成された結果物上に前記スト
    レージノードホールを完全に埋め込む酸化膜を形成する
    段階と、 前記第２モールド酸化膜の上面が露出するまで前記酸化
    膜及び前記第２モールド酸化膜上に形成された前記下部
    電極用導電層を平坦化して除去する段階と、 湿式エッチングで前記酸化膜、前記第２及び第１モール
    ド酸化膜を除去する段階と、を含むことを特徴とする請
    求項２６に記載の半導体素子の製造方法。
  30. 【請求項３０】 前記（ｅ−３）段階後、前記（ｅ−
    １）段階ないし前記（ｅ−３）段階を１回以上さらに行
    うことによって、結果的に前記支持台が前記下部電極の
    垂直方向において２つ以上になるよう形成することを特
    徴とする請求項２６に記載の半導体素子の製造方法。
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