JP2008311652A - 半導体素子及びその製造方法 - Google Patents
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Abstract
【課題】高い信頼性を有するDRAMの半導体素子、及びその製造方法を提供する。
【解決手段】半導体素子は、基板100上のワードラインとなるゲート電極115と、ゲート電極115の側壁スペーサ118と、側壁スペーサ118によってゲート電極115から分離され、基板の不純物領域120と電気的に連結されたコンタクト160と、コンタクト160に電気的に連結されたコンタクトパッド165と、コンタクトパッド165の側面と接し、コンタクトパッド165の間に配置された保護パターン145と、コンタクトパッド165上のストレージノード170と、を含む。コンタクトパッド165は、対向するストレージノード170の底表面170bsより広い面積を有する上部表面165tsを有するように形成できるので、コンタクトパッド165の上部表面165tsは、ストレージノード170に対して十分なアライメントマージン。
【選択図】図1B
【解決手段】半導体素子は、基板100上のワードラインとなるゲート電極115と、ゲート電極115の側壁スペーサ118と、側壁スペーサ118によってゲート電極115から分離され、基板の不純物領域120と電気的に連結されたコンタクト160と、コンタクト160に電気的に連結されたコンタクトパッド165と、コンタクトパッド165の側面と接し、コンタクトパッド165の間に配置された保護パターン145と、コンタクトパッド165上のストレージノード170と、を含む。コンタクトパッド165は、対向するストレージノード170の底表面170bsより広い面積を有する上部表面165tsを有するように形成できるので、コンタクトパッド165の上部表面165tsは、ストレージノード170に対して十分なアライメントマージン。
【選択図】図1B
Description
本発明は、半導体素子及びその製造方法に関し、さらに詳細には、コンタクトパッドを含む半導体素子及びその製造方法に関する。
高速大容量のDRAMが要求されている。従って、半導体素子を高集積化するため、半導体素子のデザインルール(design rule)が減少している。DRAMのデザインルールも減少しているが、高速動作速度を維持するためにキャパシタの適切な容量が維持されなければならない。デザインルールの減少にもかかわらずキャパシタの容量を増大させるために、ストレージノードの面積を増大させることが好ましい。狭い単位面積上でストレージノードの面積を増大させるため、ストレージノードの縦横比(aspect ratio)が増加している。即ち、ストレージノードの下部面積が減少している。
DRAMは、狭い面積に単位素子を集積させるために多層で形成されることができる。互いに異なる層に形成された単位素子を電気的に連結するために、層間絶縁膜を貫通するコンタクトが形成される。ストレージノードの下部面積が減少してキャパシタのストレージノード及び基板の間のコンタクト形成が困難になった。これにより、半導体素子の信頼性が低下する虞がある。
本発明は、上述の問題点に鑑みてなされたもので、その目的は、高い信頼性を有する半導体素子を提供することにある。
本発明の他の目的は、安定的に半導体素子を製造できる半導体素子の製造方法を提供することにある。
上記目的を達成すべく、本発明の実施の形態による半導体素子は、基板上の導電ラインと、前記導電ラインの側壁上の側壁スペーサと、前記導電ラインの間に配置され、前記側壁スペーサによって前記導電ラインから分離され、前記基板の活性領域と電気的に連結されたコンタクトと、対応するコンタクト上で前記コンタクトに電気的に連結されたコンタクトパッドと、前記コンタクトパッドの側面と接し、前記導電ラインと交差する第1方向に前記コンタクトパッドの間に配置された保護パターンと、対応する前記コンタクトパッドに電気的に連結された前記コンタクトパッド上のストレージノードと、を含むことができる。
一実施の形態によれば、前記コンタクトパッドの下部面は前記コンタクトの上部面より前記第1方向に広いことができる。
他の実施の形態によれば、前記コンタクトパッドの上部面は対応するストレージノードの下部面より前記第1方向に広いことができる。
また他の実施の形態によれば、前記ストレージノードは実質的に前記コンタクトパッドの中央に配置されることができる。
また他の実施の形態によれば、前記ストレージノードは対応するコンタクトパッドに対して前記第1方向にオフセット(offset)されることができる。
また、他の実施の形態によれば、前記素子は、前記コンタクトパッドの一部領域の下の層間絶縁膜と、前記コンタクトパッドの前記一部領域の下の前記層間絶縁膜の上部面上の底スペーサ(bottom spacer)と、をさらに含み、前記底スペーサはシリコン窒化物を含むことができる。
また、他の実施の形態によれば、前記素子は、前記導電ラインの上部面に積層されるキャップラインをさらに含み、前記キャップラインは前記底スペーサと同一の物質を含むことができる。
また、他の実施の形態によれば、前記コンタクトパッドは前記キャップラインと接することができる。
また、他の実施の形態によれば、前記側壁スペーサは前記コンタクトパッドと接し、前記側壁スペーサは前記底スペーサと同一の物質を含むことができる。
また、他の実施の形態によれば、前記保護パターンは前記コンタクトパッドと等しい高さを有することができる。
本発明の実施の形態による半導体素子の製造方法は、基板上に導電ラインを形成するステップと、前記導電ラインの側壁上に側壁スペーサを形成するステップと、前記導電ラインの間に配置され、前記側壁スペーサによって前記導電ラインから分離され、前記基板の活性領域と電気的に連結されるコンタクトを形成するステップと、対応するコンタクト上で前記コンタクトに電気的に連結されるコンタクトパッドを形成するステップと、前記コンタクトパッドの側面と接し、前記導電ラインと交差する第1方向に前記コンタクトパッドの間に配置される保護パターンを形成するステップと、対応する前記コンタクトパッドに電気的に連結される前記コンタクトパッド上にストレージノードを形成するステップと、を含むことができる。
一実施の形態によれば、前記方法は、前記導電ラインの間の第1絶縁膜上にスペーサ膜を形成するステップと、前記スペーサ膜上に第2絶縁膜を形成するステップと、前記スペーサ膜を停止膜として前記第2絶縁膜を平坦化するステップと、平坦化された前記第2絶縁膜上に第1エッチングマスクを形成するステップと、前記第1エッチングマスクの開口部を通して前記スペーサ膜及び前記第1絶縁膜を異方性エッチングするステップと、を含み、前記第1絶縁膜は前記導電ラインの前記側壁スペーサを形成することができる。
他の実施の形態によれば、前記方法は、前記それぞれの導電ライン上に前記導電ラインと実質的に等しい幅を有するキャップパターンを形成するステップをさらに含み、前記スペーサ膜は前記それぞれのキャップパターンの上部面と側面上に形成されることを特徴とする。
また、他の実施の形態によれば、前記保護パターンを形成するステップは、絶縁パターンの一部を前記スペーサ膜を露出するようにエッチングして、線形の複数のオープン領域を形成するステップと、保護物質で前記オープン領域を充填するステップと、前記スペーサ膜を停止層として前記保護物質を平坦化するステップと、を含むことができる。
また、他の実施の形態によれば、前記オープン領域を形成するステップは、前記スペーサ膜及び前記第2絶縁膜上に、前記導電ラインと交差する開口部を有する第2エッチングマスクを形成するステップと、前記第2エッチングマスクの開口部を通して前記第2絶縁膜を前記スペーサ膜より速い速度でエッチングするステップと、を含むことができる。
また、他の実施の形態によれば、前記第2絶縁膜内にコンタクトパッド領域を画定するように、前記第1エッチングマスクを利用して前記スペーサ膜の下に位置する前記第2絶縁膜を等方性エッチングするステップをさらに含むこができる。
また、他の実施の形態によれば、前記第1エッチングマスクはポリシリコンを含み、前記スペーサ膜及び前記保護パターンはシリコン窒化物を含み、前記第2絶縁膜はシリコン酸化物を含むことができる。
また、他の実施の形態によれば、前記保護パターンを形成するステップは、前記隣接するコンタクトパッドの間の一つの第1保護パターンと二つの第2保護パターンを形成するステップを含み、前記第1保護パターンは前記第2保護パターンの間に形成され、前記第2保護パターンは、隣接する前記第2保護パターンの間のコンタクトパッド領域を画定するためのエッチング工程の間、前記第1保護パターンを保護することができる。
また、他の実施の形態によれば、前記エッチング工程は等方性エッチングであり、前記エッチング工程の前に、第1エッチングマスクが隣接する前記コンタクトパッドの間の前記第1保護パターンと前記第2保護パターンを覆うように形成されることができる。
本発明の実施の形態による半導体素子の製造方法は、ラインパターンが形成された基板上に前記ラインパターンの上部面及び側面上部を露出する第1絶縁膜を形成するステップと、前記第1絶縁膜及び前記ラインパターンの前記露出された上部面及び側面上部にスペーサ膜を形成するステップと、前記ラインパターンの間の前記スペーサ膜上に前記ラインパターンの間を充填する絶縁パターンを形成するステップと、前記絶縁パターンに前記ラインパターンと交差する方向に前記スペーサ膜と接触する保護パターンを形成するステップと、前記保護パターンの間にコンタクトパッド領域を画定するステップと、前記コンタクトパッド領域と連結されるように前記スペーサ膜及び前記第1絶縁膜の一部領域をエッチングして前記基板を露出するコンタクト領域を画定するステップと、前記コンタクト領域及び前記コンタクトパッド領域を導電物質で充填して、コンタクト及びコンタクトパッドを形成するステップと、前記コンタクト上にストレージノードを形成するステップと、を含むことができる。
半導体素子のデザインルールが減少して、ストレージノード及びコンタクト間のミスアライメントが発生する虞がある。ストレージノード及びコンタクト間にミスアライメントが発生すると、ストレージノードが隣接する他の導電パターンと電気的に接触して、素子の不良をもたらす。また、これは半導体素子の動作速度を低下させて、半導体素子の信頼性を低下させる。本発明の半導体素子によれば、コンタクトとストレージノード間に広いコンタクトパッドが介在して、前記コンタクト及び前記ストレージノード間の接触抵抗が減少する。また、前記コンタクト及び前記ストレージノード間のアライメントマージンが増加する。従って、半導体素子の信頼性を向上させることができる。本発明の半導体製造方法によれば、層間絶縁膜内に保護パターンを形成した後、前記保護パターンを用いてコンタクトパッド領域を形成するので、安定的に十分広いコンタクトパッド領域を形成することができる。
以下、添付図面を参照して本発明の好ましい実施の形態を詳しく説明する。
しかしながら、本発明は下記の実施の形態に限定されず、他の形態に具体化されることができる。むしろ、ここで紹介される実施の形態は開示された内容が徹底的且つ完全なものになるように、そして、当業者に本発明の思想を十分伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されている。「〜上に」という表現は、ある要素の真上に直接連結されることを表すか、またはある要素の真上に他の要素が介在してから連結されることを表すものである。
以下、図1A乃至3Bを参照して、本発明の実施の形態による半導体素子を説明する。
先ず、図1A及び1Bを参照して、本発明の一実施の形態による半導体素子を説明する。図1A及び1Bを参照すれば、基板100上に第1方向WDにワードラインWLが伸長する。前記基板100には、素子分離領域102によって活性領域ACTが画定される。前記活性領域ACTには、不純物領域120が形成される。前記ワードラインWLそれぞれはゲート電極115を成し、前記ゲート電極115及び前記基板100の間にゲート絶縁パターン110が介在する。前記ゲート電極115の上部面及び側壁はそれぞれゲートキャップライン117及びゲートスペーサ118で取り囲まれる。前記ゲート絶縁パターン110、前記ゲート電極115及び前記ゲートキャップライン117は、ゲートライン119を構成する。
互いに異なる活性領域ACTを横切る前記ワードラインWLの間の前記活性領域上に、下部コンタクトパッド123が配置される。コンタクト160は、前記下部コンタクトパッド123の上部面123tsと接する下部面(bottom surface)160bsを有する。前記コンタクト160は第1層間絶縁膜124及び第2層間絶縁膜130を貫通し、上部コンタクトパッド165と連結される。前記下部コンタクトパッド123が形成されない前記基板100は、下部絶縁パターン121で覆われる。
前記第1方向WDと交差する第2方向BDにビットライン125が伸長する。前記ビットライン125は前記第1層間絶縁膜124上の前記第2層間絶縁膜130内に配置される。前記ビットライン125それぞれの上部面にビットラインキャップパターン126が配置される。前記ビットラインキャップパターン126の側壁及び前記ビットライン125の側壁は、それぞれ第1スペーサ133a及び第2スペーサ130aで覆われる。前記ビットラインキャップパターン126の上部面はトップスペーサ133cで覆われる。前記第2スペーサ130aは、前記ビットライン125と前記コンタクト160の間に配置され得る。
前記ビットラインキャップパターン126は、前記第1スペーサ133aを介して前記上部コンタクトパッド165と隣接する。前記ビットラインキャップパターン126の間に保護パターン145が介在し、前記保護パターン145は前記第2方向BDに配列される。前記保護パターン145の前記第2方向BDへの長さは前記コンタクト160の大きさを考慮して調節できる。例えば、前記保護パターン145の前記第2方向BDへの長さは、前記コンタクト160の境界と隣接するように拡張できる。
前記保護パターン145の間に前記第2方向BDに前記上部コンタクトパッド(第1上部コンタクトパッド)165が配列される。前記上部コンタクトパッド165は前記保護パターン145を介して他の上部コンタクトパッド(第2上部コンタクトパッド)と互いに離隔する。従って、一つの保護パターン145の両側面は隣接する上部コンタクトパッドの一側面とそれぞれ接する。前記上部コンタクトパッド165の大きさは前記保護パターン145の大きさによって調節できる。前記保護パターン145は、窒化物を含むことができる。
前記上部コンタクトパッド165の下部面165bsと前記第2層間絶縁膜130の上部面130tsの間に、底スペーサ(bottom spacer)133bが介在する。前記上部コンタクトパッド165の下部面165bsは前記コンタクト160の上部面160tsより広いので、前記底スペーサ133bは前記コンタクト160が接する領域のみを露出することができる。
前記上部コンタクトパッド165上にストレージノード170がそれぞれ接する。前記ストレージノード170は前記上部コンタクトパッド165と電気的に接続する。前記上部コンタクトパッド165は、対向する前記ストレージノード170の底表面170bsより広い面積を有する上部表面165tsを有するように形成できる。従って、前記保護パターン145の間の前記上部コンタクトパッド165の前記上部表面165tsは、前記ストレージノード170に対して十分なアライメントマージンを提供することができる。従って、前記ストレージノード170及び下部に位置する前記上部コンタクトパッド165の間の電気的連結に対する信頼性が高くなる。それにより、前記ストレージノード170及び前記上部コンタクトパッド165の間の接触抵抗が減少し、信号の遅延が防止され、素子の動作特性が向上することができる。例えば、tRDL(Last Data into Row free charge Time)不良を減少させることができる。
図2A及び2Bを参照して、図1A及び1Bの半導体素子と相違する位置にストレージノードを含む第2実施の形態による半導体素子を説明する。図1A及び1Bで説明された内容と類似する内容は省略され得る。
図2A及び2Bを参照すれば、ストレージノード170は上部コンタクトパッド165上にオフセット(offset)されて、例えば、ジグザグに配列される。このようなレイアウト(layout)は、隣接するストレージノードの間の分離を維持しつつ半導体素子のデザインルールを減少させることができる。従って、ストレージノード間のブリッジ(bridge)の発生を減少させるように間隔を提供することができる。
図2A及び2Bを参照すれば、前記ストレージノード170は下部に位置する前記上部コンタクトパッド165に対して、相対的に前記第2方向BDにシフトされる。アライメントにおいてシフトは前記ビットラインBLに平行な二つのパターンに対して行われることができる。前記ビットラインBLに平行な第1パターンは、前記第2方向BDに所定の分だけシフトされてオフセット(offset)された前記ストレージノード170を有し、前記ビットラインBLに平行で隣接する第1パターンの間の前記第2パターンは、前記第2方向BDに第1パターンのストレージノード170とは逆の方にシフトされてオフセット(offset)されたストレージノード170を有する。前記交互に発生するオフセット(offset)は、図2Aに図示されたジグザグパターンのストレージノード170を提供することができる。前記第2方向BDに、前記ストレージノード170の前記底表面170bsと前記上部コンタクトパッド165の前記上部表面165tsとのサイズ差によるマージンは、これらの間の電気的接触は維持しながら、前記上部コンタクトパッド165に対して相対的に前記ストレージノード170をシフトすることができる。図2Bに示すように、前記ストレージノード170の前記底表面170bsのエッジは前記上部コンタクトパッド165の前記上部表面165tsのエッジに実質的にアライメントされることができる。
図3A及び3Bを参照して、前述された半導体素子と異なる上部コンタクトパッド165’及び保護パターン146を有する第3実施の形態による半導体素子を説明する。
図3A及び3Bを参照すれば、一つの上部コンタクトパッド165’は一対の第1サブ保護パターン146a及び第2サブ保護パターン146bと接する。前記一対の第1及び第2保護パターン146a、146bは保護パターン146と構成することができる。前記上部コンタクトパッド165’の両側面にそれぞれ前記第1サブ保護パターン146a及び前記第2サブ保護パターン146bが接する。前記第1サブ保護パターン146a及び前記第2サブ保護パターン146bは、隣接するコンタクトパッド165’の間に前記第2方向BDに配列される。隣接する前記第1サブ保護パターン146aの間に酸化パターン148が具備される。これにより、第1サブ保護パターン146aは前記第2方向BDに前記酸化パターン148と前記上部コンタクトパッド165’との間に配置される。同じく、他の酸化パターン148が隣接する第2サブ保護パターンら146bの間に配置される。
図4A乃至11Bを参照して、本発明の一実施の形態による半導体素子の製造方法を説明する。
図4A及び4Bを参照すれば、半導体基板100に素子分離領域102を形成して活性領域ACTを画定する。前記素子分離領域102は、STI(Shallow Trench Isolation)工程によって形成できる。
前記半導体基板100上にゲート絶縁膜(図示せず)が形成される。前記ゲート絶縁膜は、熱酸化工程によって形成される酸化膜であり得る。前記ゲート絶縁膜上にゲート導電膜(図示せず)が形成される。前記ゲート導電膜はドーピングされたポリシリコンを含む単層であり得る。または、前記ゲート導電膜はドーピングされたポリシリコン膜、シリサイド膜及び/または金属膜の複層であり得る。前記ゲート導電膜上にゲートキャップ膜(図示せず)が形成される。前記ゲートキャップ膜はシリコン窒化膜であり、エッチング工程中前記ゲート導電膜を保護することができる。前記ゲートキャップ膜、前記ゲート導電膜及び前記ゲート絶縁膜をパターニングすることで、ゲート絶縁パターン110、ゲート電極115及びゲートキャップライン117を含むゲートライン119が形成される。前記ゲート電極115は第1方向WDに延長されて、ワードラインWLを構成する。
前記ゲートライン119をマスクとして前記活性領域ACTに不純物を注入することで、不純物領域120が形成される。前記ゲートライン119の側壁にゲートスペーサ118が形成される。
図5A及び5Bを参照すれば、前記ゲートライン119及び前記基板100上に第1絶縁膜(図示せず)が形成される。前記ゲートライン119の上部面が露出されるように前記第1絶縁膜を平坦化して、前記ゲートライン119の間に下部絶縁パターン121が形成される。
前記ゲートライン119の間の前記基板100を露出するように前記下部絶縁パターン121の一部を除去して、前記不純物領域120上に下部コンタクトパッド領域(図示せず)が形成される。前記下部コンタクトパッド領域を導電物質で充填することで、下部コンタクトパッド123が形成される。
前記ゲートライン119、前記下部絶縁パターン121及び前記下部コンタクトパッド123上に第1層間絶縁膜124が形成される。例えば、前記第1層間絶縁膜124はシリコン酸化膜であり得る。
前記第1層間絶縁膜124上に、ビットライン導電膜(図示せず)及びビットラインキャップ膜(図示せず)が形成される。例えば、前記ビットライン導電膜はタングステンのような金属物質を含むことができ、前記ビットラインキャップ膜はシリコン窒化物を含むことができる。前記ビットラインキャップ膜及び前記ビットライン導電膜をパターニングして、ビットライン125及びビットラインキャップパターン126を含むビットラインスタック127が形成される。前記ビットライン125は前記第1方向WDと交差する第2方向BDに延長される。前記ビットラインスタック127の側壁にビットラインスペーサ(図示せず)が形成され得る。例えば、前記ビットラインスペーサは前記ビットライン125の酸化を防止することができる。
前記ビットラインスタック127及び前記第1層間絶縁膜124上に、第2絶縁膜(図示せず)が形成される。前記第2絶縁膜をリセスして、第2層間絶縁膜130が形成される。例えば、前記第2絶縁膜は、ウェットエッチング工程によりリセスできる。前記第2層間絶縁膜130により、前記ビットラインスタック127の上部面及び側面上部が露出される。例えば、前記第2絶縁膜は、前記ビットラインキャップパターン126のみを露出するようにリセスされることができる。前記ビットラインスタック127の露出された上部面及び側面上部及び前記第2層間絶縁膜130上に、ススペーサ膜133が形成される。例えば、前記スペーサ膜133はコンフォーマルなシリコン窒化膜であり得る。前記スペーサ膜133上に第3絶縁膜(図示せず)が形成される。
前記第3絶縁膜に対して平坦化工程を行うことで、第3層間絶縁膜135が形成される。例えば、前記平坦化工程は、化学機械研摩(CMP:Chemical Mechanical Polishing)工程であって、前記ビットラインスタック127上の前記スペーサ膜133を停止点にして行われる。
図6A及び6Bを参照すれば、前記第3層間絶縁膜135上に線形のマスク開口部141を有するマスクパターン140が形成される。前記マスク開口部141の長軸は前記第1方向WDに形成される。前記マスク開口部141を通して、前記第3層間絶縁膜135及び前記ビットラインスタック127上の前記スペーサ膜133が一部露出される。前記マスク開口部141の下に前記ワードラインWLの間の前記下部絶縁パターン121が位置する。
図7A及び7Bを参照すれば、前記マスクパターン140を利用して前記スペーサ膜133が露出されるように前記第3層間絶縁膜135をエッチングすることで、ライン開口部136及び上部絶縁パターン135aが形成される。前記第3層間絶縁膜135は前記マスクパターン140及び前記スペーサ膜133より早く除去されることができる。例えば、前記第3層間絶縁膜135はシリコン酸化物を含み、前記マスクパターン140及び前記スペーサ膜133はシリコン窒化物を含むことができる。前記第3層間絶縁膜135がエッチングされた後、前記マスクパターン140が除去される。
前記ライン開口部136を充填するように前記上部絶縁パターン135a上に保護絶縁膜(図示せず)が形成される。前記保護絶縁膜に対して平坦化工程を行って、前記ライン開口部136内に保護パターン145が形成される。前記平坦化工程はCMP工程であって、前記ビットラインスタック127上の前記スペーサ膜133及び前記上部絶縁パターン135aを露出するように行われる。この時、前記スペーサ膜133が損傷される虞があるが、前記ビットラインキャップパターン126によって前記ビットライン125は保護される。
図8A及び8Bを参照すれば、前記上部絶縁パターン135a、前記保護パターン145及び前記ビットラインスタック127上部面に位置する前記スペーサ膜133上に、エッチングマスク150が形成される。例えば、前記エッチングマスク150はポリシリコン(undoped polysilicon)を含むことができる。前記エッチングマスク150は、前記上部絶縁パターン135a上の一部領域を露出するエッチング開口部152を含むことができる。
前記エッチングマスク150を利用して前記上部絶縁パターン135aを除去することで、コンタクトパッド領域155が形成される。例えば、前記上部絶縁パターン135aを除去するように等方性エッチングが行われる。前記エッチング開口部152を通してエッチング液が提供され、前記上部絶縁パターン135aは、前記エッチングマスク150、前記スペーサ膜133及び前記保護パターン145より早く除去される。前記等方性エッチングは、前記上部絶縁パターン135aが全て除去されるのに十分な時間行われる。
図9A及び9Bを参照すれば、前記エッチングマスク150を利用して異方性エッチングが行われる。前記エッチング開口部152により露出された前記スペーサ膜133、前記第2層間絶縁膜130及び前記第1層間絶縁膜124が順にエッチングされて、前記コンタクトパッド領域155と連結されるコンタクト領域156が形成される。前記コンタクト領域156は前記下部コンタクトパッド123を露出する。前記エッチング開口部152を通して異方性エッチングで前記コンタクト領域156を形成するので、前記コンタクト領域156の断面(前記基板100と平行な断面)を前記コンタクトパッド領域155の断面より小さくすることができる。前記コンタクト領域156が形成される時、前記ビットラインスタック127の側壁に第1スペーサ133a及び第2スペーサ130aを形成することができる。
図10A及び10Bを参照すれば、前記エッチングマスク150が除去される。前記コンタクトパッド領域155及び前記コンタクト領域156を充填するコンタクト160及び上部コンタクトパッド165が形成される。前記コンタクト160及び前記上部コンタクトパッド165を形成するため、導電膜(図示せず)形成ステップ及び平坦化ステップが行われる。複数の前記上部コンタクトパッド165を形成することができ、前記保護パターン145は隣接する前記上部コンタクトパッド165の間に配置される。
図11A及び11Bを参照すれば、前記上部コンタクトパッド165上にストレージノード170が形成される。前記ストレージノード170は実質的に前記上部コンタクトパッド165の中央部分に形成されることができる。前記ストレージノード170上に誘電膜172及び上部電極(図示せず)を形成することで、キャパシタが形成される。
図12A及び12Bを参照して、本発明の他の実施の形態による半導体素子の製造方法を説明する。図4A乃至10Bと関連して説明された工程を以下行うことができ、前述の内容と同一の内容は省略する。
図12A及び12Bを参照すれば、前記上部コンタクトパッド165上に前記ストレージノード170がそれぞれジグザグに形成される。従って、デザインルールが減少しても、隣接するストレージノード170間ブリッジの形成を防止するかまたは減少させることができる。前記ストレージノード170の間の間隔が大きくなるほどブリッジ形成を減少させることができる。前記ストレージノード170が前記第1方向WDに一列に配列される場合より、ジグザグに形成される場合にストレージノード間の間隔を更に大きくすることができる。
図13A乃至16Bを参照して、本発明のまた他の実施の形態による半導体素子の製造方法を説明する。前述の内容と同一の内容は簡略に説明する。
図13A及び13Bを参照すれば、半導体基板100に素子分離領域102を形成して、活性領域ACTを画定する。前記半導体基板100上にゲート絶縁パターン110、ゲート電極115及びゲートキャップライン117を含むゲートライン119が形成される。前記ゲート電極115はワードラインWLを構成し、第1方向WDに延長される。
前記ゲートライン119をマスクとして前記活性領域に不純物を注入することで、不純物領域120が形成される。前記ゲートライン119の側壁にゲートスペーサ118が形成される。
互いに異なる活性領域ACTを横切る前記ワードラインWLの間の前記活性領域上に、下部コンタクトパッド123が形成される。前記下部コンタクトパッド123が形成されない前記基板100上には、下部絶縁パターン121が形成される。
前記ゲートライン119、前記下部絶縁パターン121及び前記下部コンタクトパッド123上に第1層間絶縁膜124が形成される。例えば、前記第1層間絶縁膜124はシリコン酸化膜であり得る。
前記第1層間絶縁膜124上に、ビットライン125及びビットラインキャップパターン126を含むビットラインスタック127が形成される。例えば、前記ビットライン125はタングステンのような金属物質を含むことができ、前記ビットラインキャップパターン126はシリコン窒化物を含むことができる。
前記ビットラインスタック127の上部面及び側面上部を露出する第2層間絶縁膜130が形成される。前記ビットラインスタック127の露出された上部面及び側面上部及び前記第2層間絶縁膜130上にスペーサ膜133が形成される。例えば、前記スペーサ膜133はシリコン窒化膜であり得る。前記スペーサ膜133上に絶縁膜(図示せず)が形成される。前記絶縁膜に対して平坦化工程を行って、第3層間絶縁膜135が形成される。
前記第3層間絶縁膜135上に、線形のマスク開口部143を有するマスクパターン142が形成される。前記マスク開口部143は前記第1方向WDを長軸にする。前記マスク開口部143を通して、前記第3層間絶縁膜135及び前記ビットラインスタック127上の前記スペーサ膜133が一部露出される。前記マスク開口部143の下に位置する前記基板100上には、前記ワードラインWLが延長される。
図14A及び14Bを参照すれば、前記マスクパターン142を利用して前記スペーサ膜133が露出されるように前記第3層間絶縁膜135をエッチングすることで、ライン開口部137及び上部絶縁パターン135aが形成される。前記ライン開口部137をシリコン窒化物で充填することで、前記ライン開口部137内に一対の第1サブ保護パターン146a及び第2サブ保護パターン146bを含む保護パターン146が形成される。前記第1サブ保護パターン146aは前記活性領域上に形成されることができ、前記第2サブ保護パターン146bは前記素子分離領域102上に形成されることができる。
図15A及び15Bを参照すれば、前記上部絶縁パターン135a、前記保護パターン146及び前記ビットラインスタック127上部面に位置する前記スペーサ膜133上に、エッチングマスク150が形成される。前記エッチングマスク150は前記上部絶縁パターン135a上の一部領域を露出するエッチング開口部152を含む。前記エッチング開口部152は、前記保護パターン146によって隔離された前記上部絶縁パターン135aの一部領域を露出する。前記エッチング開口部152がオープンされた領域の下の基板上に下部コンタクトパッド123が位置する。
前記エッチングマスク150を利用して前記上部絶縁パターン135aを除去して、コンタクトパッド領域155が形成される。前記エッチングマスク150を利用して異方性エッチングを行うことで、前記コンタクトパッド領域155と連結されるコンタクト領域156が形成される。この時、前記ビットラインスタック127の側壁に第1スペーサ133a及び第2スペーサ130aが形成されることができる。
図16A及び16Bを参照すれば、前記エッチングマスク150が除去される。前記コンタクトパッド領域155及び前記コンタクト領域156を充填するコンタクト160及び上部コンタクトパッド166が形成される。
前記上部コンタクトパッド166上にストレージノード170が形成される。前記ストレージノード170上に誘電膜172及び上部電極(図示せず)を形成することで、キャパシタを形成することができる。
100 基板
145 保護パターン
165 上部コンタクトパッド
170 ストレージノード
ACT 活性領域
BL ビットライン
WL ワードライン
145 保護パターン
165 上部コンタクトパッド
170 ストレージノード
ACT 活性領域
BL ビットライン
WL ワードライン
Claims (20)
- 基板上の導電ラインと、
前記導電ラインの側壁上の側壁スペーサと、
前記導電ラインの間に配置され、前記側壁スペーサによって前記導電ラインから分離され、前記基板の活性領域と電気的に連結されたコンタクトと、
対応するコンタクト上で前記コンタクトに電気的に連結されたコンタクトパッドと、
前記コンタクトパッドの側面と接し、前記導電ラインと交差する第1方向に前記コンタクトパッドの間に配置された保護パターンと、
対応する前記コンタクトパッドに電気的に連結された前記コンタクトパッド上のストレージノードと、を含むことを特徴とする半導体素子。 - 前記コンタクトパッドの下部面は前記コンタクトの上部面より前記第1方向に広いことを特徴とする請求項1に記載の半導体素子。
- 前記コンタクトパッドの上部面は対応するストレージノードの下部面より前記第1方向に広いことを特徴とする請求項1に記載の半導体素子。
- 前記ストレージノードは実質的に前記コンタクトパッドの中央に配置されたことを特徴とする請求項3に記載の半導体素子。
- 前記ストレージノードは対応するコンタクトパッドに対して前記第1方向にオフセットされたことを特徴とする請求項3に記載の半導体素子。
- 前記コンタクトパッドの一部領域の下の層間絶縁膜と、
前記コンタクトパッドの前記一部領域の下の前記層間絶縁膜の上部面上の底スペーサと、をさらに含み、前記底スペーサはシリコン窒化物を含むことを特徴とする請求項1に記載の半導体素子。 - 前記導電ラインの上部面に積層されたキャップラインをさらに含み、前記キャップラインは前記底スペーサと同一の物質を含むことを特徴とする請求項6に記載の半導体素子。
- 前記コンタクトパッドは前記キャップラインと接することを特徴とする請求項7に記載の半導体素子。
- 前記側壁スペーサは前記コンタクトパッドと接し、前記側壁スペーサは前記底スペーサと同一の物質を含むことを特徴とする請求項8に記載の半導体素子。
- 前記保護パターンは前記コンタクトパッドと等しい高さを有することを特徴とする請求項1に記載の半導体素子。
- 基板上に導電ラインを形成するステップと、
前記導電ラインの側壁上に側壁スペーサを形成するステップと、
前記導電ラインの間に配置され、前記側壁スペーサによって前記導電ラインから分離され、前記基板の活性領域と電気的に連結されるコンタクトを形成するステップと、
対応するコンタクト上で前記コンタクトに電気的に連結されるコンタクトパッドを形成するステップと、
前記コンタクトパッドの側面と接し、前記導電ラインと交差する第1方向に前記コンタクトパッドの間に配置される保護パターンを形成するステップと、
対応する前記コンタクトパッドに電気的に連結される前記コンタクトパッド上にストレージノードを形成するステップと、を含むことを特徴とする半導体素子の製造方法。 - 前記導電ラインの間の第1絶縁膜上にスペーサ膜を形成するステップと、
前記スペーサ膜上に第2絶縁膜を形成するステップと、
前記スペーサ膜を停止膜として前記第2絶縁膜を平坦化するステップと、
平坦化された前記第2絶縁膜上に第1エッチングマスクを形成するステップと、
前記第1エッチングマスクの開口部を通して前記スペーサ膜及び前記第1絶縁膜を異方性エッチングするステップと、を含み、
前記第1絶縁膜は前記導電ラインの前記側壁スペーサを形成することを特徴とする請求項11に記載の半導体素子の製造方法。 - 前記それぞれの導電ライン上に前記導電ラインと実質的に等しい幅を有するキャップパターンを形成するステップをさらに含み、
前記スペーサ膜は前記それぞれのキャップパターンの上部面と側面上に形成されることを特徴とする請求項12に記載の半導体素子の製造方法。 - 前記第2絶縁膜を形成するステップは、
絶縁パターンの一部を前記スペーサ膜を露出するようにエッチングして、線形の複数のオープン領域を形成するステップと、
保護物質で前記オープン領域を充填するステップと、
前記スペーサ膜を停止層として前記保護物質を平坦化するステップと、を含むことを特徴とする請求項12に記載の半導体素子の製造方法。 - 前記オープン領域を形成するステップは、
前記スペーサ膜及び前記第2絶縁膜上に、前記導電ラインと交差する開口部を有する第2エッチングマスクを形成するステップと、
前記第2エッチングマスクの開口部を通して前記第2絶縁膜を前記スペーサ膜より速い速度でエッチングするステップと、を含むことを特徴とする請求項14に記載の半導体素子の製造方法。 - 前記第2絶縁膜内にコンタクトパッド領域を画定するように、前記第1エッチングマスクを利用して前記スペーサ膜の下に位置する前記第2絶縁膜を等方性エッチングするステップをさらに含むことを特徴とする請求項12に記載の半導体素子の製造方法。
- 前記第1エッチングマスクはポリシリコンを含み、前記スペーサ膜及び前記保護パターンはシリコン窒化物を含み、前記第2絶縁膜はシリコン酸化物を含むことを特徴とする請求項16に記載の半導体素子の製造方法。
- 前記保護パターンを形成するステップは、
前記隣接するコンタクトパッドの間の一つの第1保護パターンと二つの第2保護パターンを形成するステップを含み、
前記第1保護パターンは前記第2保護パターンの間に形成され、
前記第2保護パターンは、隣接する前記第2保護パターンの間のコンタクトパッド領域を画定するためのエッチング工程の間、前記第1保護パターンを保護することを特徴とする請求項11に記載の半導体素子の製造方法。 - 前記エッチング工程は等方性エッチングであり、
前記エッチング工程の前に、第1エッチングマスクが隣接する前記コンタクトパッドの間の前記第1保護パターンと前記第2保護パターンを覆うように形成されることを特徴とする請求項18に記載の半導体素子の製造方法。 - ラインパターンが形成された基板上に前記ラインパターンの上部面及び側面上部を露出する第1絶縁膜を形成するステップと、
前記第1絶縁膜及び前記ラインパターンの前記露出された上部面及び側面上部にスペーサ膜を形成するステップと、
前記ラインパターンの間の前記スペーサ膜上に前記ラインパターンの間を充填する絶縁パターンを形成するステップと、
前記絶縁パターンに前記ラインパターンと交差する方向に前記スペーサ膜と接触する保護パターンを形成するステップと、
前記保護パターンの間にコンタクトパッド領域を画定するステップと、
前記コンタクトパッド領域と連結されるように前記スペーサ膜及び前記第1絶縁膜の一部領域をエッチングして前記基板を露出するコンタクト領域を画定するステップと、
前記コンタクト領域及び前記コンタクトパッド領域を導電物質で充填して、コンタクト及びコンタクトパッドを形成するステップと、
前記コンタクト上にストレージノードを形成するステップと、を含むことを特徴とする半導体素子の製造方法。
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