KR20230035188A - 반도체 소자 및 이의 제조방법 - Google Patents
반도체 소자 및 이의 제조방법 Download PDFInfo
- Publication number
- KR20230035188A KR20230035188A KR1020210117866A KR20210117866A KR20230035188A KR 20230035188 A KR20230035188 A KR 20230035188A KR 1020210117866 A KR1020210117866 A KR 1020210117866A KR 20210117866 A KR20210117866 A KR 20210117866A KR 20230035188 A KR20230035188 A KR 20230035188A
- Authority
- KR
- South Korea
- Prior art keywords
- peripheral
- pattern
- capping
- patterns
- capping pattern
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 230000002093 peripheral effect Effects 0.000 claims abstract description 224
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 125000006850 spacer group Chemical group 0.000 claims abstract description 56
- 238000005530 etching Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 25
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 17
- 238000001459 lithography Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 139
- 239000012535 impurity Substances 0.000 description 32
- 229910052751 metal Inorganic materials 0.000 description 30
- 239000002184 metal Substances 0.000 description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 229920005591 polysilicon Polymers 0.000 description 25
- 238000002955 isolation Methods 0.000 description 19
- 239000011229 interlayer Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 11
- 239000003795 chemical substances by application Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001900 extreme ultraviolet lithography Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011630 iodine Substances 0.000 description 1
- 229910052740 iodine Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
- Heterocyclic Carbon Compounds Containing A Hetero Ring Having Oxygen Or Sulfur (AREA)
- Recrystallisation Techniques (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
반도체 소자는, 셀 영역 및 주변 영역을 포함하는 기판; 상기 셀 영역 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 비트라인들; 상기 비트라인들의 각각의 상면 상의 하부 캐핑패턴; 상기 비트라인들의 각각의 측면을 덮고, 상기 하부 캐핑패턴의 측면 상으로 연장되는 비트라인 스페이서; 및 상기 하부 캐핑패턴의 상면 상의 상부 캐핑패턴을 포함한다. 상기 상부 캐핑패턴은 상기 비트라인 스페이서의 상면의 적어도 일부를 덮는다.
Description
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로, 보다 상세하게는 비트라인 상의 하부 캐핑패턴 및 상부 캐핑패턴을 포함하는 반도체 소자 및 이의 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근, 전자 기기의 고속화, 저 소비전력화에 따라, 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있고, 이를 충족시키기 위해서는 보다 고집적화 된 반도체 장치가 필요하다. 다만, 반도체 장치가 고집적화 될 수록, 반도체 장치의 생산을 위한 공정 난이도 및 공정 불량이 증가하게 된다. 그 결과, 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 생산 수율 및 특성이 저하될 수 있다. 따라서, 반도체 장치의 생산 수율 및 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 반도체 소자 및 이의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 제조가 용이한 반도체 소자 및 이의 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 소자는, 셀 영역 및 주변 영역을 포함하는 기판; 상기 셀 영역 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 비트라인들; 상기 비트라인들의 각각의 상면 상의 하부 캐핑패턴; 상기 비트라인들의 각각의 측면을 덮고, 상기 하부 캐핑패턴의 측면 상으로 연장되는 비트라인 스페이서; 및 상기 하부 캐핑패턴의 상면 상의 상부 캐핑패턴을 포함할 수 있다. 상기 상부 캐핑패턴은 상기 비트라인 스페이서의 상면의 적어도 일부를 덮을 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변 영역을 포함하는 기판을 준비하는 것; 상기 셀 영역 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 비트라인들, 하부 캐핑패턴들을 형성하는 것; 상기 비트라인들의 측면 및 상기 하부 캐핑패턴들의 측면을 덮는 비트라인 스페이서들을 형성하는 것; 이웃하는 상기 비트라인 스페이서들 사이에 상기 제1 방향을 따라 연장되는 라인 패턴들을 형성하는 것; 상기 라인 패턴들을 식각함으로써 상기 제1 방향 및 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 직교하는 상기 제2 방향을 따라 서로 이격된 예비 스토리지 노드 컨택들을 형성하는 것; 상기 비트라인 스페이서들의 상면 및 상기 예비 스토리지 노드 컨택들의 상면을 덮는 상부 캐핑막을 형성하는 것; 상기 상부 캐핑막을 식각하여 상기 예비 스토리지 노드 컨택들을 각각 노출시키는 오프닝들을 갖는 예비 상부 캐핑패턴을 형성하는 것; 및 상기 오프닝들에 의해 노출된 상기 예비 스토리지 노드 컨택들을 식각하여 스토리지 노드 컨택들을 형성하는 것을 포함할 수 있다. 상기 예비 상부 캐핑패턴은 상기 하부 캐핑패턴들 상에 남을 수 있다.
본 발명의 개념에 따르면, 비트라인들 상의 캐핑패턴들은 하부 캐핑패턴들 및 상부 캐핑패턴들을 포함할 수 있다. 상기 하부 캐핑패턴들이 형성되고, 상기 상부 캐핑패턴들의 형성 이전에 예비 스토리지 노드 컨택들이 형성됨으로써, 이후 스토리지 노드 컨택들 간의 단락이 방지될 수 있다. 또한, 상기 상부 캐핑패턴들이 랜딩패드들의 형성 이전에 형성됨으로써, 금속함유 패턴의 손상이 방지될 수 있다. 이에 따라, 반도체 소자의 전기적 특성이 향상될 수 있다. 더하여, 상기 하부 캐핑패턴들 및 상기 상부 캐핑패턴들의 형성 공정이 분리됨으로써, 상기 캐핑패턴들의 높이 조절이 용이할 수 있다. 이에 따라, 반도체 소자의 제조가 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다.
도 3 내지 도 5는 각각 도 2의 A-A', B-B', C-C'에 따른 단면도들이다.
도 6, 도 10, 도 14, 도 18 및 도 22는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도들이다.
도 7, 도 11, 도 15, 도 19 및 도 23은 각각 도 6, 도 10, 도 14, 도 18 및 도 22의 A-A'에 따른 단면도들이다.
도 8, 도 12, 도 16, 도 20 및 도 24는 각각 도 6, 도 10, 도 14, 도 18 및 도 22의 B-B'에 따른 단면도들이다.
도 9, 도 13, 도 17, 도 21 및 도 25는 각각 도 6, 도 10, 도 14, 도 18 및 도 22의 C-C'에 따른 단면도들이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다.
도 3 내지 도 5는 각각 도 2의 A-A', B-B', C-C'에 따른 단면도들이다.
도 6, 도 10, 도 14, 도 18 및 도 22는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도들이다.
도 7, 도 11, 도 15, 도 19 및 도 23은 각각 도 6, 도 10, 도 14, 도 18 및 도 22의 A-A'에 따른 단면도들이다.
도 8, 도 12, 도 16, 도 20 및 도 24는 각각 도 6, 도 10, 도 14, 도 18 및 도 22의 B-B'에 따른 단면도들이다.
도 9, 도 13, 도 17, 도 21 및 도 25는 각각 도 6, 도 10, 도 14, 도 18 및 도 22의 C-C'에 따른 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 블록도이다.
도 1을 참조하면, 반도체 소자는 셀 블록들(CB) 및 상기 셀 블록들(CB)의 각각의 주위를 둘러싸는 주변 블록(PB)을 포함할 수 있다. 상기 반도체 소자는 메모리 소자일 수도 있고, 상기 셀 블록들(CB)의 각각은 메모리 집적회로와 같은 셀 회로를 포함할 수 있다. 상기 주변 블록(PB)은 상기 셀 회로의 동작에 필요한 다양한 주변 회로들을 포함할 수 있고, 상기 주변 회로들은 상기 셀 회로에 전기적으로 연결될 수 있다.
상기 주변 블록(PB)은 센스 앰프 회로들(SA), 서브-워드라인 드라이버 회로들(SWD)을 포함할 수 있다. 일 예로, 상기 센스 앰프 회로들(SA)은 상기 셀 블록들(CB)을 사이에 두고 서로 마주할 수 있고, 상기 서브-워드라인 드라이버 회로들(SWD)은 상기 셀 블록들(CB)을 사이에 두고 서로 마주할 수 있다. 상기 주변 블록(PB)은 센스 앰프 구동용 전원 및 접지 드라이버 회로들을 더 포함할 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다. 도 3 내지 도 5는 각각 도 2의 A-A', B-B', C-C'에 따른 단면도들이다.
도 2 내지 도 5를 참조하면, 기판(10)이 제공될 수 있다. 상기 기판(10)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(10)은 셀 영역(CR) 및 주변 영역(PR)을 포함할 수 있다. 상기 셀 영역(CR)은 도 1의 각 셀 블록(CB)이 제공되는 상기 기판(10)의 일 영역일 수 있고, 상기 주변 영역(PR)은 도 1의 주변 블록(PB)이 제공되는 상기 기판(10)의 다른 영역일 수 있다.
셀 활성패턴들(ACT)이 상기 기판(10)의 상기 셀 영역(CR) 상에 배치될 수 있다. 상기 셀 활성패턴들(ACT)은 제1 방향(D1) 및 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 제1 방향(D1)은 상기 기판(10)의 상면에 평행한 방향일 수 있고, 상기 제2 방향(D2)은 상기 기판(10)의 상기 상면에 평행하고 상기 제1 방향(D1)에 교차하는(일 예로, 직교하는) 방향일 수 있다. 상기 셀 활성패턴들(ACT)은, 상기 기판(10)의 상기 상면에 평행하고 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 교차하는 제3 방향(D3)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 셀 활성패턴들(ACT)의 중 어느 하나의 단부는, 상기 제2 방향(D2)으로 이웃하는 다른 셀 활성패턴(ACT)의 중심에 인접하도록 배열될 수 있다. 상기 셀 활성패턴들(ACT) 각각은 상기 기판(10)의 상기 상면에 수직한 제4 방향(D4)을 따라 상기 기판(10)으로부터 돌출된 상기 기판(10)의 일부일 수 있다.
소자분리막들(120)이 상기 셀 영역(CR) 상에서 상기 셀 활성패턴들(ACT) 사이에 배치될 수 있다. 상기 소자분리막들(120)은 상기 기판(10) 내에 배치되어 상기 셀 활성패턴들(ACT)을 정의할 수 있다. 상기 소자분리막들(120)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
워드라인들(WL)이 상기 셀 영역(CR) 상에서 상기 셀 활성패턴들(ACT) 및 상기 소자분리막들(120)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 셀 활성패턴들(ACT) 및 상기 소자분리막들(120)에 형성된 그루브들 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)을 따라 서로 이격될 수 있다. 상기 워드라인들(WL)은 상기 기판(10) 내에 매립될 수 있다.
상기 워드라인들(WL) 각각은 셀 게이트 전극(210), 셀 게이트 유전패턴(220) 및 셀 게이트 캐핑패턴(230)을 포함할 수 있다. 상기 셀 게이트 전극(210)은 상기 셀 활성패턴들(ACT) 및 상기 소자분리막들(120)의 상부들을 관통할 수 있다. 상기 셀 게이트 유전패턴(220)은 상기 셀 게이트 전극(210)과 상기 셀 활성패턴들(ACT) 사이, 및 상기 셀 게이트 전극(210)과 상기 소자분리막들(120) 사이에 개재될 수 있다. 상기 셀 게이트 캐핑패턴(230)은 상기 셀 게이트 전극(210) 상에 제공될 수 있다. 상기 셀 게이트 캐핑패턴(230)의 상면은 상기 셀 활성패턴들(ACT)의 상면들과 공면을 이룰 수 있다.
상기 셀 게이트 전극(210)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 상기 셀 게이트 유전패턴(220)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 셀 게이트 캐핑패턴(230)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
불순물 영역들이 상기 셀 활성패턴들(ACT) 내에 제공될 수 있다. 상기 불순물 영역들은 제1 불순물 영역들(110a) 및 제2 불순물 영역들(110b)을 포함할 수 있다. 상기 제1 불순물 영역들(110a)의 각각은 상기 셀 활성패턴들(ACT) 각각을 가로지르는 한 쌍의 상기 워드라인들(WL) 사이에 제공될 수 있다. 상기 제2 불순물 영역들(110b)은 상기 셀 활성패턴들(ACT) 각각의 양 가장자리 영역들 내에 제공될 수 있다. 상기 제1 불순물 영역들(110a)은 상기 제2 불순물 영역들(110b)과 동일한 도전형(예를 들어, N형)의 불순물을 포함할 수 있다.
주변 활성패턴들(PACT)이 상기 기판(10)의 상기 주변 영역(PR) 상에 배치될 수 있다. 주변 소자분리막들(120p)이 상기 주변 영역(PR) 상에서 상기 주변 활성패턴들(PACT) 사이에 배치될 수 있다. 상기 주변 소자분리막들(120p)은 상기 기판(10) 내에 배치되어 상기 주변 활성패턴들(PACT)을 정의할 수 있다. 주변 불순물 영역들(110c)이 상기 주변 활성패턴들(PACT) 내에 제공될 수 있다.
버퍼 패턴(305)이 상기 기판(10)의 상기 셀 영역(CR) 상에 배치될 수 있다. 상기 버퍼 패턴(305)은 상기 셀 활성패턴들(ACT), 상기 소자분리막들(120) 및 상기 워드라인들(WL)을 덮을 수 있다. 상기 버퍼 패턴(305)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
비트라인들(BL)이 상기 셀 영역(CR) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 제1 방향(D1)을 따라 연장될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 비트라인들(BL) 각각은 차례로 적층된 제1 오믹패턴(331) 및 금속함유 패턴(330)을 포함할 수 있다. 일 예로, 상기 제1 오믹패턴(331)은 금속실리사이드를 포함할 수 있다. 일 예로, 상기 금속함유 패턴(330)은 금속(텅스텐, 티타늄, 탄탈륨 등)을 포함할 수 있다.
폴리실리콘 패턴들(310)이 상기 비트라인들(BL)과 상기 버퍼 패턴(305) 사이에 개재될 수 있다.
비트라인 컨택들(DC)이 상기 비트라인들(BL)과 상기 제1 불순물 영역들(110a) 사이에 각각 개재될 수 있다. 상기 비트라인들(BL)은 상기 비트라인 컨택들(DC)에 의해 상기 제1 불순물 영역들(110a)에 전기적으로 연결될 수 있다. 상기 비트라인 컨택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
상기 비트라인 컨택들(DC)은 리세스 영역(RE) 안에 배치될 수 있다. 상기 리세스 영역(RE)은 상기 제1 불순물 영역들(110a)의 상부 및 이에 인접한 상기 소자분리막들(120)의 상부에 제공될 수 있다. 제1 매립절연패턴(314) 및 제2 매립절연패턴(315)은 상기 리세스 영역(RE) 내의 잔부를 채울 수 있다.
하부 캐핑패턴(350)이 상기 비트라인들(BL)의 각각의 상면 상에 제공될 수 있다. 상기 하부 캐핑패턴(350)은 상기 비트라인들(BL)의 각각의 상에서 상기 제1 방향(D1)을 따라 연장될 수 있다. 상기 하부 캐핑패턴(350)은 제1 하부 캐핑패턴(351), 제2 하부 캐핑패턴(352) 및 제3 하부 캐핑패턴(353)을 포함할 수 있다. 상기 제1 하부 캐핑패턴(351), 상기 제2 하부 캐핑패턴(352) 및 상기 제3 하부 캐핑패턴(353)은 상기 각 비트라인들(BL) 상에서 차례대로 제공될 수 있다. 상기 하부 캐핑패턴(350)은 상기 각 비트라인(BL) 상에서 상기 제1 방향(D1)을 따라 연장될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 하부 캐핑패턴(350)은 실리콘 질화막을 포함할 수 있다. 일 예로, 상기 제1 하부 캐핑패턴(351), 제2 하부 캐핑패턴(352) 및 상기 제3 하부 캐핑패턴(353)은 실리콘 질화막을 포함할 수 있다.
상기 폴리실리콘 패턴들(310)의 각각의 측면 및 상기 비트라인들(BL)의 각각의 측면이 비트라인 스페이서(SP)로 덮일 수 있다. 상기 비트라인 스페이서(SP)는 상기 하부 캐핑패턴(350)의 측면 및 상기 각 비트라인 컨택(DC)의 상부의 측면 상으로 연장될 수 있다. 상기 비트라인 스페이서(SP)의 상면(SPu)(일 예로, 최상부면)은 상기 하부 캐핑패턴(350)의 상면(350u)(일 예로, 최상부면)과 공면을 이룰 수 있다. 상기 비트라인 스페이서(SP)의 상기 상면(SPu)은, 상기 기판(10)의 하면에 대하여 상기 하부 캐핑패턴(350)의 상기 상면(350u)과 실질적으로 동일한 높이에 위치할 수 있다.
상기 비트라인 스페이서(SP)는 서로 이격된 제1 서브 스페이서(321) 및 제2 서브 스페이서(325)를 포함할 수 있다. 일 예로, 상기 제1 서브 스페이서(321) 및 제2 서브 스페이서(325)는 에어갭(AG)에 의해 이격될 수 있다. 상기 제1 서브 스페이서(321)는 상기 폴리실리콘 패턴들(310)의 각각의 측면 및 상기 비트라인들(BL)의 각각의 측면에 접할 수 있다. 상기 제2 서브 스페이서(325)는 상기 제1 서브 스페이서(321)의 측면을 따라 제공될 수 있다. 상기 제1 서브 스페이서(321) 및 상기 제2 서브 스페이서(325)는 실리콘 질화막, 실리콘 산화막 또는 실리콘 산질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 제1 서브 스페이서(321) 및 상기 제2 서브 스페이서(325)는 동일한 물질을 포함할 수 있다.
스토리지 노드 컨택들(BC)이 상기 비트라인들(BL) 중 서로 이웃하는 비트라인들(BL) 사이에 개재될 수 있다. 상기 비트라인 스페이서(SP)가 상기 스토리지 노드 컨택들(BC)과 이에 인접한 상기 비트라인들(BL) 사이에 개재될 수 있다. 상기 스토리지 노드 컨택들(BC)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 스토리지 노드 컨택들(BC) 각각은 상기 제2 불순물 영역들(110b) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 스토리지 노드 컨택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
펜스 절연패턴(340)이 상기 제1 방향(D1)으로 서로 이웃하는 스토리지 노드 컨택들(BC) 사이에 제공될 수 있다. 상기 펜스 절연패턴들(340)은 실리콘 질화막, 실리콘 산화막 또는 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
상부 캐핑패턴(360)이 상기 하부 캐핑패턴(350)의 상면(350u) 및 상기 펜스 절연패턴(340)의 상면 상에 제공될 수 있다. 상기 상부 캐핑패턴(360)은 상기 하부 캐핑패턴(350)의 상기 상면(350u)의 적어도 일부를 덮을 수 있고, 상기 비트라인 스페이서(SP)의 상면(SPu)의 적어도 일부 상으로 연장될 수 있다. 일 예로, 상기 상부 캐핑패턴(360)은 상기 비트라인 스페이서(SP)의 상기 상면(SPu)을 덮을 수 있다. 다시 말해, 상기 상부 캐핑패턴(360)은 상기 제1 서브 스페이서(321)의 상면(321u)의 적어도 일부, 및 상기 제2 서브 스페이서(325)의 상면(325u)의 적어도 일부를 덮을 수 있다. 상기 상부 캐핑패턴(360)은 상기 제1 서브 스페이서(321)와 상기 제2 서브 스페이서(325) 사이의 상기 에어갭(AG) 상으로 연장될 수 있고, 상기 상부 캐핑패턴(360)의 하면(360l)의 적어도 일부가 상기 에어갭(AG)에 의해 노출될 수 있다.
상기 비트라인 스페이서(SP)의 상기 상면(SPu) 및 상기 하부 캐핑패턴(350)의 상기 상면(350u)은 상기 상부 캐핑패턴(360)의 상기 하면(350l)에 접할 수 있다. 다시 말해, 상기 비트라인 스페이서(SP)는 상기 하부 캐핑패턴(350)의 측면을 따라 상기 상부 캐핑패턴(360)의 상기 하면(350l)까지 연장될 수 있고, 상기 상부 캐핑패턴(360)의 측면 상으로는 연장되지 않을 수 있다. 즉, 상기 비트라인 스페이서(SP)는 상기 상부 캐핑패턴(360)의 측면 상에 제공되지 않을 수 있다.
상기 상부 캐핑패턴(360)은 실리콘 질화물을 포함할 수 있다. 상기 상부 캐핑패턴(360)은 단일물질로 이루어질 수 있다. 일 예로, 상기 상부 캐핑패턴(360)은 실리콘 질화물로 이루어질 수 있다.
상기 상부 캐핑패턴(360)은 복수 개일 수 있다. 복수 개의 상기 상부 캐핑패턴들(360)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 상부 캐핑패턴(360)과 상기 제2 방향(D2)으로 서로 이웃하는 상부 캐핑패턴(360) 간 거리는, 상기 비트라인 스페이서(SP)와 서로 이웃하는 비트라인 스페이서(SP) 간 거리보다 멀 수 있다.
평면적 관점에서, 상기 상부 캐핑패턴들(360)은 지그재그 형태로 상기 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. 일 예로, 상기 상부 캐핑패턴(360)과 상기 제1 방향(D1)으로 바로 이웃하는 상부 캐핑패턴(360)은, 상기 상부 캐핑패턴(360)으로부터 제2 방향(D2)으로 쉬프트되어 배열될 수 있다. 상기 이웃하는 상부 캐핑패턴(360)은, 상기 제1 방향(D1)을 축으로 상기 상부 캐핑패턴(360)에 대하여 대칭인 형태일 수 있다.
제2 오믹패턴(341)이 상기 스토리지 노드 컨택들(BC) 각각 상에 배치될 수 있다. 상기 제2 오믹패턴(341)은 금속실리사이드를 포함할 수 있다.
확산방지 패턴(342)이 상기 제2 오믹패턴(341), 상기 비트라인 스페이서(SP), 상기 상부 캐핑패턴(360) 및 상기 펜스 절연패턴(340)을 콘포말하게 덮을 수 있다. 상기 확산방지 패턴(342)은 티타늄질화막, 탄탈륨질화막과 같은 금속 질화물을 포함할 수 있다. 상기 제2 오믹패턴(341)이 상기 확산방지 패턴(342)과 상기 스토리지 노드 컨택들(BC) 각각의 사이에 개재될 수 있다.
랜딩패드들(LP)이 상기 스토리지 노드 컨택들(BC) 상에 각각 배치될 수 있다. 상기 랜딩패드들(LP)은 텅스텐과 같은 금속 함유 물질을 포함할 수 있다. 상기 랜딩패드들(LP)의 상부는 상기 스토리지 노드 컨택들(BC)로부터 상기 제2 방향(D2)으로 쉬프트될 수 있다. 상기 랜딩패드들(LP)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 확산방지 패턴(342)은 상기 랜딩패드들(LP)과 상기 상부 캐핑패턴들(360)의 사이, 상기 랜딩패드들(LP)과 상기 하부 캐핑패턴들(350)의 사이, 및 상기 랜딩패드들(LP)과 상기 스토리지 노드 컨택들(BC) 사이에 개재될 수 있다.
제1 층간 절연패턴(400)이 상기 랜딩패드들(LP) 각각을 감쌀 수 있다. 상기 제1 층간 절연패턴(400)의 측면은 상기 상부 캐핑패턴들(360)의 측부, 상기 하부 캐핑패턴들(350)의 상측부, 상기 비트라인 스페이서들(SP)의 상부 및 상기 펜스 절연패턴(340)의 상측부와 접할 수 있다. 상기 제1 층간 절연패턴(400)의 하면(400l)은, 상기 기판(10)의 하면에 대하여 상기 비트라인들(BL)의 상면들(BLu)보다 높은 높이에 위치할 수 있고, 상기 상부 캐핑패턴들(360)의 하면들(360l)보다 낮은 높이에 위치할 수 있다. 상기 제1 층간 절연패턴(400)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 다른 예로, 상기 제1 층간 절연패턴(400)은 상기 에어갭(AG)과 연결되어 에어로 채워진 공간을 더 포함할 수 있다.
하부 전극들(BE)이 상기 랜딩패드들(LP) 상에 각각 배치될 수 있다. 상기 하부 전극들(BE)은 불순물이 도핑된 폴리실리콘, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 상기 하부 전극들(BE)의 각각은 원기둥 형태이거나 속이 빈 실린더 혹은 컵 형태를 가질 수 있다. 상부 지지 패턴(SS1)이 상기 하부 전극들(BE)의 상부 측벽들을 지지할 수 있고, 하부 지지 패턴(SS2)이 상기 하부 전극들(BE)의 하부 측벽들을 지지할 수 있다. 상기 상부 및 하부 지지 패턴들(SS1, SS2)은 실리콘 질화막, 실리콘 산화막, 실리콘산화질화막과 같은 절연물질을 포함할 수 있다.
식각 저지막(420)이 상기 하부 전극들(BE) 사이에서 상기 제1 층간 절연패턴(400) 상에 제공될 수 있다. 상기 식각 저지막(420)은 일 예로, 실리콘 질화막, 실리콘 산화막, 실리콘산화질화막과 같은 절연물질을 포함할 수 있다. 유전막(DL)이 상기 하부 전극들(BE)의 표면과 상기 상부 및 하부 지지 패턴들(SS1, SS2)의 표면을 덮을 수 있다. 상기 유전막(DL)은 일 예로, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및 고유전막(일 예로, 하프늄 산화막) 중의 적어도 하나를 포함할 수 있다. 상부 전극(TE)이 상기 유전막(DL) 상에 배치될 수 있고, 상기 하부 전극들(BE) 사이의 공간을 채울 수 있다. 상기 상부 전극(TE)은 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘게르마늄막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 상기 하부 전극들(BE), 상기 유전막(DL) 및 상기 상부 전극(TE)은 캐패시터(CA)를 구성할 수 있다.
상기 기판(10)의 상기 주변 영역(PR) 상에, 주변 게이트 유전패턴(306) 및 주변 워드라인들(PWL)이 배치될 수 있다. 상기 기판(10), 상기 주변 게이트 유전패턴(306) 및 상기 주변 워드라인들(PWL)은 차례로 적층된 형태를 가질 수 있다.
상기 주변 워드라인들(PWL)은 상기 주변 활성패턴들(PACT)을 가로지를 수 있다. 상기 주변 워드라인들(PWL) 각각은 주변 폴리실리콘 패턴(310p), 제1 주변 오믹패턴(331p), 주변 금속함유 패턴(330p), 제1 주변 캐핑패턴(351p) 및 주변 스페이서(355)를 포함할 수 있다. 상기 주변 폴리실리콘 패턴(310p), 상기 제1 주변 오믹패턴(331p), 상기 주변 금속함유 패턴(330p) 및 상기 제1 주변 캐핑패턴(351p)은 차례로 적층된 형태일 수 있다. 상기 주변 폴리실리콘 패턴(310p), 상기 제1 주변 오믹패턴(331p), 상기 주변 금속함유 패턴(330p) 및 상기 제1 주변 캐핑패턴(351p)은 각각 상기 폴리실리콘 패턴(310), 상기 제1 오믹패턴(331), 상기 금속함유 패턴(330) 및 상기 제1 하부 캐핑패턴(351)과 동일한 물질을 포함할 수 있고, 주변 활성패턴(PACT)을 가로지를 수 있다. 일 예로, 상기 제1 하부 캐핑패턴(351) 및 상기 제1 주변 캐핑패턴(351p)은 실리콘 질화물을 포함할 수 있다. 상기 주변 스페이서(355)는 상기 주변 폴리실리콘 패턴(310p)의 측면, 상기 제1 주변 오믹패턴(331p)의 측면, 상기 주변 금속함유 패턴(330p)의 측면 및 상기 제1 주변 캐핑패턴(351p)의 측면 상에 제공될 수 있다.
하부 주변 절연패턴(370)이 상기 주변 워드라인들(PWL)의 측면 상에 제공될 수 있다. 상기 하부 주변 절연패턴(370)은 상기 주변 워드라인들(PWL)의 측면을 감쌀 수 있다. 상기 하부 주변 절연패턴(370)은 실리콘 산화물을 포함할 수 있다.
제2 주변 캐핑패턴(352p)이 상기 주변 워드라인들(PWL)의 상면을 덮고, 상기 주변 스페이서(355)의 측면 및 상기 주변 게이트 유전패턴(306)의 상면을 따라 연장될 수 있다. 상기 제2 주변 캐핑패턴(352p)은 상기 주변 워드라인들(PWL)의 측면과 상기 하부 주변 절연패턴(370)의 사이, 및 상기 기판(10)과 상기 하부 주변 절연패턴(370)의 사이에 개재될 수 있다. 상기 주변 워드라인들(PWL)의 상기 상면을 덮은 제2 주변 캐핑패턴(352p)의 상면은, 상기 하부 주변 절연패턴(370)의 상면과 공면을 이룰 수 있다.
상기 제2 주변 캐핑패턴(352p)은 상기 제2 하부 캐핑패턴(352)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 제2 하부 캐핑패턴(352) 및 상기 제2 주변 캐핑패턴(352p)은 실리콘 질화물을 포함할 수 있다.
제3 주변 캐핑패턴(353p)이 상기 하부 주변 절연패턴(370) 및 상기 주변 워드라인들(PWL) 상에 제공될 수 있다. 상기 제3 주변 캐핑패턴(353p)은 상기 하부 주변 절연패턴(370)을 덮을 수 있다. 상기 제3 주변 캐핑패턴(353p)은 상기 주변 워드라인들(PWL) 상에서 상기 제2 주변 캐핑패턴(352p)을 덮을 수 있다. 상기 제3 주변 캐핑패턴(353p)은 상기 제3 하부 캐핑패턴(353)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 제3 하부 캐핑패턴(353) 및 상기 제3 주변 캐핑패턴(353p)은 실리콘 질화막을 포함할 수 있다.
제4 주변 캐핑패턴들(360p)이 상기 제3 주변 캐핑패턴(353p) 상에 제공될 수 있다. 상기 제4 주변 캐핑패턴들(360p)은 상기 제3 주변 캐핑패턴(353p)의 적어도 일부를 덮을 수 있다. 상기 각 제4 주변 캐핑패턴들(360p)의 일부는 상기 주변 워드라인들(PWL) 상에 배치될 수 있다. 상기 제1 주변 캐핑패턴(351p), 상기 제2 주변 캐핑패턴(352p), 상기 제3 주변 캐핑패턴(353p) 및 상기 각 제4 주변 캐핑패턴들(360p)의 상기 일부는 차례로 적층되어 제공될 수 있다. 상기 제4 주변 캐핑패턴들(360p)은 상기 상부 캐핑패턴(360)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 상부 캐핑패턴(360) 및 상기 제4 주변 캐핑패턴들(360p)은 실리콘 질화막을 포함할 수 있다.
상부 주변 절연패턴(400p)이 상기 제4 주변 캐핑패턴들(360p) 사이에 개재될 수 있다. 상기 상부 주변 절연패턴(400p)은 상기 제4 주변 캐핑패턴들(360p) 각각을 감쌀 수 있다. 상기 상부 주변 절연패턴(400p)은 상기 제3 주변 캐핑패턴(353p)의 상부 일부에 제공되는 리세스를 채울 수 있다. 상기 상부 주변 절연패턴(400p)의 하면(400pl)은, 상기 기판(10)의 하면에 대하여 상기 제4 주변 캐핑패턴들(360p)의 하면들(360pl)보다 낮은 높이에 위치할 수 있고, 상기 제3 주변 캐핑패턴(353p)의 하면들보다 높은 높이에 위치할 수 있다.
주변 컨택플러그들(DCP)이 상기 주변 워드라인들(PWL)의 각각의 양 측에 배치될 수 있다. 상기 주변 컨택플러그들(DCP)의 각각은 상기 상부 주변 절연패턴(400p), 상기 제4 주변 캐핑패턴(360p), 상기 제3 주변 캐핑패턴(353p), 상기 하부 주변 절연패턴(370) 및 상기 기판(10)의 상부를 차례로 관통할 수 있다. 상기 기판(10)의 상기 상부는 상기 주변 불순물 영역들(110c)이 제공된 영역일 수 있다. 제2 주변 오믹패턴(341p)이 상기 주변 컨택플러그들(DCP)과 상기 기판(10)의 상기 상부 사이에 개재될 수 있다. 상기 주변 컨택플러그들(DCP)의 상부는 상기 주변 절연패턴(400p)에 의해 둘러싸일 수 있다. 주변 확산방지 패턴(342p)이 상기 주변 컨택플러그들(DCP)의 적어도 일부를 감쌀 수 있다. 상기 주변 컨택플러그들(DCP)은 상기 랜딩패드들(LP)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 주변 컨택플러그들(DCP)은 텅스텐과 같은 금속 함유 물질을 포함할 수 있다.
제2 층간 절연패턴(500)이 상기 주변 영역(PR) 상에 제공될 수 있다. 상기 제2 층간 절연패턴(500)은 상기 상부 주변 절연패턴(400p) 및 상기 주변 컨택플러그들(DCP) 상에 제공될 수 있다. 상기 제2 층간 절연패턴(500)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
도 6, 도 10, 도 14, 도 18 및 도 22는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도들이다. 도 7, 도 11, 도 15, 도 19 및 도 23은 각각 도 6, 도 10, 도 14, 도 18 및 도 22의 A-A'에 따른 단면도들이다. 도 8, 도 12, 도 16, 도 20 및 도 24는 각각 도 6, 도 10, 도 14, 도 18 및 도 22의 B-B'에 따른 단면도들이다. 도 9, 도 13, 도 17, 도 21 및 도 25는 각각 도 6, 도 10, 도 14, 도 18 및 도 22의 C-C'에 따른 단면도들이다. 이하에서, 본 발명의 실시예들에 따른 반도체 소자의 제조방법에 대하여 설명한다. 설명의 간략을 위해, 도 1 내지 도 5를 참조한 설명과 중복되는 설명은 생략한다.
도 6 내지 도 9를 참조하면, 셀 영역(CR) 및 주변 영역(PR)을 포함하는 기판(10)이 제공될 수 있다.
상기 셀 영역(CR) 상에서, 셀 활성패턴들(ACT) 및 소자분리막들(120)이 상기 기판(10) 내에 형성될 수 있다. 상기 셀 활성패턴들(ACT)은 상기 기판(10)의 상면에 평행한 제1 방향(D1), 및 상기 기판(10)의 상기 상면에 평행하고 상기 제1 방향(D1)에 교차하는(일 예로, 직교하는) 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 셀 활성패턴들(ACT)은, 상기 기판(10)의 상기 상면에 평행하고 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 교차하는 제3 방향(D3)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 소자분리막들(120)은 상기 기판(10) 내에 배치되어 상기 셀 활성패턴들(ACT)을 정의할 수 있다.
워드라인들(WL)이 상기 셀 영역(CR) 상에서 상기 셀 활성패턴들(ACT) 및 상기 소자분리막들(120)을 가로지르도록 형성될 수 있다. 상기 워드라인들(WL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)을 따라 서로 이격될 수 있다. 상기 워드라인들(WL)은 상기 기판(10) 내에 매립될 수 있다.
불순물 영역들이 상기 셀 활성패턴들(ACT) 내에 형성될 수 있고, 제1 불순물 영역들(110a) 및 제2 불순물 영역들(110b)을 포함할 수 있다. 상기 제1 불순물 영역들(110a)은 상기 셀 활성패턴들(ACT) 각각을 가로지르는 한 쌍의 상기 워드라인들(WL) 사이에 형성될 수 있다. 상기 제2 불순물 영역들(110b)은 상기 셀 활성패턴들(ACT) 각각의 양 가장자리 영역들 내에 형성될 수 있다.
버퍼 패턴(305), 비트라인 컨택들(DC), 폴리실리콘 패턴들(310), 비트라인들(BL) 및 하부 캐핑패턴들(350)이 상기 셀 영역(CR) 상에서 형성될 수 있다.
상세하게는, 버퍼막 및 제1 폴리실리콘막이 상기 기판(10) 상에 적층될 수 있고, 리세스 영역(RE)이 상기 제1 불순물 영역들(110a)의 상부 및 이에 인접한 상기 소자분리막들(120)의 상부에 형성될 수 있다. 상기 리세스 영역(RE)은 상기 버퍼막, 상기 제1 폴리실리콘막, 상기 제1 불순물 영역들(110a)의 상부 및 이에 인접한 상기 소자분리막들(120)의 상부를 식각함으로써 형성될 수 있고, 이 과정에서 상기 버퍼 패턴(305)이 식각된 상기 버퍼막의 잔부로부터 형성될 수 있다. 이후, 예비 비트라인 컨택들이 상기 리세스 영역(RE)을 채울 수 있고, 비트라인막, 하부 캐핑막이 차례로 적층될 수 있다. 상기 비트라인 컨택들(DC), 상기 폴리실리콘 패턴들(310), 상기 비트라인들(BL) 및 상기 하부 캐핑패턴들(350)은, 각각 상기 예비 비트라인 컨택들, 상기 제1 폴리실리콘막, 상기 비트라인막 및 상기 하부 캐핑막을 식각함으로써 형성될 수 있다. 상기 비트라인막은 오믹막 및 금속 함유막을 포함할 수 있다. 상기 하부 캐핑막은 제1 하부 캐핑막, 제2 하부 캐핑막 및 제3 하부 캐핑막을 포함할 수 있다.
상기 비트라인들(BL)은 상기 제1 방향(D1)을 따라 연장되도록 형성될 수 있고, 상기 제2 방향(D2)을 따라 서로 이웃하도록 형성될 수 있다. 상기 비트라인들(BL)은 각각은 차례로 적층된 제1 오믹패턴(331) 및 금속함유 패턴(330)을 포함할 수 있다.
상기 하부 캐핑패턴들(350)은 상기 제1 방향(D1)을 따라 연장되도록 형성될 수 있고, 상기 제2 방향(D2)을 따라 서로 이웃하도록 형성될 수 있다. 상기 하부 캐핑패턴들(350) 각각은 차례로 적층된 제1 하부 캐핑패턴(351), 제2 하부 캐핑패턴(352) 및 제3 하부 캐핑패턴(353)을 포함할 수 있다.
비트라인 스페이서들(SP)이 상기 비트라인들(BL)의 측면 및 상기 하부 캐핑패턴들(350)을 덮도록 형성될 수 있다. 이 과정에서, 제1 매립절연패턴(314) 및 제2 매립절연패턴(315)이 상기 리세스 영역(RE)의 잔부를 채우도록 형성될 수 있다. 상기 비트라인 스페이서들(SP) 각각은 서로 이격된 제1 서브 스페이서(321) 및 제2 서브 스페이서(325)를 포함할 수 있다. 일 예로, 상기 제1 서브 스페이서(321) 및 제2 서브 스페이서(325)는 에어갭(AG)에 의해 이격되도록 형성될 수 있다.
라인 패턴들(300)이 이웃하는 비트라인 스페이서들(SP) 사이에 형성될 수 있다. 상기 라인 패턴들(300)을 형성하는 것은, 상기 이웃하는 비트라인 스페이서들(SP)의 사이를 채우고 상기 비트라인 스페이서들(SP)을 덮는 제2 폴리실리콘막을 형성하는 것, 및 상기 제2 폴리실리콘막의 상부를 제거함으로써 상기 비트라인 스페이서들(SP)에 의해 분리된 상기 제2 폴리실리콘막의 잔부로 이루어지는 라인 패턴들(300)을 형성하는 것을 포함할 수 있다.
상기 제2 폴리실리콘막의 상기 상부를 제거하는 과정에서, 상기 비트라인 스페이서들(SP)의 상부 및 상기 하부 캐핑패턴들(350)의 상부가 더 제거될 수 있다. 일 예로, 상기 비트라인 스페이서들(SP)의 상기 상부 및 상기 하부 캐핑패턴들(350)의 상기 상부를 제거하는 것은, 연마 공정 등을 이용하여 상기 비트라인 스페이서들(SP)의 상기 상부 및 하부 캐핑패턴들(350)의 상기 상부를 평탄화하는 것을 포함할 수 있다. 이를 통해, 상기 하부 캐핑패턴들(350)의 상면(350u)이 노출될 수 있다. 상기 하부 캐핑패턴들(350)의 상기 상면(350u)(일 예로, 최상부면)은 상기 비트라인 스페이서들(CP)의 상면(SPu)(일 예로, 최상부면)과 공면을 이룰 수 있다. 상기 비트라인 스페이서(SP)의 상기 상면(SPu)은, 상기 기판(10)의 하면에 대하여 상기 하부 캐핑패턴(350)의 상기 상면(350u)과 실질적으로 동일한 높이에 위치할 수 있다.
상기 주변 영역(PR) 상에서는, 주변 활성패턴들(PACT) 및 주변 소자분리막들(120p)이 상기 기판(10) 내에 형성될 수 있다. 주변 불순물 영역들(110c)이 상기 주변 활성패턴들(PACT) 내에 형성될 수 있다. 상기 주변 게이트 유전패턴(306)이 상기 주변 활성패턴들(PACT) 및 상기 주변 소자분리막들(120p) 상에 형성될 수 있다.
상기 주변 활성패턴들(PACT) 상에 주변 워드라인들(PWL)이 형성될 수 있다. 상기 주변 워드라인들(PWL) 각각은 차례로 적층된 주변 폴리실리콘 패턴(310p), 제1 주변 오믹패턴(331p), 주변 금속함유 패턴(330p) 및 제1 주변 캐핑패턴(351p)을 포함할 수 있다. 상기 주변 워드라인들(PWL) 각각은 주변 스페이서(355)를 더 포함할 수 있다. 상기 주변 폴리실리콘 패턴(310p), 상기 제1 주변 오믹패턴(331p), 상기 주변 금속함유 패턴(330p) 및 제1 주변 캐핑패턴(351p)은 각각 상기 제1 폴리실리콘막, 상기 오믹막, 상기 금속 함유막 및 제1 하부 캐핑막을 식각함으로써 형성될 수 있다.
제2 주변 캐핑패턴(352p)이 상기 주변 워드라인들(PWL)을 덮고, 상기 주변 스페이서(355)의 측면 및 상기 주변 게이트 유전패턴(306)의 상면을 따라 연장되도록 형성될 수 있다. 상기 제2 주변 캐핑패턴(352p)은 상기 제2 하부 캐핑막을 식각함으로써 형성될 수 있다.
하부 주변 절연패턴(370)이 상기 제2 주변 캐핑패턴(352p)을 감싸도록 형성될 수 있다. 상기 하부 주변 절연패턴(370)은 실리콘 산화물을 포함할 수 있다.
제3 주변 캐핑패턴(353p)이 상기 하부 주변 절연패턴(370) 및 상기 주변 워드라인들(PWL) 상에 형성될 수 있다. 상기 제3 주변 캐핑패턴(353p)은 상기 주변 워드라인들(PWL) 상에서 상기 제2 주변 캐핑패턴(352p)을 덮도록 형성될 수 있다. 상기 제3 주변 캐핑패턴(353p)은 상기 제3 하부 캐핑막을 식각함으로써 형성될 수 있다.
도 10 내지 도 13을 참조하면, 예비 스토리지 노드 컨택들(BCa)이 상기 라인 패턴들(300)을 식각함으로써 형성될 수 있다. 상세하게는, 상기 라인 패턴들(300)이 상기 제2 방향(D2)을 따라 연장되고 상기 제1 방향(D1)을 따라 서로 이격된 식각마스크를 이용해 식각됨으로써, 상기 예비 스토리지 노드 컨택들(BCa)로 분리될 수 있다. 즉, 상기 예비 스토리지 노드 컨택들(BCa)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격되도록 형성될 수 있다. 상기 식각 공정을 통해, 상기 각 라인 패턴(300) 중 상기 워드라인들(WL) 상의 라인 패턴(300)의 일부가 제거될 수 있다.
상기 라인 패턴(300)의 상기 일부가 제거된 위치에, 펜스 절연패턴(340)이 형성될 수 있다. 상기 펜스 절연패턴(340)은 상기 제1 방향(D1)으로 서로 이웃하는 스토리지 노드 컨택들(BC)을 이격시키도록 형성될 수 있다.
상기 예비 스토리지 노드 컨택들(BCa)의 상면은, 상기 하부 캐핑패턴들(350)의 상면, 상기 비트라인 스페이서들(SP)의 상면 및 상기 펜스 절연패턴(340)의 상면과 공면을 이룰 수 있다.
도 14 내지 도 17을 참조하면, 상부 캐핑막(360a)이 상기 셀 영역(CR) 상에서 상기 비트라인 스페이서들(SP)의 상면 및 상기 예비 스토리지 노드 컨택들(BCa)의 상면을 덮도록 형성될 수 있다. 상기 상부 캐핑막(360a)은 상기 예비 스토리지 노드 컨택들(BCa)과 중첩하는 제1 부분들(361), 및 상기 제1 부분들(361) 사이의 제2 부분(362)을 포함할 수 있다.
제4 주변 캐핑막(360pa)이 상기 주변 영역 상에서 상기 제3 주변 캐핑패턴(353p)을 덮도록 형성될 수 있다. 상기 제4 주변 캐핑막(360pa)은 상기 상부 캐핑막(360a)과 동시에 형성될 수 있고, 상기 상부 캐핑막(360a)과 동일한 물질을 포함할 수 있다.
제1 마스크막(601) 및 제2 마스크패턴(602)이 상기 상부 캐핑막(360a) 및 상기 제4 주변 캐핑막(360pa) 상에 차례로 적층될 수 있다. 상기 셀 영역(CR)에서, 상기 제2 마스크패턴(602)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 이격된 복수 개의 홀들(H)을 가질 수 있다. 상기 제2 마스크패턴(602)은 상기 상부 캐핑막(360a)의 제2 부분(362)과 수직적으로 중첩할 수 있다. 상기 복수의 홀들(H)은 상기 상부 캐핑막(360a)의 제1 부분(361)과 수직적으로 중첩할 수 있다. 일 예로, 상기 홀들(H)은 원 형태를 가질 수 있다. 상기 제2 마스크패턴(602)은 상기 주변 영역(PR)의 전 영역을 덮을 수 있다.
상기 제2 마스크패턴(602)을 형성하는 것은, 극자외선(EUV)을 이용한 리소그래피 공정을 수행하는 것을 포함할 수 있다. 본 명세서에서, 극자외선(EUV)은 4 nm 내지 124 nm의 파장을, 상세하게는 4 nm 내지 20 nm의 파장을, 더욱 상세하게는 13.5 nm의 파장을 갖는 자외선을 의미할 수 있다. 극자외선(EUV)은 6.21 eV 내지 124eV, 상세하게 90eV 내지 95eV의 에너지를 갖는 빛을 의미할 수 있다.
극자외선(EUV)을 이용한 리소그래피 공정은, 제2 마스크막 상에 조사되는 극자외선(EUV)을 이용한 노광 및 현상 공정을 포함할 수 있다. 상기 제2 마스크막은 상기 제1 마스크막 상에 비교적 얇은 두께로 형성될 수 있다. 상기 제2 마스크패턴(602)은 극자외선(EUV)에 노광된 상기 제2 마스크막을 현상함으로써 형성될 수 있다.
일 예로, 상기 제2 마스크막은 폴리하이드록시스티렌(Polyhydroxystyrene)과 같은 유기 고분자를 함유하는 유기 포토레지스트일 수 있다. 유기 포토레지스트인 상기 제2 마스크막은 극자외선(EUV)에 반응하는 감광성 화합물(photosensitive compound)을 더 포함할 수 있다. 상기 제2 마스크막은 EUV 흡수율이 높은 물질, 예를 들어, 유기 금속 물질(Organometallic material), 아이오딘 함유 물질(Iodine-containing material) 또는 불소 함유 물질(Fluorine-containing material)을 추가로 포함할 수 있다. 다른 예로, 상기 제2 마스크막은 주석 산화물(tin oxide)과 같은 무기 물질을 함유하는 무기 포토레지스트일 수 있다.
평면적 관점에서, 상기 제2 마스크패턴들(602)은, 사각형 형태, 벌집(honeycomb) 형태, 또는 원 형태의 홀들을 가질 수 있으나, 이러한 예들에 제한되는 것은 아니다. 일 예로, 상기 제2 마스크패턴들(602)은 원 형태의 복수 개의 홀들(H)을 가질 수 있다.
도 18 내지 도 21을 참조하면, 예비 상부 캐핑패턴(360b)이 상기 상부 캐핑막(360a)을 식각함으로써 형성될 수 있다. 상기 상부 캐핑막(360a)의 상기 제2 부분(362)의 적어도 일부는 상기 예비 상부 캐핑패턴(360b)을 구성할 수 있다. 상기 예비 상부 캐핑패턴(360b)은 상기 하부 캐핑패턴들(350) 상에 남을 수 있다.
상기 예비 상부 캐핑패턴(360b)을 형성하는 것은, 상기 예비 스토리지 노드 컨택들(BCa)을 각각 노출시키는 오프닝들(OP)을 형성하는 것을 포함할 수 있다. 상기 예비 상부 캐핑패턴(360b)은 상기 오프닝들(OP)을 가질 수 있다. 상기 오프닝들(OP)을 형성하는 것은, 상기 제2 마스크패턴(602)을 식각마스크로 상기 제1 마스크막(601)을 식각하여 제1 마스크패턴을 형성하는 것, 및 상기 제1 마스크패턴을 식각마스크로 상기 상부 캐핑막(360a)의 제1 부분들(361)을 식각하는 것을 포함할 수 있다. 이에 따라, 상기 예비 상부 캐핑패턴(360b)은 상기 오프닝들(OP)을 가질 수 있고, 상기 오프닝들(OP)은 사각형 형태, 벌집(honeycomb) 형태, 또는 원 형태를 가질 수 있으나, 이러한 예들에 제한되는 것은 아니다. 일 예로, 상기 오프닝들(OP)은 원 형태를 가질 수 있다.
상기 제2 마스크패턴(602)이 EUV 리소그래피 공정으로 구현됨으로써, 상기 제2 마스크패턴(602)을 따라 구현되는 상기 오프닝들(OP) 사이의 최소 피치는 45nm 이하일 수 있다. 즉, EUV 리소그래피 공정을 수행함에 따라, 멀티 패터닝 기술 없이도 정교하고 미세한 상기 오프닝들(OP)을 구현할 수 있다.
상기 오프닝들(OP)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 제2 방향(D2)에서의 상기 오프닝들(OP)의 폭은, 이웃하는 상기 비트라인 스페이서들(SP) 간의 거리보다 클 수 있다.
스토리지 노드 컨택들(BC)이 상기 오프닝들(OP)에 의해 노출된 상기 예비 스토리지 노드 컨택들(BCa)을 식각함으로써 형성될 수 있다. 상기 스토리지 노드 컨택들(BC)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 스토리지 노드 컨택들(BC) 각각은 상기 제2 불순물 영역들(110b) 중 대응하는 하나에 전기적으로 연결될 수 있다.
상기 스토리지 노드 컨택들(BC)의 상면은, 상기 식각을 통해, 상기 기판(10)의 하면에 대하여 상기 예비 스토리지 노드 컨택들(BCa)보다 낮은 높이에 위치할 수 있고, 상기 오프닝들(OP) 각각에 의해 노출될 수 있다. 상기 제2 방향(D2)에서의 상기 오프닝들(OP)의 폭은, 상기 제2 방향(D2)에서의 상기 스토리지 노드 컨택들(BC)의 폭보다 클 수 있다.
도 22 내지 도 25를 참조하면, 상기 셀 영역(CR) 상에서, 제2 오믹패턴(341)이 상기 스토리지 노드 컨택들(BC)의 각각 상에 형성될 수 있다. 확산방지 패턴(342)이 상기 제2 오믹패턴(341), 상기 비트라인 스페이서(SP), 상기 상부 캐핑패턴(360) 및 상기 펜스 절연패턴(340)을 콘포말하게 덮도록 형성될 수 있다. 랜딩패드막(LPa), 제3 마스크막(603) 및 제4 마스크패턴들(604)이 상기 확산방지 패턴(342) 상에 차례로 형성될 수 있다.
상기 주변 영역(PR) 상에서, 예비 주변 컨택플러그(DCPa)가 형성될 수 있다. 상기 예비 주변 컨택플러그(DCPa)를 형성하는 것은, 상기 제4 주변 캐핑막(360pa), 상기 제3 주변 캐핑패턴(353p), 상기 하부 주변 절연패턴(370) 및 상기 기판(10)의 상부를 차례로 관통하는 홀들을 형성하는 것, 상기 기판(10)의 상기 상부 상에 제2 주변 오믹패턴(341p)을 형성하는 것, 상기 홀들의 내측면 및 상기 제4 주변 캐핑막(360pa)의 상면 상에 주변 확산방지 패턴(342p)을 콘포말하게 덮는 것, 및 상기 홀들의 잔부를 채우고 상기 제4 주변 캐핑막(360pa)의 상면을 덮는 상기 예비 주변 컨택플러그들(DCPa)를 형성하는 것을 포함할 수 있다. 이후, 제3 마스크막(603) 및 제4 마스크패턴들(604)이 상기 예비 주변 컨택플러그 상에 차례로 형성될 수 있다.
도 2 내지 도 5를 다시 참조하면, 상기 셀 영역(CR) 상에서, 랜딩패드들(LP)이 상기 스토리지 노드 컨택들(BC) 상에 형성될 수 있다. 상기 랜딩패드들(LP)은 상기 확산방지 패턴(342) 상에 형성될 수 있다. 상기 랜딩패드들(LP)은 상기 제4 마스크패턴들(604)을 식각마스크로 이용하여 상기 제3 마스크막(603) 및 상기 랜딩패드막(LPa)을 식각함으로써 형성될 수 있다. 상기 랜딩패드들(LP) 각각은 상기 스토리지 노드 컨택들(BC) 중 대응하는 하나에 전기적으로 연결될 수 있다.
상기 랜딩패드들(LP)을 형성하는 것은, 상기 예비 상부 캐핑패턴(360b)을 상기 하부 캐핑패턴들(350) 상에 각각 배치되는 상부 캐핑패턴들(360)로 분리하는 것을 더 포함할 수 있다. 상기 상부 캐핑패턴들(360) 각각은 각 랜딩패드(LP) 및 각 하부 캐핑패턴(350) 사이에 개재되도록 형성될 수 있다.
제1 층간 절연패턴(400)이 상기 랜딩패드들(LP) 각각을 감싸도록 형성될 수 있다. 상기 제1 층간 절연패턴(400)은 상기 랜딩패드들(LP)의 형성을 위한 식각 공정 시 제거된 상기 랜딩패드막(LPa)의 일부가 있던 위치에 형성될 수 있다. 이 상기 랜딩패드들(LP)로 상기 제1 층간 절연패턴(400)의 측면은 상기 상부 캐핑패턴들(360)의 측부, 상기 하부 캐핑패턴들(350)의 상측부, 상기 비트라인 스페이서들(SP)의 상부 및 상기 펜스 절연패턴(340)의 상측부와 접하도록 형성될 수 있다.
하부 전극들(BE)이 상기 랜딩패드들(LP) 상에 각각 형성될 수 있다. 식각 저지막(420)이 상기 제1 층간 절연패턴(400) 상에 형성될 수 있다. 상부 지지 패턴(SS1)이 상기 하부 전극들(BE)의 상부 측벽들 상에 형성될 수 있고, 하부 지지 패턴(SS2)이 상기 하부 전극들(BE)의 하부 측벽들 상에 형성될 수 있다. 유전막(DL)이 상기 하부 전극들(BE)의 표면과 상기 상부 및 하부 지지 패턴들(SS1, SS2)의 표면을 덮도록 형성될 수 있고, 상부 전극(TE)이 상기 유전막(DL) 상에 상기 하부 전극들(BE) 사이의 공간을 채우도록 형성될 수 있다. 상기 하부 전극들(BE), 상기 유전막(DL) 및 상기 상부 전극(TE)은 캐패시터(CA)를 구성할 수 있다.
상기 주변 영역(PR) 상에서, 주변 컨택플러그들(DCP) 및 제4 주변 캐핑패턴(360p)이 형성될 수 있다. 상기 주변 컨택플러그들(DCP) 및 상기 제4 주변 캐핑패턴(360p)을 형성하는 것은, 상기 예비 주변 컨택플러그(DCPa)의 일부 및 상기 제4 주변 캐핑막(360pa)의 일부를 식각하는 것, 및 상기 예비 주변 컨택플러그(DCPa)의 상기 일부 및 상기 제4 주변 캐핑막(360pa)의 상기 일부가 식각된 위치에 상부 주변 절연패턴(400p)을 채우는 것을 포함할 수 있다. 상기 예비 주변 컨택플러그(DCPa)의 잔부는 상기 주변 컨택플러그들(DCP)을 구성할 수 있다. 상기 제4 주변 캐핑막(360pa)의 잔부는 상기 제4 주변 캐핑패턴(360p)을 구성할 수 있다. 상기 주변 컨택플러그들(DCP)은 상기 상부 주변 절연패턴(400p)에 의해 이격될 수 있다. 상기 식각 공정 시, 상기 제3 마스크막(603) 및 상기 제4 마스크패턴들(604)이 식각마스크로 이용될 수 있다. 이후, 제2 층간 절연패턴(500)이 상기 주변 컨택플러그들(DCP) 및 상기 상부 주변 절연패턴(400p) 상에 형성될 수 있다.
상기 랜딩패드들(LP) 및 상기 주변 컨택플러그들(DCP)을 형성하는 것은, 극자외선(EUV)을 이용한 리소그래피 공정을 수행하는 것을 포함할 수 있다. 이에 따라, 평면적 관점에서, 상기 제4 마스크패턴들(604)은 일 방향으로 연장된 라인 형태, 아일랜드 형태, 지그재그 형태, 벌집(honeycomb) 형태, 또는 원 형태를 가질 수 있으나, 이러한 예들에 제한되는 것은 아니다. 설명의 간략을 위해, 도 14 내지 도 21을 참조하여 설명한 극자외선(EUV)을 이용한 리소그래피 공정과 중복되는 내용은 생략한다.
상기 비트라인들(BL) 상의 캐핑패턴들의 높이에 따라, 후속 공정에서 다양한 불량들이 발생할 수 있다. 일 예로, 상기 캐핑패턴들의 높이가 지나치게 높은 경우 상기 라인 패턴들(300)의 높이가 높게 형성될 수 있고, 상기 라인 패턴들(300)의 식각 공정에서 상기 라인 패턴들(300)이 하부까지 충분히 식각되지 않을 수 있다. 이로 인해, 서로 이웃하는 예비 스토리지 노드 컨택들(BCa)이 상기 제1 방향(D1)으로 완전히 이격되지 않을 수 있고, 그 결과, 최종적으로 상기 스토리지 노드 컨택들(BCa) 간의 단락이 발생할 수 있다. 또한, 서로 이웃하는 비트라인들(BL)의 사이가 상기 라인 패턴들(300)로 채워지기 전, 상기 캐핑패턴들의 높은 종횡비(aspect ratio)로 인해, 상기 캐핑패턴들 및 상기 비트라인들(BL)이 쓰러질 수 있다.
다른 예로, 상기 캐핑패턴들의 높이가 낮은 경우, 상기 랜딩패드들(LP) 형성을 위한 식각 공정 시, 상기 비트라인들(BL) 중 상기 금속함유 패턴(330)의 상부가 노출될 수 있다. 상기 노출된 금속함유 패턴(330) 상부의 입자들은 후속 공정 시 불량을 유발할 수 있고, 반도체 소자의 전기적 특성을 열화시킬 수 있다.
본 발명의 개념에 따르면, 상기 비트라인들(BL) 상의 캐핑패턴들은 하부 캐핑패턴들(350) 및 상부 캐핑패턴들(360)을 포함할 수 있다. 상기 하부 캐핑패턴들(350) 및 상부 캐핑패턴들(360)은 각각 별도의 공정을 통해 형성될 수 있고, 상기 하부 캐핑패턴들(350)이 상부 캐핑패턴들(360)보다 먼저 형성될 수 있다. 한편, 상기 라인 패턴들(300)이 상기 하부 캐핑패턴들(350)의 형성 후, 상기 상부 캐핑패턴들(360)의 형성 전에 형성될 수 있다. 즉, 상기 라인 패턴들(300)은 낮은 높이의 상기 캐핑패턴들 사이에 형성될 수 있다. 이로 인해, 상기 캐핑패턴들 및 상기 비트라인들(BL)의 쓰러짐이 방지될 수 있고, 이후 상기 스토리지 노드 컨택들(BC) 간의 단락이 최소화될 수 있다. 또한, 상기 상부 캐핑패턴들(360)이 상기 랜딩패드들(LP)의 형성 이전에 더 형성됨으로써, 상기 랜딩패드막(LPa)의 식각 시, 상기 금속함유 패턴(330)의 손상이 방지될 수 있다. 그 결과, 반도체 소자의 전기적 특성이 향상될 수 있다. 또한, 상기 하부 캐핑패턴들(350) 및 상기 상부 캐핑패턴들(360)의 형성 공정이 분리됨으로써, 상기 캐핑패턴들의 높이 조절이 용이할 수 있다. 이에 따라, 반도체 소자의 제조가 용이할 수 있다.
더하여, 상기 제2 방향(D2)으로 서로 이웃하는 상부 캐핑패턴들(360) 간 거리가, 서로 이웃하는 비트라인 스페이서들(SP) 간 거리보다 멀 수 있다. 이로 인해, 상기 제2 방향(D2)에 대한 상기 랜딩패드들(LP) 상부의 폭이 증가할 수 있고, 그 결과, 상기 랜딩패드들(LP)의 저항이 감소하여 반도체 소자의 전기적 특성이 향상될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
10: 기판
CR: 셀 영역
PR: 주변 영역 110a: 제1 불순물 영역
110b: 제2 불순물 영역 110c: 주변 불순물 영역
120: 소자분리막 300: 라인 패턴
305: 버퍼 패턴 306: 게이트 유전패턴
310: 폴리실리콘 패턴 RE: 리세스 영역
314: 제1 매립 절연패턴 315: 제2 매립 절연패턴
321: 제1 서브 스페이서 325: 제2 서브 스페이서
AG: 에어갭 BL: 비트라인
330: 금속함유 패턴 331: 제1 오믹패턴
340: 펜스 절연패턴 341: 제2 오믹패턴
342: 확산방지 패턴 350: 하부 캐핑패턴
351: 제1 하부 캐핑패턴 352: 제2 하부 캐핑패턴
353: 제3 하부 캐핑패턴 355: 주변 스페이서
360: 상부 캐핑패턴 400: 제1 층간 절연패턴
420: 식각저지막 500: 제2 층간 절연패턴
601: 제1 마스크막 602: 제2 마스크패턴
603: 제3 마스크막 604: 제4 마스크패턴
PACT: 주변 활성패턴 PWL: 주변 워드라인
DC: 비트라인 컨택 DCP: 주변 컨택플러그
SP: 비트라인 스페이서 LP: 랜딩패드
BC: 스토리지 노드 컨택
PR: 주변 영역 110a: 제1 불순물 영역
110b: 제2 불순물 영역 110c: 주변 불순물 영역
120: 소자분리막 300: 라인 패턴
305: 버퍼 패턴 306: 게이트 유전패턴
310: 폴리실리콘 패턴 RE: 리세스 영역
314: 제1 매립 절연패턴 315: 제2 매립 절연패턴
321: 제1 서브 스페이서 325: 제2 서브 스페이서
AG: 에어갭 BL: 비트라인
330: 금속함유 패턴 331: 제1 오믹패턴
340: 펜스 절연패턴 341: 제2 오믹패턴
342: 확산방지 패턴 350: 하부 캐핑패턴
351: 제1 하부 캐핑패턴 352: 제2 하부 캐핑패턴
353: 제3 하부 캐핑패턴 355: 주변 스페이서
360: 상부 캐핑패턴 400: 제1 층간 절연패턴
420: 식각저지막 500: 제2 층간 절연패턴
601: 제1 마스크막 602: 제2 마스크패턴
603: 제3 마스크막 604: 제4 마스크패턴
PACT: 주변 활성패턴 PWL: 주변 워드라인
DC: 비트라인 컨택 DCP: 주변 컨택플러그
SP: 비트라인 스페이서 LP: 랜딩패드
BC: 스토리지 노드 컨택
Claims (10)
- 셀 영역 및 주변 영역을 포함하는 기판;
상기 셀 영역 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 비트라인들;
상기 비트라인들의 각각의 상면 상의 하부 캐핑패턴;
상기 비트라인들의 각각의 측면을 덮고, 상기 하부 캐핑패턴의 측면 상으로 연장되는 비트라인 스페이서; 및
상기 하부 캐핑패턴의 상면 상의 상부 캐핑패턴을 포함하되,
상기 상부 캐핑패턴은 상기 비트라인 스페이서의 상면의 적어도 일부를 덮는 반도체 소자. - 제 1항에 있어서,
상기 비트라인 스페이서는 상기 상부 캐핑패턴의 측면 상에 제공되지 않는 반도체 소자. - 제 1항에 있어서,
상기 상부 캐핑패턴은 실리콘 질화물을 포함하는 반도체 소자. - 제 1항에 있어서,
상기 상부 캐핑패턴은 단일물질로 이루어지는 반도체 소자. - 제 1항에 있어서,
상기 주변 영역 상에서 제1 주변 캐핑패턴을 포함하는 주변 워드라인들;
상기 주변 워드라인들의 측면을 감싸는 하부 주변 절연패턴;
상기 주변 워드라인들의 상면을 덮고, 상기 주변 워드라인들의 측면과 상기 하부 주변 절연패턴의 사이, 및 상기 기판과 상기 하부 주변 절연패턴의 사이에 개재되는 제2 주변 캐핑패턴;
상기 하부 주변 절연패턴을 덮고, 상기 주변 워드라인들 상에서 상기 제2 주변 캐핑패턴을 덮는 제3 주변 캐핑패턴; 및
상기 제3 주변 캐핑패턴 상의 제4 주변 캐핑패턴들을 더 포함하되,
상기 제4 주변 캐핑패턴들은 상기 상부 캐핑패턴과 동일한 물질을 포함하는 반도체 소자. - 제 5항에 있어서,
상기 제1 주변 캐핑패턴, 상기 제2 주변 캐핑패턴, 상기 제3 주변 캐핑패턴 및 상기 제4 주변 캐핑패턴들은 실리콘 질화물을 포함하는 반도체 소자. - 셀 영역 및 주변 영역을 포함하는 기판을 준비하는 것;
상기 셀 영역 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 비트라인들 및 하부 캐핑패턴들을 형성하는 것;
상기 비트라인들의 측면 및 상기 하부 캐핑패턴들의 측면을 덮는 비트라인 스페이서들을 형성하는 것;
이웃하는 상기 비트라인 스페이서들 사이에 상기 제1 방향을 따라 연장되는 라인 패턴들을 형성하는 것;
상기 라인 패턴들을 식각함으로써 상기 제1 방향 및 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 직교하는 상기 제2 방향을 따라 서로 이격된 예비 스토리지 노드 컨택들을 형성하는 것;
상기 비트라인 스페이서들의 상면 및 상기 예비 스토리지 노드 컨택들의 상면을 덮는 상부 캐핑막을 형성하는 것;
상기 상부 캐핑막을 식각하여 상기 예비 스토리지 노드 컨택들을 각각 노출시키는 오프닝들을 갖는 예비 상부 캐핑패턴을 형성하는 것; 및
상기 오프닝들에 의해 노출된 상기 예비 스토리지 노드 컨택들을 식각하여 스토리지 노드 컨택들을 형성하는 것을 포함하되,
상기 예비 상부 캐핑패턴은 상기 하부 캐핑패턴들 상에 남는 반도체 소자의 제조방법. - 제 7항에 있어서,
상기 라인 패턴들을 형성하는 것은,
상기 비트라인 스페이서들의 상부를 제거하는 것을 더 포함하는 반도체 소자의 제조방법. - 제 8항에 있어서,
상기 비트라인 스페이서들의 상부를 제거하는 것은,
상기 비트라인 스페이서들의 상기 상부를 평탄화하는 것을 더 포함하는 반도체 소자의 제조방법. - 제 7항에 있어서,
상기 예비 상부 캐핑패턴을 형성하는 것은,
상기 상부 캐핑막 상에 제1 마스크막 및 제2 마스크막을 차례로 적층하는 것;
상기 제2 마스크막 상에 극자외선을 이용한 리소그래피 공정을 수행함으로써, 제2 마스크패턴을 형성하는 것; 및
상기 제2 마스크패턴을 식각마스크로 이용하여 상기 제1 마스크막 및 상기 상부 캐핑막을 식각하는 것을 포함하는 반도체 소자의 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210117866A KR20230035188A (ko) | 2021-09-03 | 2021-09-03 | 반도체 소자 및 이의 제조방법 |
| US17/724,901 US20230070835A1 (en) | 2021-09-03 | 2022-04-20 | Semiconductor devices |
| TW111119686A TWI814402B (zh) | 2021-09-03 | 2022-05-26 | 半導體裝置 |
| CN202211053977.0A CN116133419A (zh) | 2021-09-03 | 2022-08-30 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210117866A KR20230035188A (ko) | 2021-09-03 | 2021-09-03 | 반도체 소자 및 이의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230035188A true KR20230035188A (ko) | 2023-03-13 |
Family
ID=85386520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210117866A KR20230035188A (ko) | 2021-09-03 | 2021-09-03 | 반도체 소자 및 이의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20230070835A1 (ko) |
| KR (1) | KR20230035188A (ko) |
| CN (1) | CN116133419A (ko) |
| TW (1) | TWI814402B (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11895829B2 (en) * | 2022-06-10 | 2024-02-06 | Nanya Technology Corporation | Method of manufacturing semiconductor structure having tapered bit line |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100660539B1 (ko) * | 2004-07-29 | 2006-12-22 | 삼성전자주식회사 | 자기 기억 소자 및 그 형성 방법 |
| KR100855571B1 (ko) * | 2007-06-12 | 2008-09-03 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| KR20130089120A (ko) * | 2012-02-01 | 2013-08-09 | 에스케이하이닉스 주식회사 | 미세 패턴들을 포함하는 반도체 소자 제조방법 |
| KR20210109700A (ko) * | 2020-02-27 | 2021-09-07 | 삼성전자주식회사 | 반도체 메모리 소자 및 이의 제조 방법 |
-
2021
- 2021-09-03 KR KR1020210117866A patent/KR20230035188A/ko unknown
-
2022
- 2022-04-20 US US17/724,901 patent/US20230070835A1/en active Pending
- 2022-05-26 TW TW111119686A patent/TWI814402B/zh active
- 2022-08-30 CN CN202211053977.0A patent/CN116133419A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TWI814402B (zh) | 2023-09-01 |
| US20230070835A1 (en) | 2023-03-09 |
| TW202312154A (zh) | 2023-03-16 |
| CN116133419A (zh) | 2023-05-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8471318B2 (en) | Semiconductor device and method for forming using the same | |
| US20230070835A1 (en) | Semiconductor devices | |
| JP2003023108A (ja) | 増加されたアラインメントマージンを有する自己整列コンタクトパッドを具備した集積回路デバイス及びその製造方法 | |
| US11728167B2 (en) | Method of forming patterns, integrated circuit device, and method of manufacturing the integrated circuit device | |
| US11903187B2 (en) | Semiconductor devices | |
| US6864179B2 (en) | Semiconductor memory device having COB structure and method of fabricating the same | |
| TW202220171A (zh) | 半導體裝置 | |
| US20230095717A1 (en) | Semiconductor device and method of fabricating the same | |
| US20240155832A1 (en) | Integrated circuit device | |
| US11765880B2 (en) | Method of manufacturing semiconductor device | |
| US20230084281A1 (en) | Semiconductor device and method of fabricating the same | |
| US20240040774A1 (en) | Integrated circuit devices | |
| TWI833189B (zh) | 半導體裝置及其製造方法 | |
| US20240155831A1 (en) | Method of manufacturing integrated circuit device | |
| KR20230097849A (ko) | 반도체 소자 및 이의 제조방법 | |
| US20240121947A1 (en) | Semiconductor device | |
| KR20230021197A (ko) | 반도체 소자 | |
| KR20230111477A (ko) | 반도체 메모리 소자 | |
| KR20240066875A (ko) | 집적회로 소자 | |
| KR20220010672A (ko) | 반도체 메모리 소자 | |
| KR20230013753A (ko) | 반도체 장치 | |
| KR100955263B1 (ko) | 반도체 소자의 제조방법 | |
| TW202416510A (zh) | 半導體裝置 | |
| CN113972212A (zh) | 半导体装置 | |
| KR20210018683A (ko) | 지지 패턴을 포함하는 반도체 소자 및 이의 제조 방법 |