KR20230021197A - 반도체 소자 - Google Patents
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Abstract
반도체 소자는, 셀 영역, 주변 영역 및 이들 사이의 경계 영역을 포함하는 기판; 상기 셀 영역 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 비트라인들; 상기 비트라인들 상의 비트라인 캐핑패턴들; 및 상기 경계 영역 상에 제공되는 경계 패턴을 포함한다. 상기 비트라인들의 단부들은 상기 경계 패턴의 제1 경계면에 접하고, 상기 비트라인 캐핑패턴들은 상기 경계 패턴과 동일한 물질을 포함한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 셀 블록 내에서 패터닝 된 비트라인들을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화 되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 반도체 소자의 미세화에 따른 패턴 결함을 최소화할 수 있는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 소자는, 셀 영역, 주변 영역 및 이들 사이의 경계 영역을 포함하는 기판; 상기 셀 영역 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 비트라인들; 상기 비트라인들 상의 비트라인 캐핑패턴들; 및 상기 경계 영역 상에 제공되는 경계 패턴을 포함할 수 있다. 상기 비트라인들의 단부들은 상기 경계 패턴의 제1 경계면에 접할 수 있고, 상기 비트라인 캐핑패턴들은 상기 경계 패턴과 동일한 물질을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 셀 영역, 주변 영역 및 이들 사이의 경계 영역을 포함하는 기판; 상기 셀 영역 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 비트라인들; 상기 비트라인들 상의 비트라인 캐핑패턴들; 상기 비트라인들 사이에 제공되고, 상기 제1 방향을 따라 상기 셀 영역 상에서 상기 경계 영역 상으로 연장되는 셀 트렌치들; 및 상기 경계 영역 상에 제공되는 경계 패턴을 포함할 수 있다. 상기 셀 트렌치들의 제1 단부들은 상기 경계 패턴 내부로 연장될 수 있고, 상기 비트라인 캐핑패턴들은 상기 경계 패턴과 동일한 물질을 포함할 수 있다.
본 발명에 따른 반도체 소자는, 셀 영역, 주변 영역 및 이들 사이의 경계 영역을 포함하는 기판; 상기 셀 영역 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 비트라인들; 상기 비트라인들 상의 비트라인 캐핑패턴들; 상기 비트라인들 사이에 배치되는 스토리지 노드 컨택들; 상기 비트라인 캐핑패턴들 및 상기 스토리지 노드 컨택들 상에 제공되며, 상기 스토리지 노드 컨택들에 전기적으로 연결되는 랜딩패드들; 상기 랜딩패드들 상에 제공되며, 상기 랜딩패드들에 전기적으로 연결되는 캐패시터; 상기 비트라인들 사이에 제공되고, 상기 제1 방향을 따라 상기 셀 영역 상에서 상기 경계 영역 상으로 연장되는 셀 트렌치들; 및 상기 경계 영역 상에 제공되는 경계 패턴을 포함할 수 있다. 상기 비트라인들의 단부들은 상기 경계 패턴의 제1 경계면에 접할 수 있고, 상기 셀 트렌치들의 제1 단부들은 상기 경계 패턴 내부로 연장될 수 있고, 상기 비트라인 캐핑패턴들은 상기 경계 패턴과 동일한 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 셀 영역과 주변 영역의 사이에 경계 패턴이 배치될 수 있다. 셀 영역 내 비트라인들 형성을 위한 식각 공정 시, 상기 경계 패턴은 상기 주변 영역 상의 실리콘 산화물의 영향으로 인한 상기 비트라인들의 과식각을 최소화할 수 있다. 즉, 상기 비트라인들의 단부에서 상기 비트라인들 각각의 폭이 감소되는 현상이 최소화될 수 있다. 이에 따라, 상기 비트라인들의 저항이 감소될 수 있고, 비트라인 컨택플러그들과의 접촉 불량이 방지될 수 있다. 그 결과, 반도체 소자의 전기적 특성 및 신뢰성이 개선될 수 있다. 더하여, 상기 비트라인들의 폭 조절이 용이해짐으로써, 반도체 소자의 미세화가 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다.
도 3 내지 도 6은 각각 도 2의 A-A', B-B', C-C', D-D'에 따른 단면도들이다.
도 7, 도 12, 도 17, 도 22 및 도 27은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도들이다.
도 8, 도 13, 도 18, 도 23 및 도 28은 각각 도 7, 도 12, 도 17, 도 22 및 도 27의 A-A'에 따른 단면도들이다.
도 9, 도 14, 도 19, 도 24 및 도 29는 각각 도 7, 도 12, 도 17, 도 22 및 도 27의 B-B'에 따른 단면도들이다.
도 10, 도 15, 도 20, 도 25 및 도 30은 각각 도 7, 도 12, 도 17, 도 22 및 도 27의 C-C'에 따른 단면도들이다.
도 11, 도 16, 도 21, 도 26 및 도 31은 각각 도 7, 도 12, 도 17, 도 22 및 도 27의 D-D'에 따른 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다.
도 3 내지 도 6은 각각 도 2의 A-A', B-B', C-C', D-D'에 따른 단면도들이다.
도 7, 도 12, 도 17, 도 22 및 도 27은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도들이다.
도 8, 도 13, 도 18, 도 23 및 도 28은 각각 도 7, 도 12, 도 17, 도 22 및 도 27의 A-A'에 따른 단면도들이다.
도 9, 도 14, 도 19, 도 24 및 도 29는 각각 도 7, 도 12, 도 17, 도 22 및 도 27의 B-B'에 따른 단면도들이다.
도 10, 도 15, 도 20, 도 25 및 도 30은 각각 도 7, 도 12, 도 17, 도 22 및 도 27의 C-C'에 따른 단면도들이다.
도 11, 도 16, 도 21, 도 26 및 도 31은 각각 도 7, 도 12, 도 17, 도 22 및 도 27의 D-D'에 따른 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 블록도이다.
도 1을 참조하면, 반도체 소자는 셀 블록들(CB) 및 상기 셀 블록들(CB)의 각각의 주위를 둘러싸는 주변 블록(PB)을 포함할 수 있다. 상기 반도체 소자는 메모리 소자일 수도 있고, 상기 셀 블록들(CB)의 각각은 메모리 집적회로와 같은 셀 회로를 포함할 수 있다. 상기 주변 블록(PB)은 상기 셀 회로의 동작에 필요한 다양한 주변 회로들을 포함할 수 있고, 상기 주변 회로들은 상기 셀 회로에 전기적으로 연결될 수 있다.
상기 주변 블록(PB)은 센스 앰프 회로들(SA), 서브-워드라인 드라이버 회로들(SWD)을 포함할 수 있다. 일 예로, 상기 센스 앰프 회로들(SA)은 상기 셀 블록들(CB)을 사이에 두고 서로 마주할 수 있고, 상기 서브-워드라인 드라이버 회로들(SWD)은 상기 셀 블록들(CB)을 사이에 두고 서로 마주할 수 있다. 상기 주변 블록(PB)은 센스 앰프 구동용 전원 및 접지 드라이버 회로들을 더 포함할 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다. 도 3 내지 도 6은 각각 도 2의 A-A', B-B', C-C', D-D'에 따른 단면도들이다.
도 2 내지 도 6을 참조하면, 기판(10)이 제공될 수 있다. 상기 기판(10)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(10)은 셀 영역(CR), 주변 영역(PR), 및 이들 사이의 경계 영역(BR)을 포함할 수 있다. 상기 셀 영역(CR)은 중앙 셀 영역(CRc), 및 상기 중앙 셀 영역(CRc)과 상기 경계 영역(BR) 사이의 엣지 셀 영역(CRe)을 포함할 수 있다.
상기 셀 영역(CR)은 도 1의 각 셀 블록(CB)이 제공되는 상기 기판(10)의 일 영역일 수 있고, 상기 주변 영역(PR)은 도 1의 주변 블록(PB)이 제공되는 상기 기판(10)의 다른 영역일 수 있다. 상기 경계 영역(BR)은 상기 셀 영역(CR)과 상기 주변 영역(PR) 사이에 개재되는 상기 기판(10)의 또 다른 영역일 수 있다. 상기 셀 영역(CR), 상기 경계 영역(BR) 및 상기 주변 영역(PR)은 상기 기판(10)의 상면에 평행한 제1 방향(D1)을 따라 제공될 수 있다. 상기 경계 영역(BR)은, 상기 기판(10)의 상기 상면에 평행하고 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 연장되는 영역일 수 있다.
셀 활성패턴들(ACT)이 상기 기판(10)의 상기 셀 영역(CR) 상에 배치될 수 있다. 상기 셀 활성패턴들(ACT)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 셀 활성패턴들(ACT)은, 상기 기판(10)의 상기 상면에 평행하고 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 교차하는 제3 방향(D3)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 셀 활성패턴들(ACT)의 중 어느 하나의 단부는, 상기 제2 방향(D2)으로 이웃하는 다른 셀 활성패턴(ACT)의 중심에 인접하도록 배열될 수 있다. 상기 셀 활성패턴들(ACT) 각각은 상기 기판(10)의 상기 상면에 수직한 제4 방향(D4)을 따라 상기 기판(10)으로부터 돌출된 상기 기판(10)의 일부일 수 있다.
소자분리막들(120)이 상기 셀 영역(CR) 상에서 상기 셀 활성패턴들(ACT) 사이에 배치될 수 있다. 상기 소자분리막들(120)은 상기 기판(10) 내에 배치되어 상기 셀 활성패턴들(ACT)을 정의할 수 있다. 상기 소자분리막들(120)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
워드라인들(WL)이 상기 셀 영역(CR) 상에서 상기 셀 활성패턴들(ACT) 및 상기 소자분리막들(120)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 셀 활성패턴들(ACT) 및 상기 소자분리막들(120)에 형성된 그루브들 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)을 따라 서로 이격될 수 있다. 상기 워드라인들(WL)은 상기 기판(10) 내에 매립될 수 있다.
상기 워드라인들(WL) 각각은 셀 게이트 전극(210), 셀 게이트 유전패턴(220) 및 셀 게이트 캐핑패턴(230)을 포함할 수 있다. 상기 셀 게이트 전극(210)은 상기 셀 활성패턴들(ACT) 및 상기 소자분리막들(120)의 상부들을 관통할 수 있다. 상기 셀 게이트 유전패턴(220)은 상기 셀 게이트 전극(210)과 상기 셀 활성패턴들(ACT) 사이, 및 상기 셀 게이트 전극(210)과 상기 소자분리막들(120) 사이에 개재될 수 있다. 상기 셀 게이트 캐핑패턴(230)은 상기 셀 게이트 전극(210) 상에 제공될 수 있다. 상기 셀 게이트 캐핑패턴(230)의 상면은 상기 셀 활성패턴들(ACT)의 상면들과 공면을 이룰 수 있다.
상기 셀 게이트 전극(210)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 상기 셀 게이트 유전 패턴(220)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 상기 셀 게이트 캐핑 패턴(CAP)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
불순물 영역들(110)이 상기 셀 활성패턴들(ACT) 내에 제공될 수 있다. 상기 불순물 영역들(110)은 제1 불순물 영역들(110a) 및 제2 불순물 영역들(110b)을 포함할 수 있다. 상기 제1 불순물 영역들(110a)은 상기 셀 활성패턴들(ACT) 각각을 가로지르는 한 쌍의 상기 워드라인들(WL) 사이에 제공될 수 있다. 상기 제2 불순물 영역들(110b)은 상기 셀 활성패턴들(ACT) 각각의 양 가장자리 영역들 내에 제공될 수 있다. 상기 제1 불순물 영역들(110a)은 상기 제2 불순물 영역들(110b)과 동일한 도전형(예를 들어, N형)의 불순물을 포함할 수 있다.
주변 활성패턴들(PACT)이 상기 기판(10)의 상기 주변 영역(PR) 상에 배치될 수 있다. 도시되지 않았지만, 주변 소자분리막들이 상기 주변 영역(PR) 상에서 상기 주변 활성패턴들(PACT) 사이에 배치될 수 있다. 상기 주변 소자분리막들은 상기 기판(10) 내에 배치되어 상기 주변 활성패턴들(PACT)을 정의할 수 있다. 주변 불순물 영역들이 상기 주변 활성패턴들(PACT) 내에 제공될 수 있다.
경계 절연패턴(150)이 상기 셀 영역(CR), 상기 경계 영역(BR) 및 상기 주변 영역(PR) 상에서 상기 기판(10) 내에 배치될 수 있다. 상기 경계 절연패턴(150)은 상기 셀 영역(CR) 중 엣지 셀 영역(CRe) 상에 제공될 수 있다. 상기 경계 절연패턴(150)은 차례로 적층된 제1 경계 절연패턴(151), 제2 경계 절연패턴(152) 및 제3 경계 절연패턴(153)을 포함할 수 있다. 상기 경계 절연패턴(150)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
버퍼 패턴(305)이 상기 기판(10)의 상기 셀 영역(CR) 및 상기 경계 영역(BR) 상에 배치될 수 있다. 상기 버퍼 패턴(305)은 상기 셀 활성패턴들(ACT), 상기 소자분리막들(120) 및 상기 워드라인들(WL)을 덮을 수 있다. 상기 버퍼 패턴(305)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
비트라인들(BL)이 상기 셀 영역(CR) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 제1 방향(D1)을 따라 연장될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 비트라인들(BL)의 단부는 상기 셀 영역(CR)과 상기 경계 영역(BR)의 경계에 위치할 수 있다. 상기 비트라인들(BL)은 상기 경계 영역(BR) 상에 제공되지 않을 수 있다. 상기 비트라인들(BL)은 차례로 적층된 제1 오믹패턴(331) 및 금속함유 패턴(330)을 포함할 수 있다. 일 예로, 상기 제1 오믹패턴(331)은 금속실리사이드를 포함할 수 있다. 일 예로, 상기 금속함유 패턴(330)은 금속(텅스텐, 티타늄, 탄탈륨 등)을 포함할 수 있다. 폴리실리콘 패턴들(310)이 상기 비트라인들(BL)과 상기 버퍼 패턴(305) 사이에 개재될 수 있다.
상기 중앙 셀 영역(CRc) 상의 상기 비트라인들(BL)의 폭(CDc)은, 상기 엣지 셀 영역(CRe) 상의 상기 비트라인들(BL)의 폭(CDe)과 실질적으로 동일할 수 있다.
비트라인 캐핑패턴들(350)이 상기 비트라인들(BL) 상에 각각 배치될 수 있다. 상기 비트라인 캐핑패턴들(350)은 하부 캐핑패턴(351) 및 상부 캐핑패턴(352)을 포함할 수 있다. 상기 비트라인 캐핑패턴들(350)은 상기 비트라인들(BL) 상에서 상기 제1 방향(D1)을 따라 연장될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다.
폴리실리콘 패턴들(310), 상기 비트라인들(BL) 및 상기 비트라인 캐핑패턴들(350)의 측벽들이 비트라인 스페이서들(SP)로 덮일 수 있다. 상기 비트라인 스페이서들(SP)은 에어갭(AG)에 의해 이격된 제1 서브 스페이서(321) 및 제2 서브 스페이서(325)를 포함할 수 있다. 상기 제1 서브 스페이서(321) 및 상기 제2 서브 스페이서(325)는 실리콘 질화막, 실리콘 산화막 또는 실리콘 산질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 제1 서브 스페이서(321) 및 상기 제2 서브 스페이서(325)는 동일한 물질을 포함할 수 잇다.
비트라인 컨택들(DC)이 상기 비트라인들(BL)과 상기 제1 불순물 영역들(110a) 사이에 각각 개재될 수 있다. 상기 비트라인들(BL)은 상기 비트라인 컨택들(DC)에 의해 상기 제1 불순물 영역들(110a)에 전기적으로 연결될 수 있다. 상기 비트라인 컨택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
상기 비트라인 컨택들(DC)은 리세스 영역(RE) 안에 배치될 수 있다. 상기 리세스 영역(RE)은 상기 제1 불순물 영역들(110a)의 상부 및 이에 인접한 상기 소자분리막들(120)의 상부에 제공될 수 있다. 상기 제1 서브 스페이서(321) 및 매립절연패턴(315)은 상기 리세스 영역(RE) 내의 잔부를 채울 수 있다.
셀 트렌치들(CTR)이 상기 비트라인들(BL) 사이에 제공될 수 있다. 상기 셀 트렌치들(CTR)은 상기 제1 방향(D1)을 따라 상기 셀 영역(CR) 상에서 상기 경계 영역(BR) 상으로 연장될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다.
주변 워드라인들(PWL)이 상기 기판(10)의 상기 주변 영역(PR) 상에 배치될 수 있다. 상기 주변 워드라인들(PWL)은 상기 주변 활성패턴들(PACT)을 가로지를 수 있다. 상기 주변 워드라인들(PWL) 각각은 주변 폴리실리콘 패턴(310b), 주변 제1 오믹패턴(331b), 주변 금속함유 패턴(330b), 주변 캐핑패턴(351b), 주변 게이트 유전패턴(306) 및 주변 스페이서(355)를 포함할 수 있다. 상기 주변 폴리실리콘 패턴(310b), 상기 주변 제1 오믹패턴(331b), 상기 주변 금속함유 패턴(330b) 및 상기 주변 캐핑패턴(351b)은 각각 상기 폴리실리콘 패턴(310), 상기 제1 오믹패턴(331b), 상기 금속함유 패턴(330b) 및 상기 하부 캐핑패턴(351)과 동일한 물질을 포함할 수 있고, 주변 활성패턴(PACT)을 가로지를 수 있다. 상기 주변 게이트 유전패턴(306)은 상기 기판(10)과 상기 주변 폴리실리콘 패턴(310b)의 사이에 개재될 수 있다. 상기 주변 스페이서(355)는 상기 주변 폴리실리콘 패턴(310b), 상기 주변 제1 오믹패턴(331b), 상기 주변 금속함유 패턴(330b), 상기 주변 캐핑패턴(351b) 및 상기 주변 게이트 유전패턴(306)의 측면들 상에 제공될 수 있다.
제1 주변 절연패턴(360) 및 제2 주변 절연패턴(361)이 상기 주변 영역(PR) 상에 배치될 수 있다. 상기 제1 주변 절연패턴(360) 및 제2 주변 절연패턴(361)은 상기 주변 워드라인들(PWL)을 덮을 수 있다. 일 예로, 상기 제1 주변 절연패턴(360)이 상기 주변 스페이서(355) 상에서 상기 주변 워드라인들(PWL)을 덮을 수 있고, 상기 제2 주변 절연패턴(361)이 상기 제1 주변 절연패턴(360)을 덮을 수 있다. 상기 제1 주변 절연패턴(360)은 실리콘 산화물을 포함할 수 있다.
경계 패턴(BP)이 상기 기판(10)의 상기 경계 영역(BR) 상에 제공될 수 있다. 상기 경계 패턴(BP)은 상기 경계 영역(BR) 상의 경계 트렌치(BTR) 내에 제공될 수 있다. 상기 경계 트렌치(BTR)는 상기 버퍼 패턴(305) 상에 제공될 수 있다. 즉, 상기 경계 패턴(BP)은 상기 버퍼 패턴(305) 상에 제공될 수 있다. 상기 경계 패턴(BP)은 상기 경계 절연패턴(150) 상에 제공될 수 있다.
상기 경계 트렌치(BTR)의 일 내측면은 상기 셀 영역(CR)과 상기 경계 영역(BR)의 경계에 위치할 수 있다. 상기 경계 트렌치(BTR)의 타(opposite) 내측면은 상기 주변 영역(PR)과 상기 경계 영역(BR)의 경계에 위치할 수 있다. 상기 경계 패턴(BP)은 상기 경계 트렌치(BTR)의 상기 일 내측면에서 제1 경계면(BS1)을 가질 수 있고, 상기 경계 트렌치(BTR)의 상기 타 내측면에서 제2 경계면(BS2)을 가질 수 있다. 상기 경계 패턴(BP)의 상기 제1 경계면(BS1)은, 상기 셀 영역(CR)과 상기 경계 영역(BR)의 경계에 위치할 수 있다. 상기 경계 패턴(BP)의 상기 제2 경계면(BS2)은, 상기 주변 영역(PR)과 상기 경계 영역(BR)의 경계에 위치할 수 있다. 상기 경계 패턴(BP)은 실리콘 질화물을 포함할 수 있다. 일 예로, 상기 경계 패턴(BP)은 실리콘 질화물로 이루어질 수 있다.
상기 비트라인들(BL)의 단부들은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 경계 패턴(BP)의 상기 제1 경계면(BS1)에 접할 수 있다. 상기 경계 패턴(BP)의 상기 제1 경계면(BS1)은 실리콘 질화물을 포함할 수 있다. 일 예로, 상기 제1 경계면(BS1)은 실리콘 질화물로 이루어질 수 있다. 즉, 상기 비트라인들(BL)의 상기 단부들은 실리콘 질화물에 접할 수 있다. 상기 제1 경계면(BS1)은 실리콘 산화물을 포함하지 않을 수 있다. 즉, 상기 비트라인들(BL)의 상기 단부들은 실리콘 산화물에 접하지 않을 수 있다.
상기 제1 주변 절연패턴(360)은 상기 경계 패턴(BP)의 상기 제2 경계면(BS2)에 접할 수 있다. 상기 제2 주변 절연패턴(361)은 상기 경계 패턴(BP)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 경계 패턴(BP)은 실리콘 질화물로 이루어질 수 있고, 이 때 상기 제2 주변 절연패턴(361)은 실리콘 질화물을 포함할 수 있다.
상기 비트라인 캐핑패턴들(350)은 상기 경계 패턴(BP)과 동일한 물질을 포함할 수 있다. 상기 비트라인 캐핑패턴들(350)의 상기 상부 캐핑패턴(352)은 상기 경계 패턴(BP)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 경계 패턴(BP)은 실리콘 질화물로 이루어질 수 있고, 이 때 상기 상부 캐핑패턴(352)은 실리콘 질화물을 포함할 수 있다.
상기 셀 트렌치들(CTR)의 제1 단부들(E1)은 상기 경계 패턴(BP) 내부로 연장될 수 있다. 상기 셀 트렌치들(CTR)의 상기 제1 단부들(E1)은 상기 경계 영역(BR) 상에 위치할 수 있다. 상기 셀 트렌치들(CTR)의 상기 제1 단부들(E1)은, 상기 제2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다. 일 예로, 상기 제1 단부들(E1) 중 일부는, 서로 이웃하는 상기 제1 단부들(E1)보다 상기 제2 경계면(BS2)에 인접하도록 배열될 수 있다. 일 예로, 상기 제1 단부들(E1) 중 짝수번째 제1 단부들(E1)은 상기 제1 단부들(E1) 중 홀수번째 제1 단부들(E1)보다 상기 제2 경계면(BS2)에 인접할 수 있다. 상기 셀 트렌치들(CTR)의 상기 제1 단부들(E1)은, 상기 비트라인들(BL)의 상기 단부들보다 상기 주변 영역(PR)에 더 인접할 수 있다.
상기 경계 패턴(BP)의 일부는 상기 경계 영역(BR) 상에서 상기 셀 트렌치들(CTR)의 내측면의 적어도 일부를 이룰 수 있다. 상기 경계 패턴(BP)의 상기 일부는 실리콘 질화물을 포함할 수 있다. 일 예로, 상기 경계 패턴(BP)의 상기 일부는 실리콘 질화물로 이루어질 수 있다. 상기 경계 패턴(BP)의 상기 일부는 실리콘 산화물을 포함하지 않을 수 있다.
상기 셀 트렌치들(CTR) 각각의 내측면이 상기 비트라인 스페이서(SP)로 덮일 수 있다. 충진패턴(380)은 상기 비트라인 스페이서(SP)로 덮인 상기 셀 트렌치들(CTR)의 내부를 채울 수 있다. 상기 충진패턴(380)은 실리콘 질화물을 포함할 수 있다.
스토리지 노드 컨택들(BC)이 상기 비트라인들(BL) 사이에 배치될 수 있다. 상기 비트라인 스페이서(SP)가 상기 스토리지 노드 컨택들(BC)과 이에 인접한 상기 비트라인들(BL) 사이에 개재될 수 있다. 상기 스토리지 노드 컨택들(BC)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 스토리지 노드 컨택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 충진패턴(380)이 상기 제2 방향(D2)으로 이웃한 스토리지 노드 컨택들(BC) 각각의 사이에 제공될 수 있다.
제2 오믹패턴(341)이 상기 스토리지 노드 컨택들(BC) 각각 상에 배치될 수 있다. 상기 제2 오믹패턴(341)은 금속실리사이드를 포함할 수 있다. 확산방지 패턴(342)이 상기 제1 서브 스페이서(321), 상기 제2 서브 스페이서(325) 및 상기 비트라인 캐핑패턴(350)을 콘포말하게 덮을 수 있다. 상기 확산방지 패턴(342)은 티타늄질화막, 탄탈륨질화막과 같은 금속 질화물을 포함할 수 있다. 랜딩패드들(LP)이 상기 확산방지 패턴(342) 상에 배치될 수 있다. 상기 랜딩패드들(LP)은 텅스텐과 같은 금속 함유 물질을 포함할 수 있다. 상기 랜딩패드들(LP)의 상부는 상기 스토리지 노드 컨택(BC)보다 넓은 폭을 가질 수 있다. 상기 랜딩패드들(LP)의 상부는 상기 스토리지 노드 컨택(BC)으로부터 상기 제2 방향(D2)으로 쉬프트될 수 있다. 상기 랜딩패드들(LP)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다.
제1 층간절연패턴(400)이 상기 이웃하는 랜딩패드들(LP) 사이에 제공될 수 있다. 상기 제1 층간절연패턴(400)은 상기 비트라인 캐핑패턴(350)의 상부, 상기 비트라인 스페이서(SP)의 상부, 상기 랜딩패드들(LP)의 측면, 및 상기 랜딩패드들(LP)로 덮이지 않은 상기 확산방지 패턴(342)에 접할 수 있다. 상기 제1 층간절연패턴(400)은 상기 경계 영역(BR) 및 상기 주변 영역(PR) 상으로 연장될 수 있다. 상기 제1 층간절연패턴(400)은 상기 경계 영역(BR) 상의 상기 충진패턴(380) 상에 제공될 수 있고, 상기 주변 영역(PR) 상의 상기 제2 주변 절연패턴(361) 상에 제공될 수 있다. 상기 제1 층간절연패턴(400)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 다른 예로, 상기 제1 층간절연패턴(400)은 상기 비트라인 스페이서(SP)의 상기 에어갭(AG)과 연결되어 에어로 채워진 공간을 더 포함할 수 있다.
비트라인 컨택플러그들(DCBL)이 상기 제1 층간절연패턴(400), 상기 비트라인 캐핑패턴(350) 및 상기 금속함유 패턴(330)을 차례로 관통할 수 있다. 상기 비트라인 컨택플러그들(DCBL)은 상기 비트라인들(BL) 각각에 전기적으로 연결될 수 있다. 상기 제1 층간절연패턴(400)에 의해 둘러싸인 상기 비트라인 컨택플러그들(DCBL)의 상부의 폭은, 상기 비트라인 캐핑패턴(350) 및 상기 금속함유 패턴(330)에 의해 둘러싸인 상기 비트라인 컨택플러그들(DCBL)의 하부의 폭보다 클 수 있다. 상기 비트라인 컨택플러그들(DCBL)의 상기 상부의 하면은 상기 확산방지 패턴(342)에 접할 수 있다. 상기 비트라인 컨택플러그들(DCBL)은 상기 랜딩패드들(LP)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 비트라인 컨택플러그들(DCBL)은 텅스텐과 같은 금속 함유 물질을 포함할 수 있다.
주변 컨택플러그들(DCCP)이 상기 주변 워드라인들(PWL)의 각각의 양 측에 배치될 수 있다. 상기 주변 컨택플러그들(DCCP)의 각각은 상기 제1 층간절연패턴(400), 상기 제2 주변 절연패턴(361) 및 상기 제1 주변 절연패턴(360)을 차례로 관통할 수 있다. 상기 제1 층간절연패턴(400)에 의해 둘러싸인 상기 주변 컨택플러그들(DCCP)의 상부의 폭은, 상기 제2 주변 절연패턴(361) 및 상기 제1 주변 절연패턴(360)에 의해 둘러싸인 상기 비트라인 컨택플러그들(DCBL)의 하부의 폭보다 클 수 있다. 상기 주변 컨택플러그들(DCCP)의 상기 상부의 하면은 상기 확산방지 패턴(342)에 접할 수 있다. 상기 주변 컨택플러그들(DCCP)은 상기 랜딩패드들(LP)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 주변 컨택플러그들(DCCP)은 텅스텐과 같은 금속 함유 물질을 포함할 수 있다.
하부 전극들(BE)이 상기 랜딩패드들(LP) 상에 각각 배치될 수 있다. 상기 하부 전극들(BE)은 불순물이 도핑된 폴리실리콘, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 상기 하부 전극들(BE)의 각각은 원기둥 형태이거나 속이 빈 실린더 혹은 컵 형태를 가질 수 있다. 상부 지지 패턴(SS1)이 상기 하부 전극들(BE)의 상부 측벽들을 지지할 수 있고, 하부 지지 패턴(SS2)이 상기 하부 전극들(BE)의 하부 측벽들을 지지할 수 있다. 상기 상부 및 하부 지지 패턴들(SS1, SS2)은 실리콘 질화막, 실리콘 산화막, 실리콘산화질화막과 같은 절연물질을 포함할 수 있다.
식각 저지막(420)이 상기 셀 영역(CR), 상기 경계 영역(BR) 및 상기 주변 영역(PR) 상에 제공될 수 있다. 상기 식각 저지막(420)은 상기 하부 전극들(BE) 사이에서 상기 제1 층간절연패턴(400) 상에 제공될 수 있다. 상기 식각 저지막(420)은 일 예로, 실리콘 질화막, 실리콘 산화막, 실리콘산화질화막과 같은 절연물질을 포함할 수 있다. 유전막(DL)이 상기 하부 전극들(BE)의 표면과 상기 상부 및 하부 지지 패턴들(SS1, SS2)의 표면을 덮을 수 있다. 상기 유전막(DL)은 일 예로, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및 고유전막(일 예로, 하프늄 산화막) 중의 적어도 하나를 포함할 수 있다. 상부 전극(TE)이 상기 유전막(DL) 상에 배치될 수 있고, 상기 하부 전극들(BE) 사이의 공간을 채울 수 있다. 상기 상부 전극(TE)은 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘게르마늄막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 상기 하부 전극들(BE), 상기 유전막(DL) 및 상기 상부 전극(TE)은 캐패시터(CA)를 구성할 수 있다.
제2 층간절연패턴(500)이 상기 셀 영역(CR), 상기 경계 영역(BR) 및 상기 주변 영역(PR) 상에, 그리고 상기 식각 저지막(420) 상에 제공될 수 있다. 상기 제2 층간절연패턴(500)은 상기 캐패시터(CA)의 측면을 덮을 수 있다. 상기 제2 층간절연패턴(500)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
금속컨택들(MC)이 상기 제2 층간절연패턴(500)을 관통하여 상기 비트라인 컨택플러그들(DCBL) 및 상기 주변 컨택플러그들(DCCP)에 각각 접할 수 있다. 상기 금속컨택들(MC)은 상기 비트라인 컨택플러그들(DCBL) 및 상기 주변 컨택플러그들(DCCP)에 전기적으로 접할 수 있다. 상기 제2 층간절연패턴(500)은 상기 금속컨택들(MC)의 측면을 덮을 수 있다. 상기 금속컨택들(MC)은 도전 물질을 포함할 수 있다.
도 7, 도 12, 도 17, 도 22 및 도 27은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도들이다. 도 8, 도 13, 도 18, 도 23 및 도 28은 각각 도 7, 도 12, 도 17, 도 22 및 도 27의 A-A'에 따른 단면도들이다. 도 9, 도 14, 도 19, 도 24 및 도 29는 각각 도 7, 도 12, 도 17, 도 22 및 도 27의 B-B'에 따른 단면도들이다. 도 10, 도 15, 도 20, 도 25 및 도 30은 각각 도 7, 도 12, 도 17, 도 22 및 도 27의 C-C'에 따른 단면도들이다. 도 11, 도 16, 도 21, 도 26 및 도 31은 각각 도 7, 도 12, 도 17, 도 22 및 도 27의 D-D'에 따른 단면도들이다. 이하에서, 본 발명의 실시예들에 따른 반도체 소자의 제조방법에 대하여 설명한다. 설명의 간략을 위해, 도 1 내지 도 6을 참조한 설명과 중복되는 설명은 생략한다.
도 7 내지 도 11을 참조하면, 셀 영역(CR), 주변 영역(PR), 및 이들 사이의 경계 영역(BR)을 포함하는 기판(10)이 제공될 수 있다. 셀 활성패턴들(ACT) 및 소자분리막들(120)이 상기 셀 영역(CR) 상에서 상기 기판(10) 내에 형성될 수 있다. 상기 셀 활성패턴들(ACT)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 셀 활성패턴들(ACT)은, 상기 기판(10)의 상기 상면에 평행하고 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 교차하는 제3 방향(D3)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 소자분리막들(120)은 상기 기판(10) 내에 배치되어 상기 셀 활성패턴들(ACT)을 정의할 수 있다.
경계 절연패턴(150)이 상기 셀 영역(CR), 상기 경계 영역(BR) 및 상기 주변 영역(PR) 상에서 상기 기판(10) 내에 형성될 수 있다. 상기 경계 절연패턴(150)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
워드라인들(WL)이 상기 셀 영역(CR) 상에서 상기 셀 활성패턴들(ACT) 및 상기 소자분리막들(120)을 가로지르도록 형성될 수 있다. 상기 워드라인들(WL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)을 따라 서로 이격될 수 있다. 상기 워드라인들(WL)은 상기 기판(10) 내에 매립될 수 있다.
불순물 영역들(110)이 상기 셀 활성패턴들(ACT) 내에 형성될 수 있고, 제1 불순물 영역들(110a) 및 제2 불순물 영역들(110b)을 포함할 수 있다. 상기 제1 불순물 영역들(110a)은 상기 셀 활성패턴들(ACT) 각각을 가로지르는 한 쌍의 상기 워드라인들(WL) 사이에 형성될 수 있다. 상기 제2 불순물 영역들(110b)은 상기 셀 활성패턴들(ACT) 각각의 양 가장자리 영역들 내에 형성될 수 있다.
리세스 영역(RE)이 상기 제1 불순물 영역들(110a)의 상부 및 이에 인접한 상기 소자분리막들(120)의 상부에 형성될 수 있다. 예비 비트라인 컨택들(DCp)이 상기 리세스 영역(RE)을 채울 수 있다. 예비 버퍼 패턴(305p), 폴리실리콘막(310pa), 오믹막(331pa), 금속함유막(330pa) 및 하부 캐핑막(351pa)이 상기 셀 영역(CR) 및 상기 경계 영역(BR) 상에 차례로 적층될 수 있다. 상기 경계 영역(BR) 상에서, 상기 예비 버퍼 패턴(305p)이 제공된 면적은 상기 폴리실리콘막(310pa), 상기 오믹막(331pa), 상기 금속함유막(330pa) 및 상기 하부 캐핑막(351pa)이 제공된 면적보다 넓을 수 있다. 상기 예비 버퍼 패턴(305p) 및 상기 폴리실리콘막(310pa)은 상기 예비 비트라인 컨택들(DCp)의 상부의 측면을 덮을 수 있다. 상기 예비 버퍼 패턴(305p)이 의 일부가 상기 경계 영역(BR) 상에 제공될 수 있다. 상기 오믹막(331pa)은 상기 예비 비트라인 컨택들(DCp)의 상면을 덮을 수 있다.
주변 활성패턴들(PACT) 및 주변 워드라인들(PWL)이 상기 기판(10)의 상기 주변 영역(PR) 상에 형성될 수 있다. 예비 제1 주변 절연패턴(360p)이 상기 주변 영역(PR) 상에 형성될 수 있고, 상기 주변 워드라인들(PWL)을 덮을 수 있다. 상기 예비 제1 주변 절연패턴(360p)의 일부가 상기 경계 영역(BR) 상에 형성될 수 있다. 상기 예비 제1 주변 절연패턴(360p)의 상기 일부는 상기 경계 영역(BR) 상에서 상기 예비 버퍼 패턴(305p)의 상기 일부 상에 배치될 수 있다. 상기 예비 제1 주변 절연패턴(360p)은 상기 경계 영역(BR) 상에서 상기 폴리실리콘막(310pa), 상기 오믹막(331pa), 상기 금속함유막(330pa) 및 상기 하부 캐핑막(351pa)에 접할 수 있다.
도 12 내지 도 16을 참조하면, 상기 경계 영역(BR) 상에 경계 트렌치(BTR)가 형성될 수 있다. 상기 경계 트렌치(BTR)가 형성되는 것은, 도 11의 상기 폴리실리콘막(310pa), 상기 오믹막(331pa), 상기 금속함유막(330pa), 상기 하부 캐핑막(351pa) 및 상기 예비 제1 주변 절연패턴(360p)이 상기 경계 영역(BR) 상에서 식각되는 것을 포함할 수 있다. 이에 따라, 예비 폴리실리콘 패턴(310p), 예비 제1 오믹패턴(331p), 예비 금속함유 패턴(330p), 예비 하부 캐핑패턴(351p) 및 제1 주변 절연패턴(360)이 형성될 수 있다.
상기 예비 버퍼 패턴(305p)의 상면이 상기 경계 트렌치(BTR)에 의해 노출될 수 있다. 상기 예비 폴리실리콘 패턴(310p), 상기 예비 제1 오믹패턴(331p), 상기 예비 금속함유 패턴(330p), 상기 예비 하부 캐핑패턴(351p) 및 상기 제1 주변 절연패턴(360) 각각의 측면이 상기 경계 트렌치(BTR)에 의해 노출될 수 있다.
도 17 내지 도 21을 참조하면, 예비 경계 패턴(BPp)이 형성될 수 있다. 상기 예비 경계 패턴(BPp)을 형성하는 것은, 상기 기판(10) 상에 상기 경계 영역(BR) 상의 상기 경계 트렌치(BTR)를 채우는 상기 예비 경계 패턴(BPp)을 형성하는 것을 포함할 수 있다. 상기 예비 경계 패턴(BPp)은 상기 셀 영역(CR), 상기 주변 영역(PR) 및 상기 경계 영역(BR) 상에 형성될 수 있다. 상기 예비 경계 패턴(BPp)은 상기 셀 영역(CR)에서 상기 예비 하부 캐핑패턴(351p)을 덮을 수 있다. 상기 예비 경계 패턴(BPp)은 상기 주변 영역(PR)에서 상기 제1 주변 절연패턴(360)을 덮을 수 있다. 상기 예비 경계 패턴(BPp)은 상기 경계 영역(BR)에서 상기 예비 버퍼 패턴(305p)을 덮을 수 있다.
상기 예비 경계 패턴(BPp)은 상기 셀 영역(CR)과 상기 경계 영역(BR)의 경계에서 상기 예비 폴리실리콘 패턴(310p), 상기 예비 제1 오믹패턴(331p), 상기 예비 금속함유 패턴(330p) 및 상기 예비 하부 캐핑패턴(351p) 각각의 측면에 접할 수 있다. 상기 예비 경계 패턴(BPp)은 제2 경계면(BS2)에서 상기 제1 주변 절연패턴(360)의 측면에 접할 수 있다. 상기 예비 경계 패턴(BPp)은 실리콘 질화물을 포함할 수 있다. 일 예로, 상기 예비 경계 패턴(BPp)은 실리콘 질화물로 이루어질 수 있다. 상기 예비 경계 패턴(BPp)은 실리콘 산화물을 포함하지 않을 수 있다.
도 22 내지 도 26을 참조하면, 하부마스크막(610), 상부마스크패턴들(621) 및 희생막(622)이 상기 셀 영역(CR), 상기 주변 영역(PR) 및 상기 경계 영역(BR) 상에 형성될 수 있다. 상기 하부마스크막(610)은 상기 기판(10)의 전 영역에서 상기 예비 경계 패턴(BPp) 상에 형성될 수 있다. 상기 하부마스크막(610)이 형성된 후, 상기 상부마스크패턴들(621)이 상기 하부마스크막(610) 상에 형성될 수 있다. 상기 상부마스크패턴들(621)을 형성하는 것은, 상기 하부마스크막(610)을 상부마스크막으로 덮는 것, 및 상기 상부마스크막에 대한 노광 및 식각을 수행하는 것을 포함할 수 있다. 상기 상부마스크패턴들(621)은 상기 기판(10)의 상면에 평행한 제1 방향(D1)을 따라 연장될 수 있고, 상기 기판(10)의 상면에 평행하고 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 희생막(622)은 상기 하부마스크막(610)의 상면, 상기 상부마스크패턴들(621)의 상면 및 상기 상부마스크패턴들(621)의 측면을 콘포말하게 덮을 수 있다.
도 27 내지 도 31을 참조하면, 비트라인들(BL)이 상기 셀 영역(CR) 상에 형성될 수 있다. 셀 트렌치들(CTR) 및 경계 패턴(BP)이 상기 셀 영역(CR) 및 상기 경계 영역(BR) 상에 형성될 수 있다. 제2 주변 절연패턴(361)이 상기 주변 영역(PR) 상에 더 형성될 수 있다. 상기 비트라인들(BL), 상기 셀 트렌치들(CTR), 상기 경계 패턴(BP) 및 상기 제2 주변 절연패턴(361)은 도 24의 상기 예비 폴리실리콘 패턴(310p), 상기 예비 제1 오믹패턴(331p), 상기 예비 금속함유 패턴(330p), 상기 예비 하부 캐핑패턴(351p) 및 상기 예비 경계 패턴(BPp)이 식각됨으로써 형성될 수 있다.
이 때, 상기 하부마스크막(610), 상기 상부마스크패턴들(621) 및 상기 희생막(622)이 식각 마스크로 이용될 수 있다. 상세하게는, 상기 희생막(622) 중 상기 하부마스크막(610)의 상면 및 상기 상부마스크패턴들(621)의 상면을 덮고 있는 상기 희생막(622)의 일부가 식각될 수 있고, 이에 따라, 상기 상부마스크패턴들(621)의 측면을 덮고 있는 상기 희생막(622)의 잔부들이 상기 하부마스크막(610) 상에 남을 수 있다. 상기 희생막(622)의 상기 잔부들은 상기 제1 방향을 따라 연장될 수 있고, 상기 제2 방향을 따라 서로 이격될 수 있다. 상기 희생막(622)의 상기 잔부들은 바(bar) 형태일 수 있다. 이후 상기 상부마스크패턴들(621)이 제거될 수 있다. 이 과정에서 상기 하부마스크막(610) 중 일부의 상부가 제거될 수 있다. 상기 하부마스크막(610) 중 상기 일부는, 상기 상부마스크패턴들(621) 및 상기 희생막(622)의 상기 잔부들로 덮이지 않은 영역에 제공될 수 있다. 상기 하부마스크막(610)은 상기 희생막(622)의 상기 잔부들을 식각 마스크로 이용하여 식각될 수 있다. 이후 상기 예비 폴리실리콘 패턴(310p), 상기 예비 제1 오믹패턴(331p), 상기 예비 금속함유 패턴(330p), 상기 예비 하부 캐핑패턴(351p) 및 상기 예비 경계 패턴(BPp)이 상기 하부마스크막(610)의 잔부를 식각 마스크로 이용하여 식각될 수 있다.
상기 셀 트렌치들(CTR)은 상기 희생막(622)의 상기 잔부들 사이에 형성될 수 있다. 즉, 상기 셀 트렌치들(CTR)은 상기 상부마스크패턴들(621) 및 상기 하부마스크막(610) 중 상기 일부가 배치되었던 영역에 형성될 수 있다. 상기 희생막(622)의 상기 잔부들이 배치된 영역에서는 하부 레이어들이 식각되지 않을 수 있고, 바(bar) 형태의 패턴이 형성될 수 있다. 그 결과, 바(bar) 형태의 비트라인 컨택들(DC), 폴리실리콘 패턴들(310), 상기 비트라인들(BL) 및 비트라인 캐핑패턴들(350)이 상기 셀 영역(CR) 상에 형성될 수 있다. 또한 상기 예비 경계 패턴(BPp)이 식각됨으로써, 상기 경계 패턴(BP), 상기 제2 주변 절연패턴(361) 및 상기 비트라인 캐핑패턴들(350) 중 상부 캐핑패턴(352)이 동시에 형성될 수 있다. 상기 경계 패턴(BP)이 상기 경계 영역(BR) 상에 형성될 수 있다. 상기 제2 주변 절연패턴(361)이 상기 주변 영역(PR) 상에 형성될 수 있다. 상기 비트라인 캐핑패턴들(350) 중 상기 상부 캐핑패턴(352)이 상기 셀 영역(CR) 상에 형성될 수 있다.
상기 하부마스크막(610) 중 상기 일부가 배치된 영역에서의 식각량이, 상기 상부마스크패턴들(621)이 배치된 영역에서의 식각량보다 많을 수 있다. 이에 따라, 상기 하부마스크막(610) 중 상기 일부가 배치된 영역의 셀 트렌치들(CTR)이, 상기 상부마스크패턴들(621)이 배치된 영역의 셀 트렌치들(CTR)보다 상기 제1 방향(D1)으로 길게 형성될 수 있다. 그 결과, 상기 셀 트렌치들(CTR)의 제1 단부들(E1)은 상기 경계 영역(BR) 상에서 상기 제2 방향(D2)을 따라 지그재그 형태로 형성될 수 있다.
도시되지 않았지만, 상기 희생막(622)의 상기 잔부들을 식각 마스크로 이용한 식각 공정 진행 전, 상기 주변 영역(PR) 및 상기 주변 영역(PR)에 인접한 상기 경계 영역(BR)의 일부가 마스크막으로 덮일 수 있고, 상기 마스크막으로 덮인 영역에서는 상기 셀 트렌치들(CTR)이 형성되지 않을 수 있다. 그 결과 상기 셀 트렌치들(CTR)의 제1 단부들(E1)이 상기 주변 영역(PR)이 아닌, 상기 경계 영역(BR) 상에 형성될 수 있다.
상기 경계 패턴(BP)은 상기 셀 트렌치들(CTR)에 의해 노출될 수 있다. 상기 경계 패턴(BP)은 상기 예비 경계 패턴(BPp)과 같이 실리콘 산화물을 포함하지 않을 수 있다. 따라서, 상기 셀 트렌치들(CTR)에 의해 노출된 상기 경계 패턴(BP)의 일부는 실리콘 산화물을 포함하지 않을 수 있다. 그 결과, 상기 비트라인들(BL)은 형성 과정에서 실리콘 산화물에 노출되지 않을 수 있다.
도 2 내지 도 6을 다시 참조하면, 충진패턴(380) 및 스토리지 노드 컨택들(BC)이 형성될 수 있다. 상기 스토리지 노드 컨택들(BC)은 서로 이웃하는 한 쌍의 비트라인들(BL) 사이에 형성될 수 있다. 상기 스토리지 노드 컨택들(BC)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 스토리지 노드 컨택들(BC) 각각은 상기 제2 불순물 영역들(110b) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 스토리지 노드 컨택들(BC)의 형성 과정에서, 도 29의 예비 버퍼 패턴(305p) 일부가 식각되어 버퍼 패턴(305)이 형성될 수 있다. 비트라인 스페이서(SP)가 상기 스토리지 노드 컨택들(BC)과 인접한 상기 비트라인들(BL) 사이에 개재될 수 있다.
제2 오믹패턴(341)이 상기 스토리지 노드 컨택들(BC)의 각각 상에 형성될 수 있다. 확산방지 패턴(342)이 상기 제2 오믹패턴(341), 상기 비트라인 스페이서(SP), 및 비트라인 캐핑패턴(350)을 콘포말하게 덮도록 형성될 수 있다. 랜딩패드들(LP)이 상기 확산방지 패턴(342) 상에 형성될 수 있다. 상기 랜딩패드들(LP) 각각은 상기 스토리지 노드 컨택들(BC) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 랜딩패드들(LP)의 상부는 상기 대응하는 스토리지 노드 컨택(BC)으로부터 상기 제2 방향(D2)으로 쉬프트될 수 있다.
제1 층간절연패턴(400)이 상기 이웃하는 랜딩패드들(LP) 사이에 형성될 수 있다. 상기 제1 층간절연패턴(400)은 상기 경계 영역(BR) 및 상기 주변 영역(PR) 상으로 연장되도록 형성될 수 있다. 비트라인 컨택플러그들(DCBL)이 상기 제1 층간절연패턴(400), 상기 비트라인 캐핑패턴(350) 및 상기 금속함유 패턴(330)을 차례로 관통하도록 형성될 수 있다. 상기 비트라인 컨택플러그들(DCBL)은 상기 비트라인들(BL) 각각에 전기적으로 연결될 수 있다. 주변 컨택플러그들(DCCP)이 상기 주변 워드라인들(PWL)의 각각의 양 측에 형성될 수 있다. 상기 주변 컨택플러그들(DCCP)의 각각은 상기 제1 층간절연패턴(400), 상기 제2 주변 절연패턴(361) 및 상기 제1 주변 절연패턴(360)을 차례로 관통하도록 형성될 수 있다 수 있다.
하부 전극들(BE)이 상기 랜딩패드들(LP) 상에 각각 형성될 수 있다. 식각 저지막(420)이 상기 셀 영역(CR), 상기 경계 영역(BR) 및 상기 주변 영역(PR) 상에 형성될 수 있다. 상기 식각 저지막(420)은 상기 하부 전극들(BE) 사이에서 상기 제1 층간절연패턴(400) 상에 형성될 수 있다. 상부 지지 패턴(SS1)이 상기 하부 전극들(BE)의 상부 측벽들 상에 형성될 수 있고, 하부 지지 패턴(SS2)이 상기 하부 전극들(BE)의 하부 측벽들 상에 형성될 수 있다. 유전막(DL)이 상기 하부 전극들(BE)의 표면과 상기 상부 및 하부 지지 패턴들(SS1, SS2)의 표면을 덮도록 형성될 수 있고, 상부 전극(TE)이 상기 유전막(DL) 상에 상기 하부 전극들(BE) 사이의 공간을 채우도록 형성될 수 있다. 상기 하부 전극들(BE), 상기 유전막(DL) 및 상기 상부 전극(TE)은 캐패시터(CA)를 구성할 수 있다.
제2 층간절연패턴(500)이 상기 셀 영역(CR), 상기 경계 영역(BR) 및 상기 주변 영역(PR) 상에 형성될 수 있다. 상기 제2 층간절연패턴(500)은 상기 식각 저지막(420) 상에 형성될 수 있다. 상기 제2 층간절연패턴(500)은 상기 캐패시터(CA)의 측면을 덮도록 형성될 수 있다.
금속컨택들(MC)이 상기 제2 층간절연패턴(500)을 관통하도록 형성될 수 있다. 상기 금속컨택들(MC)은 상기 비트라인 컨택플러그들(DCBL) 및 상기 주변 컨택플러그들(DCCP)에 각각 접하도록 형성될 수 있다. 상기 제2 층간절연패턴(500)은 상기 금속컨택들(MC)의 측면을 덮도록 형성될 수 있다.
상기 비트라인들(BL)의 형성을 위한 식각 공정에서 상기 비트라인들(BL)이 실리콘 산화물에 노출되는 경우, 상기 비트라인들(BL)에 대한 패시베이션(passivation)이 원활하게 이루어지지 않을 수 있다. 이에 따라, 상기 비트라인들(BL)이 과식각됨으로써, 상기 비트라인들(BL) 폭이 감소될 수 있다. 특히, 상기 제1 주변 절연패턴(360)이 상기 비트라인들(BL)의 형성 시에 함께 식각되는 경우, 상기 제1 주변 절연패턴(360)의 실리콘 산화물로 인해, 상기 비트라인들(BL)의 단부에서 상기 비트라인들(BL) 각각의 폭이 감소되는 문제가 있을 수 있다. 이로 인해, 상기 비트라인들(BL)의 저항이 증가할 수 있고, 또한 비트라인 컨택플러그들(DCBL)과의 접촉 불량이 발생될 수 있다.
본 발명의 개념에 따르면, 실리콘 산화물을 포함하지 않는 상기 경계 패턴(BP)이 상기 셀 영역(CR) 및 상기 주변 영역(PR)의 사이에 제공될 수 있다. 상기 경계 패턴(BP)은 상기 비트라인들(BL)의 형성을 위한 식각 공정 동안 상기 제1 주변 절연패턴(360)이 노출되는 것을 방지할 수 있고, 이로 인해, 상기 식각 공정 동안 상기 비트라인들(BL)의 상기 단부에서 상기 비트라인들(BL)의 폭이 감소되는 문제가 방지될 수 있다. 이에 따라, 상기 비트라인들(BL)의 저항이 감소할 수 있고, 상기 비트라인 컨택플러그들(DCBL)과의 접촉 불량 문제가 방지될 수 있다. 그 결과, 반도체 소자의 전기적 특성 및 신뢰성이 개선될 수 있다. 더하여, 상기 비트라인들(BL)의 폭 조절이 용이해짐으로써, 반도체 소자의 미세화가 용이할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
10: 기판
CR: 셀 영역
BR: 경계 영역 PR: 주변 영역
110a: 제1 불순물 영역 110b: 제2 불순물 영역
120: 소자분리막 150: 경계 절연패턴
210: 셀 게이트 전극 220: 셀 게이트 유전패턴
230: 셀 게이트 캐핑패턴 305: 버퍼 패턴
306: 게이트 유전패턴 310: 폴리실리콘 패턴
315: 매립 절연패턴 321: 제1 서브 스페이서
325: 제2 서브 스페이서 AG: 에어갭
330: 금속함유 패턴 331: 제1 오믹패턴
341: 제2 오믹패턴 342: 확산방지 패턴
350: 비트라인 캐핑패턴
351: 하부 캐핑패턴 352: 상부 캐핑패턴
355: 주변 스페이서 360: 제1 주변 절연패턴
361: 제2 주변 절연패턴 380: 충진패턴
400: 제1 층간절연패턴 420: 식각저지막
500: 제2 층간절연패턴 610: 하부마스크막
621: 상부마스크패턴 622: 희생막
PACT: 주변 활성패턴 PWL: 주변 워드라인
DCBL: 비트라인 컨택플러그 DCCP: 주변 컨택플러그
MC: 금속컨택
DC: 비트라인 컨택 RE: 리세스 영역
BTR: 경계 트렌치 CTR: 셀 트렌치
BS1: 제1 경계면 BS2: 제2 경계면
SP: 비트라인 스페이서
BR: 경계 영역 PR: 주변 영역
110a: 제1 불순물 영역 110b: 제2 불순물 영역
120: 소자분리막 150: 경계 절연패턴
210: 셀 게이트 전극 220: 셀 게이트 유전패턴
230: 셀 게이트 캐핑패턴 305: 버퍼 패턴
306: 게이트 유전패턴 310: 폴리실리콘 패턴
315: 매립 절연패턴 321: 제1 서브 스페이서
325: 제2 서브 스페이서 AG: 에어갭
330: 금속함유 패턴 331: 제1 오믹패턴
341: 제2 오믹패턴 342: 확산방지 패턴
350: 비트라인 캐핑패턴
351: 하부 캐핑패턴 352: 상부 캐핑패턴
355: 주변 스페이서 360: 제1 주변 절연패턴
361: 제2 주변 절연패턴 380: 충진패턴
400: 제1 층간절연패턴 420: 식각저지막
500: 제2 층간절연패턴 610: 하부마스크막
621: 상부마스크패턴 622: 희생막
PACT: 주변 활성패턴 PWL: 주변 워드라인
DCBL: 비트라인 컨택플러그 DCCP: 주변 컨택플러그
MC: 금속컨택
DC: 비트라인 컨택 RE: 리세스 영역
BTR: 경계 트렌치 CTR: 셀 트렌치
BS1: 제1 경계면 BS2: 제2 경계면
SP: 비트라인 스페이서
Claims (10)
- 셀 영역, 주변 영역 및 이들 사이의 경계 영역을 포함하는 기판;
상기 셀 영역 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 비트라인들;
상기 비트라인들 상의 비트라인 캐핑패턴들; 및
상기 경계 영역 상에 제공되는 경계 패턴을 포함하되,
상기 비트라인들의 단부들은 상기 경계 패턴의 제1 경계면에 접하고,
상기 비트라인 캐핑패턴들은 상기 경계 패턴과 동일한 물질을 포함하는 반도체 소자. - 제 1항에 있어서,
상기 경계 패턴의 상기 제1 경계면은 실리콘 질화물로 이루어지는 반도체 소자. - 제 1항에 있어서,
상기 경계 패턴은 실리콘 질화물로 이루어지는 반도체 소자. - 제 1항에 있어서,
상기 비트라인 캐핑패턴들은 상부 캐핑패턴을 포함하고,
상기 상부 캐핑패턴은 상기 경계 패턴과 동일한 물질을 포함하는 반도체 소자. - 제 1항에 있어서,
상기 비트라인들 사이에 제공되고, 상기 제1 방향을 따라 상기 셀 영역 상에서 상기 경계 영역 상으로 연장되는 셀 트렌치들을 더 포함하되,
상기 셀 트렌치들의 제1 단부들은 상기 경계 패턴 내부로 연장되는 반도체 소자. - 제 5항에 있어서,
상기 셀 트렌치들의 상기 제1 단부들은, 상기 비트라인들의 상기 단부들보다 상기 주변 영역에 더 인접한 반도체 소자. - 셀 영역, 주변 영역 및 이들 사이의 경계 영역을 포함하는 기판;
상기 셀 영역 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 비트라인들;
상기 비트라인들 상의 비트라인 캐핑패턴들;
상기 비트라인들 사이에 제공되고, 상기 제1 방향을 따라 상기 셀 영역 상에서 상기 경계 영역 상으로 연장되는 셀 트렌치들; 및
상기 경계 영역 상에 제공되는 경계 패턴을 포함하되,
상기 셀 트렌치들의 제1 단부들은 상기 경계 패턴 내부로 연장되고,
상기 비트라인 캐핑패턴들은 상기 경계 패턴과 동일한 물질을 포함하는 반도체 소자. - 제 7항에 있어서,
상기 경계 패턴의 일부는 상기 경계 영역 상에서 상기 셀 트렌치들의 내측면의 적어도 일부를 이루는 반도체 소자. - 제 8항에 있어서,
상기 경계 패턴의 상기 일부는 실리콘 질화물로 이루어지는 반도체 소자. - 제 7항에 있어서,
상기 셀 트렌치들의 상기 제1 단부들은, 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향을 따라 지그재그 형태로 배열된 반도체 소자.
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