KR20230021198A - 반도체 소자 및 이의 제조방법 - Google Patents

반도체 소자 및 이의 제조방법 Download PDF

Info

Publication number
KR20230021198A
KR20230021198A KR1020210102347A KR20210102347A KR20230021198A KR 20230021198 A KR20230021198 A KR 20230021198A KR 1020210102347 A KR1020210102347 A KR 1020210102347A KR 20210102347 A KR20210102347 A KR 20210102347A KR 20230021198 A KR20230021198 A KR 20230021198A
Authority
KR
South Korea
Prior art keywords
cell
bit line
region
bit lines
patterns
Prior art date
Application number
KR1020210102347A
Other languages
English (en)
Inventor
김동완
박건희
박동식
박준석
장지훈
장현우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210102347A priority Critical patent/KR20230021198A/ko
Priority to TW111112386A priority patent/TWI833189B/zh
Priority to US17/747,423 priority patent/US20230039149A1/en
Priority to CN202210579139.0A priority patent/CN116133408A/zh
Publication of KR20230021198A publication Critical patent/KR20230021198A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 소자는, 셀 블록들 및 주변 블록을 포함하는 기판, 상기 각 셀 블록은 셀 센터 영역, 셀 엣지 영역 및 이들 사이의 셀 미들 영역을 포함하는 것; 및 상기 각 셀 블록 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 비트라인들을 포함한다. 상기 비트라인들은 상기 셀 센터 영역 상의 센터 비트라인들, 상기 셀 미들 영역 상의 미들 비트라인들, 및 상기 셀 엣지 영역 상의 엣지 비트라인들을 포함하고, 상기 비트라인들 각각은 제2 방향으로 서로 대향하는 제1 측면 및 제2 측면을 포함하되, 상기 제2 방향은 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 방향이고, 상기 제1 측면은 상기 셀 센터 영역, 상기 셀 미들 영역 및 상기 셀 엣지 영역 상에서 상기 제1 방향을 따라 직선 형태로 연장되고, 상기 제2 측면은 상기 제1 방향으로 연장되되, 상기 셀 미들 영역 상에서 상기 제1 측면과 멀어지는 프로파일을 가지고, 상기 셀 센터 영역 및 상기 셀 엣지 영역 각각 상에서 직선 형태로 연장된다.

Description

반도체 소자 및 이의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 셀 블록 내에서 패터닝 된 비트라인들을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 소자 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자는 보다 고집적화 되고 있다. 반도체 소자의 고집적화가 심화될수록, 반도체 소자의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 반도체 소자의 미세화에 따른 패턴 결함을 최소화할 수 있는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 소자는, 셀 블록들 및 주변 블록을 포함하는 기판, 상기 각 셀 블록은 셀 센터 영역, 셀 엣지 영역 및 이들 사이의 셀 미들 영역을 포함하는 것; 및 상기 각 셀 블록 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 비트라인들을 포함할 수 있다. 상기 비트라인들은 상기 셀 센터 영역 상의 센터 비트라인들, 상기 셀 미들 영역 상의 미들 비트라인들, 및 상기 셀 엣지 영역 상의 엣지 비트라인들을 포함할 수 있고, 상기 비트라인들 각각은 제2 방향으로 서로 대향하는 제1 측면 및 제2 측면을 포함하되, 상기 제2 방향은 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 방향일 수 있고, 상기 제1 측면은 상기 셀 센터 영역, 상기 셀 미들 영역 및 상기 셀 엣지 영역 상에서 상기 제1 방향을 따라 직선 형태로 연장될 수 있고, 상기 제2 측면은 상기 제1 방향으로 연장되되, 상기 셀 미들 영역 상에서 상기 제1 측면과 멀어지는 프로파일을 가질 수 있고, 상기 셀 센터 영역 및 상기 셀 엣지 영역 각각 상에서 직선 형태로 연장될 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 셀 블록들 및 주변 블록을 포함하는 기판을 준비하는 것, 상기 각 셀 블록은 셀 센터 영역, 셀 엣지 영역 및 이들 사이의 셀 미들 영역을 포함할 수 있고; 상기 기판 상에 비트라인막, 비트라인 캐핑막, 하부마스크막, 상부마스크패턴들 및 희생막을 형성하는 것, 상기 상부마스크패턴들은 상기 기판의 상면에 평행한 제1 방향을 따라 연장되고; 상기 희생막 상에 상기 셀 엣지 영역 및 상기 셀 엣지 영역에 인접한 상기 셀 미들 영역의 일부를 덮는 포토레지스트패턴들을 형성하는 것; 상기 포토레지스트패턴들에 의해 노출된 상기 희생막의 일부를 제거하는 것; 상기 포토레지스트패턴들을 제거하는 것; 상기 희생막으로부터 희생패턴들을 형성하는 것; 및 상기 희생패턴들을 식각 마스크로 이용해 상기 비트라인막을 식각함으로써, 비트라인들을 형성하는 것을 포함할 수 있다.
본 발명의 개념에 따르면, 셀 블록들의 셀 엣지 영역 상에서 비트라인들 각각의 폭이, 셀 센터 영역 상에서 상기 비트라인들 각각의 폭보다 클 수 있다. 즉, 상기 비트라인들의 단부에서 상기 비트라인들 각각의 폭이 감소되는 현상이 최소화될 수 있다. 이에 따라, 상기 비트라인들의 저항이 감소될 수 있고, 비트라인 컨택플러그들과의 접촉 불량이 방지될 수 있다. 그 결과, 반도체 소자의 전기적 특성 및 신뢰성이 개선될 수 있다. 더하여, 상기 셀 엣지 영역 상에서 상기 비트라인들의 상기 비트라인들의 폭 조절이 용이해짐으로써, 반도체 소자의 미세화가 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다.
도 3은 도 2의 A-A' 및 B-B'에 따른 단면도이다.
도 4, 도 6, 도 8 및 도 10은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도들이다.
도 5, 도 7, 도 9 및 도 11은 각각 도 4, 도 6, 도 8 및 도 10의 A-A' 및 B-B'에 따른 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 블록도이다. 도 2는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도이다. 도 3은 도 2의 A-A' 및 B-B'에 따른 단면도이다.
도 1을 참조하면, 반도체 소자는 셀 블록들(CB) 및 상기 셀 블록들(CB)의 각각의 주위를 둘러싸는 주변 블록(PB)을 포함할 수 있다. 상기 반도체 소자는 메모리 소자일 수도 있고, 상기 셀 블록들(CB)의 각각은 메모리 집적회로와 같은 셀 회로를 포함할 수 있다. 상기 주변 블록(PB)은 상기 셀 회로의 동작에 필요한 다양한 주변 회로들을 포함할 수 있고, 상기 주변 회로들은 상기 셀 회로에 전기적으로 연결될 수 있다.
상기 주변 블록(PB)은 센스 앰프 회로들(SA), 서브-워드라인 드라이버 회로들(SWD)을 포함할 수 있다. 일 예로, 상기 센스 앰프 회로들(SA)은 상기 셀 블록들(CB)을 사이에 두고 서로 마주할 수 있고, 상기 서브-워드라인 드라이버 회로들(SWD)은 상기 셀 블록들(CB)을 사이에 두고 서로 마주할 수 있다. 상기 주변 블록(PB)은 센스 앰프 구동용 전원 및 접지 드라이버 회로들을 더 포함할 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
도 1 내지 도 3을 참조하면, 상기 셀 블록들(CB) 및 상기 주변 블록(PB)을 포함하는 기판(10)이 제공될 수 있다. 상기 기판(10)은 반도체 기판, 일 예로 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 각 셀 블록(CB)은 셀 센터 영역(CR), 셀 엣지 영역(ER) 및 이들 사이의 셀 미들 영역(MR)을 포함할 수 있다. 상기 셀 센터 영역(CR), 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER)은 상기 각 셀 블록(CB)이 제공되는 상기 기판(10)의 일 영역을 구성할 수 있다. 상기 셀 센터 영역(CR), 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER)은 상기 기판(10)의 상면에 평행한 제1 방향(D1)을 따라 제공될 수 있다. 상기 셀 미들 영역(MR)은, 상기 기판(10)의 상기 상면에 평행하고 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 연장되는 영역일 수 있다.
셀 활성패턴들(ACT)이 상기 셀 센터 영역(CR), 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER) 상에 배치될 수 있다. 상기 셀 활성패턴들(ACT)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 셀 활성패턴들(ACT)은, 상기 기판(10)의 상기 상면에 평행하고 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 교차하는 제3 방향(D3)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 셀 활성패턴들(ACT)의 중 어느 하나의 단부는, 상기 제2 방향(D2)으로 이웃하는 다른 셀 활성패턴(ACT)의 중심에 인접하도록 배열될 수 있다. 상기 셀 활성패턴들(ACT) 각각은 상기 기판(10)의 상기 상면에 수직한 제4 방향(D4)을 따라 상기 기판(10)으로부터 돌출된 상기 기판(10)의 일부일 수 있다.
소자분리막들(120)이 상기 셀 센터 영역(CR), 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER) 상에 배치될 수 있다. 상기 소자분리막들(120)은 상기 기판(10) 내에 배치되어 상기 셀 활성패턴들(ACT)을 정의할 수 있다. 상기 소자분리막들(120)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
워드라인들(WL)이 상기 셀 센터 영역(CR), 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER) 상에서 상기 셀 활성패턴들(ACT) 및 상기 소자분리막들(120)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)을 따라 서로 이격될 수 있다. 상기 워드라인들(WL)은 상기 기판(10) 내에 매립될 수 있다. 상기 워드라인들(WL) 각각은 게이트 전극을 포함할 수 있다. 상기 게이트 전극은 상기 제2 방향(D2)으로 연장되고, 상기 셀 활성패턴들(ACT) 및 상기 소자분리막들(120)의 상부들을 관통할 수 있다. 상기 게이트 전극은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다.
불순물 영역들이 상기 셀 활성패턴들(ACT) 내에 제공될 수 있다. 상기 불순물 영역들은 제1 불순물 영역들(110a) 및 제2 불순물 영역들(110b)을 포함할 수 있다. 상기 제1 불순물 영역들(110a)은 상기 셀 활성패턴들(ACT) 각각을 가로지르는 한 쌍의 상기 워드라인들(WL) 사이에 제공될 수 있다. 상기 제2 불순물 영역들(110b)은 상기 셀 활성패턴들(ACT) 각각의 양 가장자리 영역들 내에 제공될 수 있다. 상기 제1 불순물 영역들(110a)은 상기 제2 불순물 영역들(110b)과 동일한 도전형(예를 들어, N형)의 불순물을 포함할 수 있다.
버퍼 패턴들(305)이 상기 셀 센터 영역(CR), 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER) 상에 배치될 수 있다. 상기 버퍼 패턴들(305)은 상기 셀 활성패턴들(ACT) 및 상기 소자분리막들(120)을 덮을 수 있다. 상기 버퍼 패턴들(305)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
비트라인들(BL)이 상기 각 셀 블록(CB) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 제1 방향(D1)을 따라 연장될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 비트라인들(BL)은 차례로 적층된 제1 오믹패턴(331) 및 금속함유 패턴(330)을 포함할 수 있다. 일 예로, 상기 제1 오믹패턴(331)은 금속실리사이드를 포함할 수 있다. 일 예로, 상기 금속함유 패턴(330)은 금속(텅스텐, 티타늄, 탄탈륨 등)을 포함할 수 있다.
상기 비트라인들(BL)은 상기 각 셀 블록(CB)의 상기 셀 센터 영역(CR), 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 셀 센터 영역(CR) 상의 센터 비트라인들(BLc), 상기 셀 미들 영역(MR) 상의 미들 비트라인들(BLm), 및 상기 셀 엣지 영역(ER) 상의 엣지 비트라인들(BLe)을 포함할 수 있다. 상기 센터 비트라인들(BLc)은 상기 미들 비트라인들(BLm)에 연결될 수 있고, 상기 미들 비트라인들(BLm)은 상기 엣지 비트라인들(BLe)에 연결될 수 있다. 상기 엣지 비트라인들(BLe)은 상기 비트라인들(BL)의 단부를 포함할 수 있다.
상기 비트라인들(BL) 각각은 상기 제2 방향(D2)으로 서로 대향하는 제1 측면(S1) 및 제2 측면(S2)을 포함할 수 있다. 상기 제1 측면(S1)은 상기 셀 센터 영역(CR), 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER) 상에서 상기 제1 방향(D1)을 따라 직선 형태로 연장될 수 있다. 상기 제1 측면(S1)은 상기 각 비트라인(BL)의 전 부분 상에서 직선 형태로 연장될 수 있다. 상기 제2 측면(S2)은 상기 제1 방향(D1)으로 연장되되, 상기 셀 미들 영역(MR) 상에서 상기 제1 측면(S1)과 멀어지는 프로파일을 가질 수 있고, 상기 셀 센터 영역(CR) 및 상기 셀 엣지 영역(ER) 각각 상에서 직선 형태로 연장될 수 있다. 상기 제2 측면(S2)은 상기 셀 미들 영역(MR)과 상기 셀 센터 영역(CR)의 경계, 및 상기 셀 미들 영역(MR)과 상기 셀 엣지 영역(ER)의 경계에서 연속적으로 이어질 수 있다.
상기 엣지 비트라인들(BLe)의 폭(wBLe)은 상기 센터 비트라인들(BLc)의 폭(wBLc)보다 클 수 있다. 상기 미들 비트라인들(BLm)의 폭(wBLm)은 상기 엣지 비트라인들(BLe)의 상기 폭(wBLe)보다 작거나 같을 수 있다. 상기 미들 비트라인들(BLm)의 폭(wBLm)은 상기 센터 비트라인들(BLc)의 상기 폭(wBLc)보다 크거나 같을 수 있다. 상기 미들 비트라인들(BLm)의 상기 폭(wBLm)은 상기 셀 엣지 영역(ER)에 인접할수록 커질 수 있다. 상기 미들 비트라인들(BLm)의 상기 폭(wBLm)은, 상기 셀 미들 영역(MR) 및 상기 셀 센터 영역(CR) 간 경계에서 상기 센터 비트라인들(BLc)의 상기 폭(wBLc)과 동일할 수 있다. 상기 미들 비트라인들(BLm)의 상기 폭(wBLm)은, 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER) 간 경계에서 상기 엣지 비트라인들(BLe)의 폭(wBLe)과 동일할 수 있다.
상기 비트라인들(BL)은 서로 바로 이웃하는 제1 비트라인(BL1), 제2 비트라인(BL2) 및 제3 비트라인(BL3)을 포함할 수 있다. 상기 제1 비트라인(BL1)은 상기 비트라인들(BL) 중 임의의 한 비트라인(BL)일 수 있다. 상기 제2 비트라인(BL2) 및 상기 제3 비트라인(BL3) 각각은 상기 제1 비트라인(BL1)에 의해 정의될 수 있는 상기 비트라인들(BL) 중 한 비트라인(BL)일 수 있다. 상기 제1 비트라인(BL1)은 상기 제2 비트라인(BL2) 및 상기 제3 비트라인(BL3) 사이에 개재되어, 상기 제2 비트라인(BL2) 및 상기 제3 비트라인(BL3)과 바로 이웃하도록 배치될 수 있다. 상기 제1 비트라인(BL1)의 제1 측면(S1)과 상기 제2 비트라인(BL2)의 제1 측면(S1)은 서로 마주하도록 배치될 수 있다. 상기 제1 비트라인(BL1)의 제2 측면(S2)과 상기 제3 비트라인(BL3)의 제2 측면(S2)은 서로 마주하도록 배치될 수 있다.
서로 이웃하는 상기 비트라인들(BL1, BL2, BL3)은 상기 제1 방향(D1)을 축으로 대칭되는 측면 프로파일을 가질 수 있다. 일 예로, 상기 제1 비트라인(BL1)과 상기 제2 비트라인(BL2), 및 상기 제1 비트라인(BL1)과 상기 제3 비트라인(BL3)은 상기 제1 방향(D1)을 축으로 대칭되는 측면 프로파일을 가질 수 있다. 이 경우, 상기 제2 비트라인(BL2)과 상기 제3 비트라인(BL3)은 동일한 측면 프로파일을 가질 수 있다.
상기 셀 엣지 영역(ER) 상에서 상기 제1 비트라인(BL1)의 상기 제2 측면(S2)과 상기 제3 비트라인(BL3)의 상기 제2 측면(S2) 간 거리는, 상기 셀 센터 영역(CR) 상에서 상기 제1 비트라인(BL1)의 상기 제2 측면(S2)과 상기 제3 비트라인(BL3)의 상기 제2 측면(S2) 간 거리보다 가까울 수 있다. 상기 셀 엣지 영역(ER) 상에서, 상기 제1 비트라인(BL1)의 상기 제2 측면(S2)과 상기 제3 비트라인(BL3)의 상기 제2 측면(S2) 간 거리는, 상기 제1 비트라인(BL1)(BL1)의 상기 제1 측면(S1)과 상기 제2 비트라인(BL2)의 상기 제1 측면(S1) 간 거리보다 가까울 수 있다.
폴리실리콘 패턴들(310)이 상기 비트라인들(BL)과 상기 버퍼 패턴(305) 사이에 개재될 수 있다. 비트라인 캐핑패턴들(350)이 상기 비트라인들(BL) 상에 각각 배치될 수 있다. 상기 비트라인 캐핑패턴들(350)은 상기 비트라인들(BL) 상에서 상기 제1 방향(D1)을 따라 연장될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다.
비트라인 컨택들(DC)이 상기 비트라인들(BL)과 상기 제1 불순물 영역들(110a) 사이에 각각 개재될 수 있다. 상기 비트라인들(BL)은 상기 비트라인 컨택들(DC)에 의해 상기 제1 불순물 영역들(110a)에 전기적으로 연결될 수 있다. 상기 비트라인 컨택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
상기 비트라인 컨택들(DC)은 리세스 영역(RE) 안에 배치될 수 있다. 상기 리세스 영역(RE)은 상기 제1 불순물 영역들(110a)의 상부 및 이에 인접한 상기 소자분리막들(120)의 상부에 제공될 수 있다. 제1 매립절연패턴(314) 및 제2 매립절연패턴(315)은 상기 리세스 영역(RE) 내의 잔부를 채울 수 있다.
스토리지 노드 컨택들(BC)이 상기 비트라인들(BL) 사이에 개재될 수 있다. 상기 스토리지 노드 컨택들(BC)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 스토리지 노드 컨택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
상기 스토리지 노드 컨택들(BC)은 제1 컨택들(BC1) 및 제2 컨택들(BC2)을 포함할 수 있다. 상기 스토리지 노드 컨택들(BC) 중 상기 제1 컨택들(BC1)은 상기 셀 엣지 영역(ER)에서 상기 제1 비트라인(BL1)의 상기 제1 측면(S1)과 상기 제2 비트라인(BL2)의 상기 제1 측면(S1) 사이에 개재될 수 있다. 상기 스토리지 노드 컨택들(BC) 중 제2 컨택들(BC2)은 상기 셀 엣지 영역(ER)에서 상기 제1 비트라인(BL1)의 상기 제2 측면(S2)과 상기 제3 비트라인(BL3)의 상기 제2 측면(S2) 사이에 개재될 수 있다. 상기 제2 컨택들(BC2)의 폭(w2)은, 상기 제1 컨택들(BC1)의 폭(w1)보다 작을 수 있다.
상기 셀 엣지 영역(ER) 상에서 상기 제1 컨택들(BC1) 각각은, 상기 제2 컨택들(BC2)에 상기 제2 방향(D2)으로 이웃할 수 있다. 일 예로, 상기 셀 엣지 영역(ER) 상에서 상기 제2 방향(D2)을 따라 배치된 상기 스토리지 노드 컨택들(BC) 중 홀수번째 스토리지 노드 컨택들(BC)은 상기 제1 컨택들(BC1)일 수 있다. 이 경우, 상기 셀 엣지 영역(ER) 상에서 상기 제2 방향(D2)을 따라 배치된 상기 스토리지 노드 컨택들(BC) 중 짝수번째 스토리지 노드 컨택들(BC)은 상기 제2 컨택들(BC2)일 수 있다.
상기 제1 컨택들(BC1)이 상기 셀 센터 영역(CR)에서, 상기 제1 비트라인(BL1)의 상기 제1 측면(S1)과 상기 제2 비트라인(BL2)의 상기 제1 측면(S1) 사이, 및 상기 제1 비트라인(BL1)의 상기 제2 측면(S2)과 상기 제3 비트라인(BL3)의 상기 제2 측면(S2) 사이에 더 개재될 수 있다. 상기 제2 컨택들(BC2)의 폭(w2)은, 상기 셀 센터 영역(CR) 상의 상기 제1 컨택들(BC1)의 폭(w1)보다 작을 수 있다. 상기 셀 엣지 영역(ER) 상에서 제1 컨택들(BC1)의 상기 폭(w1)은, 상기 셀 센터 영역(CR) 상에서 제1 컨택들(BC1)의 상기 폭(w1)과 실질적으로 동일할 수 있다.
상기 폴리실리콘 패턴들(310), 상기 비트라인들(BL) 및 상기 비트라인 캐핑패턴들(350)의 측면들이 비트라인 스페이서들(SP)로 덮일 수 있다. 상기 비트라인 스페이서들(SP)은 상기 비트라인들(BL)과 상기 스토리지 노드 컨택들(BC)의 사이에 각각 개재될 수 있다.
상기 비트라인 스페이서들(SP)은 상기 비트라인들(BL)의 각각의 상기 제1 측면(S1) 및 상기 제2 측면(S2)을 덮을 수 있다. 상기 비트라인 스페이서들(SP) 각각은 상기 비트라인 스페이서들(SP) 각각이 접하는 상기 제1 측면(S1) 또는 상기 제2 측면(S2) 중 어느 하나를 따르는 프로파일을 가질 수 있다. 일 예로, 상기 비트라인 스페이서들(SP) 중 상기 제1 측면(S1)에 접하는 비트라인 스페이서(SP)는 상기 셀 센터 영역(CR), 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER) 상에서 상기 제1 방향(D1)을 따라 직선 형태로 연장될 수 있다. 상기 비트라인 스페이서들(SP) 중 상기 제2 측면(S2)에 접하는 비트라인 스페이서(SP)는 상기 제1 방향(D1)으로 연장되되, 상기 셀 미들 영역(MR) 상에서 상기 제1 측면(S1)과 멀어지는 프로파일을 가지고, 상기 셀 센터 영역(CR) 및 상기 셀 엣지 영역(ER) 각각 상에서 직선 형태로 연장될 수 있다.
상기 비트라인 스페이서들(SP)의 폭은 상기 셀 센터 영역(CR), 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER)에서 일정할 수 있고, 상기 비트라인들(BL)의 상기 제1 측면(S1) 및 제2 측면(S2) 상에서 일정할 수 있다.
상기 셀 센터 영역(CR) 상에서, 상기 비트라인 스페이서들(SP) 중 서로 바로 이웃하는 비트라인 스페이서들(SP) 간의 거리는 일정할 수 있다. 다시 말해, 상기 셀 센터 영역(CR) 상에서, 서로 마주하는 상기 제1 측면들(S1) 상의 상기 비트라인 스페이서들(SP) 간의 거리와, 서로 마주하는 상기 제2 측면들(S2) 상의 상기 비트라인 스페이서들(SP) 간의 거리는 실질적으로 동일할 수 있다.
상기 셀 엣지 영역(ER) 상에서, 서로 마주하는 상기 제2 측면들(S2) 상의 상기 비트라인 스페이서들(SP) 간의 거리는, 서로 마주하는 상기 제1 측면들(S1) 상의 상기 비트라인 스페이서들(SP) 간의 거리보다 작을 수 있다. 상기 셀 엣지 영역(ER) 상에서 서로 마주하는 상기 제2 측면들(S2) 상의 상기 비트라인 스페이서들(SP) 간의 거리는, 상기 셀 센터 영역(CR) 상에서 서로 마주하는 상기 제2 측면들(S2) 상의 상기 비트라인 스페이서들(SP) 간의 거리보다 작을 수 있다.
상기 비트라인 스페이서들(SP)은 에어갭(AG)에 의해 이격된 제1 서브 스페이서(321) 및 제2 서브 스페이서(325)를 포함할 수 있다. 상기 제1 서브 스페이서(321) 및 상기 제2 서브 스페이서(325)는 실리콘 질화막, 실리콘 산화막 또는 실리콘 산질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 제1 서브 스페이서(321) 및 상기 제2 서브 스페이서(325)는 동일한 물질을 포함할 수 있다. 상기 제1 서브 스페이서(321) 및 상기 제1 매립절연패턴(314)은 동일한 물질을 포함할 수 있다.
제2 오믹패턴(341)이 상기 스토리지 노드 컨택들(BC) 각각 상에 배치될 수 있다. 상기 제2 오믹패턴(341)은 금속실리사이드를 포함할 수 있다. 확산방지 패턴(342)이 상기 제1 서브 스페이서(321), 상기 제2 서브 스페이서(325) 및 상기 비트라인 캐핑패턴(350)을 콘포말하게 덮을 수 있다. 상기 확산방지 패턴(342)은 티타늄질화막, 탄탈륨질화막과 같은 금속 질화물을 포함할 수 있다.
랜딩패드들(LP)이 상기 스토리지 노드 컨택들(BC) 상에 배치될 수 있다. 상기 각 스토리지 노드 컨택들(BC), 상기 제2 오믹패턴(341), 상기 확산방지 패턴(342) 및 상기 각 랜딩패드들(LP)은 차례로 적층될 수 있다. 상기 랜딩패드들(LP)은 텅스텐과 같은 금속 함유 물질을 포함할 수 있다.
상기 랜딩패드들(LP)은 제1 랜딩패드들(LP1) 및 제2 랜딩패드들(LP2)을 포함할 수 있다. 상기 제1 랜딩패드들(LP1)은 상기 제1 컨택들(BC1) 상에 배치될 수 있고, 상기 제2 랜딩패드들(LP2)은 상기 제2 컨택들(BC2) 상에 배치될 수 있다. 상기 제1 랜딩패드들(LP1)의 하부의 폭은 상기 제2 랜딩패드들(LP2)의 하부의 폭보다 클 수 있다. 상기 제1 랜딩패드들(LP1)의 상부의 폭과, 상기 제2 랜딩패드들(LP2)의 상부의 폭은 실질적으로 동일할 수 있다.
상기 랜딩패드들(LP)의 상부의 폭은 상기 스토리지 노드 컨택(BC)의 상부의 폭보다 클 수 있다. 상기 랜딩패드들(LP)의 상부는 상기 스토리지 노드 컨택(BC)으로부터 상기 제2 방향(D2)으로 쉬프트될 수 있다. 상기 랜딩패드들(LP)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다.
층간절연패턴(400)이 상기 이웃하는 랜딩패드들(LP) 사이에 제공될 수 있다. 상기 층간절연패턴(400)은 상기 비트라인 캐핑패턴(350)의 상부, 상기 비트라인 스페이서(SP)의 상부, 상기 랜딩패드들(LP)의 측면, 및 상기 랜딩패드들(LP)로 덮이지 않은 상기 확산방지 패턴(342)에 접할 수 있다. 상기 층간절연패턴(400)은 일 예로, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다. 다른 예로, 상기 층간절연패턴(400)은 상기 비트라인 스페이서(SP)의 상기 에어갭(AG)과 연결되어 에어로 채워진 공간을 더 포함할 수 있다.
하부 전극들(BE)이 상기 랜딩패드들(LP) 상에 각각 배치될 수 있다. 상기 하부 전극들(BE)은 불순물이 도핑된 폴리실리콘, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 상기 하부 전극들(BE)의 각각은 원기둥 형태이거나 속이 빈 실린더 혹은 컵 형태를 가질 수 있다. 상부 지지 패턴(SS1)이 상기 하부 전극들(BE)의 상부 측벽들을 지지할 수 있고, 하부 지지 패턴(SS2)이 상기 하부 전극들(BE)의 하부 측벽들을 지지할 수 있다. 상기 상부 및 하부 지지 패턴들(SS1, SS2)은 실리콘 질화막, 실리콘 산화막, 실리콘산화질화막과 같은 절연물질을 포함할 수 있다.
식각 저지막(420)이 상기 층간절연패턴(400) 상에 제공될 수 있다. 상기 식각 저지막(420) 중 적어도 일부는 상기 하부 전극들(BE) 사이에 제공될 수 있다. 상기 식각 저지막(420)은 일 예로, 실리콘 질화막, 실리콘 산화막, 실리콘산화질화막과 같은 절연물질을 포함할 수 있다. 유전막(DL)이 상기 하부 전극들(BE)의 표면과 상기 상부 및 하부 지지 패턴들(SS1, SS2)의 표면을 덮을 수 있다. 상기 유전막(DL)은 일 예로, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및 고유전막(일 예로, 하프늄 산화막) 중의 적어도 하나를 포함할 수 있다. 상부 전극(TE)이 상기 유전막(DL) 상에 배치될 수 있고, 상기 하부 전극들(BE) 사이의 공간을 채울 수 있다. 상기 상부 전극(TE)은 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘게르마늄막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 상기 하부 전극들(BE), 상기 유전막(DL) 및 상기 상부 전극(TE)은 캐패시터(CA)를 구성할 수 있다.
도 4, 도 6, 도 8 및 도 10은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면으로, 도 1의 P1 부분에 대응하는 평면도들이다. 도 5, 도 7, 도 9 및 도 11은 각각 도 4, 도 6, 도 8 및 도 10의 A-A' 및 B-B'에 따른 단면도들이다. 이하에서, 본 발명의 실시예들에 따른 반도체 소자의 제조방법에 대하여 설명한다. 설명의 간략을 위해, 도 1 내지 도 3을 참조한 설명과 중복되는 설명은 생략한다.
도 4 및 도 5를 참조하면, 도 1의 셀 블록들(CB) 및 도 1의 주변 블록(PB)을 포함하는 기판(10)이 준비될 수 있다. 상기 각 셀 블록(CB)은 셀 센터 영역(CR), 셀 엣지 영역(ER) 및 이들 사이의 셀 미들 영역(MR)을 포함할 수 있다.
셀 활성패턴들(ACT) 및 소자분리막들(120)이 상기 셀 센터 영역(CR), 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER) 상에서 상기 기판(10) 내에 형성될 수 있다. 상기 셀 활성패턴들(ACT)은 상기 기판(10)의 상면에 평행한 제1 방향(D1), 및 상기 기판(10)의 상면에 평행하고 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 셀 활성패턴들(ACT)은, 상기 기판(10)의 상기 상면에 평행하고 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 교차하는 제3 방향(D3)으로 연장되는 바(bar) 형태를 가질 수 있다. 상기 소자분리막들(120)은 상기 기판(10) 내에 배치되어 상기 셀 활성패턴들(ACT)을 정의할 수 있다.
워드라인들(WL)이 상기 셀 센터 영역(CR), 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER) 상에서 상기 셀 활성패턴들(ACT) 및 상기 소자분리막들(120)을 가로지르도록 형성될 수 있다. 상기 워드라인들(WL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)을 따라 서로 이격될 수 있다. 상기 워드라인들(WL)은 상기 기판(10) 내에 매립될 수 있다.
불순물 영역들이 상기 셀 활성패턴들(ACT) 내에 형성될 수 있고, 제1 불순물 영역들(110a) 및 제2 불순물 영역들(110b)을 포함할 수 있다. 상기 제1 불순물 영역들(110a)은 상기 셀 활성패턴들(ACT) 각각을 가로지르는 한 쌍의 상기 워드라인들(WL) 사이에 형성될 수 있다. 상기 제2 불순물 영역들(110b)은 상기 셀 활성패턴들(ACT) 각각의 양 가장자리 영역들 내에 형성될 수 있다.
예비 버퍼 패턴들(305p) 및 예비 폴리실리콘 패턴들(310p)이 상기 기판(10) 상에 형성될 수 있다. 상기 예비 버퍼 패턴들(305p) 및 상기 예비 폴리실리콘 패턴들(310p)을 형성하는 것은, 버퍼막 및 폴리실리콘막을 상기 기판(10) 상에 차례로 적층하는 것, 및 리세스 영역(RE)을 형성하는 것을 포함할 수 있다. 상기 리세스 영역(RE) 형성을 위한 식각 공정 시, 상기 예비 버퍼 패턴들(305p) 및 상기 예비 폴리실리콘 패턴들(310p)이 각각 상기 버퍼막 및 상기 폴리실리콘막으로부터 형성될 수 있다. 상기 리세스 영역(RE)은 상기 버퍼막, 상기 폴리실리콘막, 상기 제1 불순물 영역들(110a)의 상부 및 이에 인접한 상기 소자분리막들(120)의 상부를 식각함으로써 형성될 수 있다. 상기 리세스 영역(RE)은 상기 제1 불순물 영역들(110a)의 상부 및 이에 인접한 상기 소자분리막들(120)의 상부에 형성될 수 있다. 이후, 예비 비트라인 컨택들(DCp)이 상기 리세스 영역(RE)을 채울 수 있다.
비트라인막(BLp), 비트라인 캐핑막(350p), 하부마스크막(610), 상부마스크패턴들(621) 및 희생막(622)이 상기 기판(10) 상에 형성될 수 있다.
상기 비트라인막(BLp), 상기 비트라인 캐핑막(350p), 상기 하부마스크막(610), 상기 상부마스크패턴들(621) 및 상기 희생막(622)을 형성하는 것은, 상기 예비 폴리실리콘 패턴들(310p) 및 상기 예비 비트라인 컨택들(DCp)의 상에 상기 비트라인막(BLp), 상기 비트라인 캐핑막(350p), 상기 하부마스크막(610), 상부마스크막 및 제1 포토레지스트막을 차례로 적층하는 것, 상기 제1 포토레지스트막을 노광하는 것, 및 상기 노광된 패턴에 따라 상기 상부마스크막을 식각하여 상기 상기 상부마스크패턴들(621)을 형성하는 것, 및 상기 상부마스크패턴들(621)를 상기 희생막(622)으로 덮는 것을 포함할 수 있다. 상기 비트라인막(BLp), 상기 비트라인 캐핑막(350p), 상기 하부마스크막(610) 및 상기 상부마스크막은 물리적 기상 증착 방법, 화학적 기상 증착 방법 및 원자층 증착 방법에 의해 형성될 수 있다. 상기 희생막(622)은 화학적 기상 증착 방법 및 원자층 증착 방법에 의해 형성될 수 있다.
상기 비트라인막(BLp)은 오믹막(331p) 및 금속함유막(330p)을 포함할 수 있고, 상기 오믹막(331p) 및 상기 금속함유막(330p)이 차례로 적층된 구조를 가질 수 있다. 이후 상기 비트라인 캐핑막(350p)이 상기 비트라인막(BLp) 상에 형성될 수 있다. 상기 비트라인 캐핑막(350p)은 실리콘 질화물을 포함할 수 있다. 상기 하부마스크막(610)은 ACL(Armophous Carbon Layer)을 포함할 수 있다. 상기 상부마스크패턴들(621)은 SOH(Spin On Hardmask)를 포함할 수 있다. 상기 상부마스크패턴들(621)은 상기 제1 방향(D1)을 따라 연장되고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 희생막(622)은 실리콘 산화물을 포함할 수 있다.
상기 희생막(622)은 상기 상부마스크패턴들(621)의 상면, 상기 상부마스크패턴들(621)의 측면 및 상기 상부마스크패턴들(621)에 의해 노출된 상기 하부마스크막(610)의 상면을 덮을 수 있다. 상기 상부마스크패턴들(621)의 상기 제2 방향(D2)에 대한 폭은, 상기 상부마스크패턴들(621)의 측면을 덮은 상기 희생막(622) 사이의 폭보다 클 수 있다.
도 6 및 도 7을 참조하면, 상기 희생막(622) 상에 상기 셀 엣지 영역(ER) 및 상기 셀 엣지 영역(ER)에 인접한 상기 셀 미들 영역(MR)의 일부를 덮는 포토레지스트패턴들(630)을 형성할 수 있다. 상기 포토레지스트패턴들(630)을 형성하는 것은, 상기 희생막(622)을 제2 포토레지스트막으로 덮는 것, 제2 포토레지스트막을 노광하는 것을 포함할 수 있다. 상기 노광을 통해, 상기 포토레지스트패턴들(630)이 상기 제2 포토레지스트막으로부터 형성될 수 있다.
상기 포토레지스트패턴들(630)에 의해 노출된 상기 희생막(622)의 일부가 제거될 수 있다. 상기 노출된 희생막(622)의 상기 일부를 제거하는 것은, 상기 노출된 희생막(622)을 식각하는 것을 포함할 수 있다. 일 예로, 상기 포토레지스트패턴들(630)에 의해 노출된 상기 희생막(622)의 상기 일부를 제거하는 것은, 상기 노출된 희생막(622)의 상기 일부를 등방성 식각하는 것을 포함할 수 있다. 상기 노출된 희생막(622)은 상기 포토레지스트패턴들(630)에 의해 덮이지 않은 영역 상의 상기 희생막(622)을 포함할 수 있다. 일 예로, 상기 노출된 희생막(622)은 상기 셀 센터 영역(CR) 상 및 상기 셀 센터 영역(CR)에 인접한 상기 셀 미들 영역(MR)의 일부 상의 상기 희생막(622)을 포함할 수 있다.
상기 노출된 희생막(622)의 상기 일부가 제거됨으로써, 상기 상부마스크패턴들(621)의 일부를 덮은 상기 노출된 희생막(622)의 두께가 감소할 수 있다. 상기 노출된 희생막(622)의 두께는, 상기 포토레지스트패턴들(630)에 의해 덮인 영역 상의 상기 희생막(622)의 두께보다 작을 수 있다.
상기 셀 센터 영역(CR) 상의 상기 희생막(622)의 두께는, 상기 셀 엣지 영역(ER) 상의 상기 희생막(622)의 두께보다 작을 수 있다. 상기 셀 미들 영역(MR) 상의 상기 희생막(622)은, 상기 셀 센터 영역(CR)에 인접할수록 더 식각될 수 있다. 즉, 식각 공정 후, 상기 셀 미들 영역(MR) 상의 상기 희생막(622)의 두께는, 상기 셀 센터 영역(CR)에 인접할수록 작아질 수 있다.
도 8 및 도 9를 참조하면, 상기 포토레지스트패턴들(630)이 제거될 수 있다. 상기 포토레지스트패턴들(630)을 제거하는 것은, 애싱(ashing) 및 스트립(strip) 공정을 수행하는 것을 포함할 수 있다. 이후, 상기 희생막(622)으로부터 상기 희생패턴들(620)이 형성될 수 있다. 상기 희생패턴들(620)을 형성하는 것은, 상기 하부마스크막(610)의 상면 및 상기 상부마스크패턴들(621)의 상면을 덮은 상기 희생막(622) 중 일부를 식각하는 것을 포함할 수 있다. 상기 희생패턴들(620)은 상기 희생막(622) 중 식각되지 않은 상기 희생막(622)을 포함할 수 있다. 일 예로, 상기 희생패턴들(620)은, 상기 희생막(622) 중 상기 상부마스크패턴들(621)의 측면을 덮은 상기 희생막(622)을 포함할 수 있다.
상기 희생패턴들(620)을 형성하는 것은, 상기 희생막(622) 중 상기 상부마스크패턴들(621)의 상면을 덮는 상기 희생막(622)이 식각됨으로써 노출된 상기 상부마스크패턴들(621)을 제거하는 것을 더 포함할 수 있다. 상기 상부마스크패턴들(621)을 제거하는 것은, 애싱(ashing) 및 스트립(strip) 공정을 수행하는 것을 포함할 수 있다.
상기 희생패턴들(620)은 상기 셀 블록들(CB)의 상기 셀 센터 영역(CR), 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER) 상에 배치될 수 있다. 상기 희생패턴들(620)은 상기 제1 방향(D1)을 따라 연장될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 희생패턴들(620)은 상기 셀 센터 영역(CR) 상의 센터 희생패턴들(BAc), 상기 셀 미들 영역(MR) 상의 미들 희생패턴들(BAm), 및 상기 셀 엣지 영역(ER) 상의 엣지 희생패턴들(BAe)을 포함할 수 있다. 상기 센터 희생패턴들(BAc)은 상기 미들 희생패턴들(BAm)에 연결될 수 있고, 상기 미들 희생패턴들(BAm)은 상기 엣지 희생패턴들(BAe)에 연결될 수 있다.
상기 센터 희생패턴들(BAc)은 상기 희생막(622) 중 상기 셀 센터 영역 상의 상기 희생막(622)으로부터 형성될 수 있다. 상기 미들 희생패턴들(BAm)은 상기 셀 미들 영역(MR) 상의 상기 희생막(622)으로부터 형성될 수 있다. 상기 엣지 희생패턴들(BAe)은 셀 엣지 영역(ER) 상의 상기 희생막(622)으로부터 형성될 수 있다. 따라서, 상기 셀 센터 영역(CR), 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER) 상의 상기 희생패턴들(BAc, BAm, BAe)의 폭(wBAc, wBAm, wBAe)은, 상기 희생막(622)의 두께에 비례할 수 있다.
상기 엣지 희생패턴들(BAe)의 상기 폭(wBAe)은 상기 센터 희생패턴들(BAc)의 상기 폭(wBAc)보다 클 수 있다. 상기 미들 희생패턴들(BAm)의 상기 폭(wBAm)은 상기 셀 엣지 영역(ER)에 인접할수록 커질 수 있다.
상기 미들 희생패턴들(BAm)의 일 측면은, 도 7의 식각 공정 시, 상기 희생막(622)의 상기 일부가 제거됨으로써 노출되는 상기 희생막(622)의 측면일 수 있다. 상기 미들 희생패턴들(BAm)의 타 측면은, 상기 상부마스크패턴들(621)이 제거됨으로써 노출되는 상기 희생막(622)의 측면일 수 있다. 상기 셀 미들 영역(MR)에서 도 7의 식각 공정으로 인해, 상기 미들 희생패턴들(BAm)의 상기 일 측면은 직선 형태인 상기 미들 희생패턴들(BAm)의 상기 타 측면으로부터 상기 제1 방향(D1)으로 갈수록 멀어지는 프로파일을 가지도록 형성될 수 있다.
도 10 및 도 11을 참조하면, 상기 희생패턴(620)을 식각 마스크로 이용해 상기 비트라인막(BLp)을 식각함으로써, 비트라인들(BL)이 형성될 수 있다. 상기 식각을 통해, 비트라인 캐핑패턴들(350), 폴리실리콘 패턴들(310) 및 비트라인 컨택들(DC)이 더 형성될 수 있다.
상기 비트라인들(BL)은 상기 셀 센터 영역(CR) 상의 센터 비트라인들(BLc), 상기 셀 미들 영역(MR) 상의 미들 비트라인들(BLm), 및 상기 셀 엣지 영역(ER) 상의 엣지 비트라인들(BLe)을 포함할 수 있다. 상기 엣지 비트라인들(BLe)의 폭(wBLe)은 상기 센터 비트라인들(BLc)의 폭(wBLc)보다 클 수 있다. 상기 미들 비트라인들(BLm)의 상기 폭(wBLm)은 상기 셀 엣지 영역(ER)에 인접할수록 커질 수 있다.
상기 비트라인들(BL) 각각은 제2 방향(D2)으로 서로 대향하는(opposite) 제1 측면(S1) 및 제2 측면(S2)을 포함할 수 있다. 상기 제1 측면(S1)은 상기 셀 센터 영역(CR), 상기 셀 미들 영역(MR) 및 상기 셀 엣지 영역(ER) 상에서 상기 제1 방향(D1)을 따라 직선 형태로 연장될 수 있다. 상기 제2 측면(S2)은 상기 제1 방향(D1)으로 연장되되, 상기 셀 미들 영역(MR) 상에서 상기 제1 측면(S1)과 멀어지는 프로파일을 가질 수 있고, 상기 셀 센터 영역(CR) 및 상기 셀 엣지 영역(ER) 각각 상에서 직선 형태로 연장될 수 있다.
상기 비트라인들(BL)은 서로 바로 이웃하는 제1 비트라인(BL1), 제2 비트라인(BL2) 및 제3 비트라인(BL3)을 포함할 수 있다. 상기 제1 비트라인(BL1)은 상기 비트라인들(BL) 중 임의의 한 비트라인(BL)일 수 있다. 상기 제2 비트라인(BL2) 및 상기 제3 비트라인(BL3) 각각은 상기 제1 비트라인(BL1)에 의해 정의될 수 있는 상기 비트라인들(BL) 중 한 비트라인(BL)일 수 있다. 상기 제1 비트라인(BL1)은 상기 제2 비트라인(BL2) 및 상기 제3 비트라인(BL3) 사이에 개재되어, 상기 제2 비트라인(BL2) 및 상기 제3 비트라인(BL3)과 이웃하도록 배치될 수 있다. 상기 제1 비트라인(BL1)의 제1 측면(S1)과 상기 제2 비트라인(BL2)의 제1 측면(S1)은 서로 마주하도록 배치될 수 있다. 상기 제1 비트라인(BL1)의 제2 측면(S2)과 상기 제3 비트라인(BL3)의 제2 측면(S2)은 서로 마주하도록 배치될 수 있다.
상기 셀 엣지 영역(ER) 상에서 상기 제1 비트라인(BL1)의 상기 제2 측면(S2)과 상기 제3 비트라인(BL3)의 상기 제2 측면(S2) 간 거리는, 상기 셀 센터 영역(CR) 상에서 상기 제1 비트라인(BL1)의 상기 제2 측면(S2)과 상기 제3 비트라인(BL3)의 상기 제2 측면(S2) 간 거리보다 가까울 수 있다. 상기 셀 엣지 영역(ER) 상에서, 상기 제1 비트라인(BL1)의 상기 제2 측면(S2)과 상기 제3 비트라인(BL3)의 상기 제2 측면(S2) 간 거리는, 상기 제1 비트라인(BL1)(BL1)의 상기 제1 측면(S1)과 상기 제2 비트라인(BL2)의 상기 제1 측면(S1) 간 거리보다 가까울 수 있다.
도 2 및 도 3을 다시 참조하면, 비트라인 스페이서들(SP)이 폴리실리콘 패턴들(310), 상기 비트라인들(BL) 및 상기 비트라인 캐핑패턴들(350)의 측면들을 덮도록 형성될 수 있다. 상기 비트라인 스페이서들(SP)은 상기 비트라인들(BL)의 상기 제1 측면(S1) 및 상기 제2 측면(S2)을 덮도록 형성될 수 있다. 상기 비트라인 스페이서들(SP) 각각은 상기 비트라인 스페이서들(SP) 각각이 접하는 상기 제1 측면(S1) 또는 상기 제2 측면(S2) 중 어느 하나를 따르는 프로파일을 가질 수 있다.
스토리지 노드 컨택들(BC)이 상기 비트라인들(BL) 사이에 개재되도록 형성될 수 있다. 상기 스토리지 노드 컨택들(BC)은 서로 이웃하는 한 쌍의 비트라인들(BL) 사이에 형성될 수 있다. 상기 스토리지 노드 컨택들(BC)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 스토리지 노드 컨택들(BC) 각각은 상기 제2 불순물 영역들(110b) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 스토리지 노드 컨택들(BC)의 형성 과정에서, 도 11의 예비 버퍼 패턴들(305p)의 일부가 식각되어 버퍼 패턴들(305)이 형성될 수 있다.
제2 오믹패턴(341)이 상기 스토리지 노드 컨택들(BC)의 각각 상에 형성될 수 있다. 확산방지 패턴(342)이 상기 제2 오믹패턴(341), 상기 비트라인 스페이서(SP), 및 비트라인 캐핑패턴(350)을 콘포말하게 덮도록 형성될 수 있다.
랜딩패드들(LP)이 상기 확산방지 패턴(342) 상에 형성될 수 있다. 상기 랜딩패드들(LP) 각각은 상기 스토리지 노드 컨택들(BC) 중 대응하는 하나에 전기적으로 연결될 수 있다. 상기 랜딩패드들(LP)의 상부는 상기 대응하는 스토리지 노드 컨택(BC)으로부터 상기 제2 방향(D2)으로 쉬프트될 수 있다.
층간절연패턴(400)이 상기 이웃하는 랜딩패드들(LP) 사이에 형성될 수 있다. 상기 층간절연패턴(400)은 상기 비트라인 캐핑패턴(350)의 상부, 상기 비트라인 스페이서(SP)의 상부, 상기 랜딩패드들(LP)의 측면, 및 상기 랜딩패드들(LP)로 덮이지 않은 상기 확산방지 패턴(342)에 접하도록 형성될 수 있다.
하부 전극들(BE)이 상기 랜딩패드들(LP) 상에 각각 형성될 수 있다. 식각 저지막(420)이 상기 층간절연패턴(400) 상에 형성될 수 있다. 상부 지지 패턴(SS1)이 상기 하부 전극들(BE)의 상부 측벽들 상에 형성될 수 있고, 하부 지지 패턴(SS2)이 상기 하부 전극들(BE)의 하부 측벽들 상에 형성될 수 있다. 유전막(DL)이 상기 하부 전극들(BE)의 표면과 상기 상부 및 하부 지지 패턴들(SS1, SS2)의 표면을 덮도록 형성될 수 있고, 상부 전극(TE)이 상기 유전막(DL) 상에 상기 하부 전극들(BE) 사이의 공간을 채우도록 형성될 수 있다. 상기 하부 전극들(BE), 상기 유전막(DL) 및 상기 상부 전극(TE)은 캐패시터(CA)를 구성할 수 있다.
상기 비트라인들(BL)의 형성을 위한 식각 공정 시, 상기 비트라인들(BL)이 실리콘 산화물에 노출되는 경우, 상기 비트라인들(BL)에 대한 패시베이션(passivation)이 원활하게 이루어지지 않을 수 있다. 이에 따라, 상기 비트라인들(BL)이 과식각됨으로써, 상기 비트라인들(BL) 폭이 감소될 수 있다. 특히, 도시되지 않았지만, 도 1의 주변 블록(PB) 상의 실리콘 산화물이 상기 비트라인들(BL)의 형성을 위한 식각 공정에서 노출되면서, 상기 주변 블록(PB)에 인접한 상기 엣지 비트라인들(BLe)의 폭(wBLe)이 감소될 수 있다. 이로 인해, 상기 비트라인들(BL)의 저항이 증가할 수 있고, 또한 상기 비트라인들(BL)에 전기적 신호를 전달하는 비트라인 컨택플러그들과의 접촉 불량이 발생될 수 있다.
본 발명의 개념에 따르면, 상기 비트라인들(BL)의 형성을 위한 식각 공정 시, 상기 셀 센터 영역(CR) 및 상기 셀 센터 영역(CR)에 인접한 상기 셀 미들 영역(MR) 상에서 상기 희생막(622)의 일부가 식각될 수 있다. 즉, 상기 센터 희생패턴들(BAc)은 상기 희생막(622)의 상기 일부가 식각된 상기 셀 센터 영역(CR) 상의 상기 희생막(622)으로부터 형성될 수 있고, 이로 인해 센터 희생패턴들(BAc)의 폭(wBAc)은 엣지 희생패턴들(BAe)의 폭(wBAe)보다 작아질 수 있다. 이에 따라, 상기 센터 희생패턴들(BAc)을 식각 마스크로 이용해 형성된 상기 센터 비트라인들(BLc)의 폭(wBLc)이, 상기 엣지 희생패턴들(BAe)을 식각 마스크로 이용해 형성된 상기 엣지 비트라인들(BLe)의 폭(wBLe)보다 작을 수 있다. 따라서, 상기 엣지 비트라인들(BLe)에 대해 상대적으로 과식각이 진행되더라도, 상기 엣지 비트라인들(BLe)의 폭(wBLe)이 감소되는 문제가 방지될 수 있다. 그 결과, 반도체 소자의 전기적 특성 및 신뢰성이 개선될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
10: 기판 CR: 셀 센터 영역
MR: 셀 미들 영역 ER: 셀 엣지 영역
110a: 제1 불순물 영역 110b: 제2 불순물 영역
120: 소자분리막 305: 버퍼 패턴
310: 폴리실리콘 패턴 314: 제1 매립절연패턴
315: 제2 매립절연패턴 321: 제1 서브 스페이서
325: 제2 서브 스페이서 AG: 에어갭
330: 금속함유 패턴 331: 제1 오믹패턴
341: 제2 오믹패턴 342: 확산방지 패턴
350: 비트라인 캐핑패턴
400: 층간절연패턴 420: 식각저지막
610: 하부마스크막 620: 희생패턴
621: 상부마스크패턴 622: 희생막
630: 포토레지스트패턴
DC: 비트라인 컨택 RE: 리세스 영역
BL: 비트라인 BC: 스토리지 노드 컨택
S1: 제1 측면 S2: 제2 측면

Claims (10)

  1. 셀 블록들 및 주변 블록을 포함하는 기판, 상기 각 셀 블록은 셀 센터 영역, 셀 엣지 영역 및 이들 사이의 셀 미들 영역을 포함하는 것; 및
    상기 각 셀 블록 상에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 비트라인들을 포함하되,
    상기 비트라인들은 상기 셀 센터 영역 상의 센터 비트라인들, 상기 셀 미들 영역 상의 미들 비트라인들, 및 상기 셀 엣지 영역 상의 엣지 비트라인들을 포함하고,
    상기 비트라인들 각각은 제2 방향으로 서로 대향하는 제1 측면 및 제2 측면을 포함하되, 상기 제2 방향은 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 방향이고,
    상기 제1 측면은 상기 셀 센터 영역, 상기 셀 미들 영역 및 상기 셀 엣지 영역 상에서 상기 제1 방향을 따라 직선 형태로 연장되고,
    상기 제2 측면은 상기 제1 방향으로 연장되되, 상기 셀 미들 영역 상에서 상기 제1 측면과 멀어지는 프로파일을 가지고, 상기 셀 센터 영역 및 상기 셀 엣지 영역 각각 상에서 직선 형태로 연장되는 반도체 소자.
  2. 제 1항에 있어서,
    상기 엣지 비트라인들의 폭은 상기 센터 비트라인들의 폭보다 큰 반도체 소자.
  3. 제 1항에 있어서,
    상기 미들 비트라인들의 폭은 상기 셀 엣지 영역에 인접할수록 커지는 반도체 소자.
  4. 제 1항에 있어서,
    상기 비트라인들의 상기 제1 측면은 상기 각 비트라인의 전 부분 상에서 직선 형태를 가지는 반도체 소자.
  5. 제 1항에 있어서,
    상기 비트라인들은 서로 바로 이웃하는 제1 비트라인, 제2 비트라인 및 제3 비트라인을 더 포함하고,
    상기 제1 비트라인의 제1 측면과 상기 제2 비트라인의 제1 측면이 서로 마주하도록 배치되고,
    상기 제1 비트라인의 제2 측면과 상기 제3 비트라인의 제2 측면이 서로 마주하도록 배치되는 반도체 소자.
  6. 제 5항에 있어서,
    상기 셀 엣지 영역 상에서 상기 제1 비트라인의 상기 제2 측면과 상기 제3 비트라인의 상기 제2 측면 간 거리는, 상기 셀 센터 영역 상에서 상기 제1 비트라인의 상기 제2 측면과 상기 제3 비트라인의 상기 제2 측면 간 거리보다 가까운 반도체 소자.
  7. 제 5항에 있어서,
    상기 비트라인들 사이에 개재되는 스토리지 노드 컨택들을 더 포함하되,
    상기 스토리지 노드 컨택들 중 제1 컨택들은 상기 셀 엣지 영역에서 상기 제1 비트라인의 상기 제1 측면과 상기 제2 비트라인의 상기 제1 측면 사이에 개재되고,
    상기 스토리지 노드 컨택들 중 제2 컨택들은 상기 셀 엣지 영역에서 상기 제1 비트라인의 상기 제2 측면과 상기 제3 비트라인의 상기 제2 측면 사이에 개재되고,
    상기 제2 컨택들의 폭은, 상기 제1 컨택들의 폭보다 작은 반도체 소자.
  8. 셀 블록들 및 주변 블록을 포함하는 기판을 준비하는 것, 상기 각 셀 블록은 셀 센터 영역, 셀 엣지 영역 및 이들 사이의 셀 미들 영역을 포함하고;
    상기 기판 상에 비트라인막, 비트라인 캐핑막, 하부마스크막, 상부마스크패턴들 및 희생막을 형성하는 것, 상기 상부마스크패턴들은 상기 기판의 상면에 평행한 제1 방향을 따라 연장되고;
    상기 희생막 상에 상기 셀 엣지 영역 및 상기 셀 엣지 영역에 인접한 상기 셀 미들 영역의 일부를 덮는 포토레지스트패턴들을 형성하는 것;
    상기 포토레지스트패턴들에 의해 노출된 상기 희생막의 일부를 제거하는 것;
    상기 포토레지스트패턴들을 제거하는 것;
    상기 희생막으로부터 희생패턴들을 형성하는 것; 및
    상기 희생패턴들을 식각 마스크로 이용해 상기 비트라인막을 식각함으로써, 비트라인들을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  9. 제 8항에 있어서,
    상기 포토레지스트패턴에 의해 노출된 상기 희생막의 일부를 제거하는 것은, 상기 노출된 희생막의 상기 일부를 등방성 식각하는 것을 포함하는 반도체 소자의 제조방법.
  10. 제 8항에 있어서,
    상기 비트라인들 각각은 제2 방향으로 서로 대향하는 제1 측면 및 제2 측면을 더 포함하되, 상기 제2 방향은 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 방향이고,
    상기 제1 측면은 상기 셀 센터 영역, 상기 셀 미들 영역 및 상기 셀 엣지 영역 상에서 상기 제1 방향을 따라 직선 형태로 연장되고,
    상기 제2 측면은 상기 제1 방향으로 연장되되, 상기 셀 미들 영역 상에서 상기 제1 측면과 멀어지는 프로파일을 가지고, 상기 셀 센터 영역 및 상기 셀 엣지 영역 각각 상에서 직선 형태로 연장되는 반도체 소자의 제조방법.
KR1020210102347A 2021-08-04 2021-08-04 반도체 소자 및 이의 제조방법 KR20230021198A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210102347A KR20230021198A (ko) 2021-08-04 2021-08-04 반도체 소자 및 이의 제조방법
TW111112386A TWI833189B (zh) 2021-08-04 2022-03-31 半導體裝置及其製造方法
US17/747,423 US20230039149A1 (en) 2021-08-04 2022-05-18 Semiconductor device and method of fabricating the same
CN202210579139.0A CN116133408A (zh) 2021-08-04 2022-05-25 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210102347A KR20230021198A (ko) 2021-08-04 2021-08-04 반도체 소자 및 이의 제조방법

Publications (1)

Publication Number Publication Date
KR20230021198A true KR20230021198A (ko) 2023-02-14

Family

ID=85153481

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210102347A KR20230021198A (ko) 2021-08-04 2021-08-04 반도체 소자 및 이의 제조방법

Country Status (4)

Country Link
US (1) US20230039149A1 (ko)
KR (1) KR20230021198A (ko)
CN (1) CN116133408A (ko)
TW (1) TWI833189B (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101853316B1 (ko) * 2012-03-29 2018-04-30 삼성전자주식회사 반도체 소자
JP2016500927A (ja) * 2012-10-31 2016-01-14 三重富士通セミコンダクター株式会社 低変動トランジスタ・ペリフェラル回路を備えるｄｒａｍ型デバイス、及び関連する方法
KR102046976B1 (ko) * 2012-12-04 2019-12-02 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9761580B1 (en) * 2016-11-01 2017-09-12 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10347639B1 (en) * 2018-04-19 2019-07-09 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies

Also Published As

Publication number Publication date
CN116133408A (zh) 2023-05-16
US20230039149A1 (en) 2023-02-09
TW202322355A (zh) 2023-06-01
TWI833189B (zh) 2024-02-21

Similar Documents

Publication Publication Date Title
KR0170312B1 (ko) 고집적 dram 셀 및 그 제조방법
KR0155886B1 (ko) 고집적 dram 셀의 제조방법
KR100499175B1 (ko) 반도체 장치 및 이의 제조 방법
US7998870B2 (en) Semiconductor device and method for forming using the same
US11121135B1 (en) Structure of memory device
US8592978B2 (en) Method of fabricating semiconductor device and the semiconductor device
JP3955416B2 (ja) 自己整列コンタクト製造方法
KR20210049231A (ko) 반도체 메모리 소자 및 이의 제조 방법
JP2008311652A (ja) 半導体素子及びその製造方法
KR20180013653A (ko) 반도체 소자 및 그의 제조방법
KR20020090735A (ko) 반도체 메모리 소자 및 그 제조방법
US20230070835A1 (en) Semiconductor devices
KR20230021198A (ko) 반도체 소자 및 이의 제조방법
KR20230054562A (ko) 반도체 장치
KR20220149828A (ko) 반도체 소자
KR20220010672A (ko) 반도체 메모리 소자
KR100382730B1 (ko) 반도체 소자의 금속 컨택 구조체 및 그 형성방법
TWI809795B (zh) 半導體裝置
US20230095717A1 (en) Semiconductor device and method of fabricating the same
KR20230013753A (ko) 반도체 장치
KR20230097849A (ko) 반도체 소자 및 이의 제조방법
KR20230111477A (ko) 반도체 메모리 소자
CN118139407A (zh) 具有位线的半导体器件
KR100498429B1 (ko) 반도체 메모리장치 및 그 제조방법
JP2023164303A (ja) 半導体メモリ装置